CN117794238A - 半导体结构和半导体结构的制造方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构，半导体结构包括：衬底，所述阵列区的所述衬底内具有晶体管组，所述晶体管组包括在第一方向排列的多层晶体管；所述晶体管包括字线、第二源漏极和两个第一源漏极，所述字线与所述第二源漏极在第二方向排布，两个第一源漏极在所述第一方向上排列，并位于所述字线的相对两侧；在所述第一方向上，相邻两个所述晶体管共用一个所述第一源漏极；所述外围区内具有子字线驱动器，所述字线与所述子字线驱动器电连接，所述子字线驱动器不同时为所述第一方向上相邻两条所述字线提供开启信号。本公开实施例至少可以提高半导体结构的性能。

Description

半导体结构和半导体结构的制造方法

技术领域

本公开属于半导体领域，具体涉及一种半导体结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表其存储的一个二进制比特是1还是0。

3D DRAM是一种堆叠多层存储单元的一种结构，其集成度较高，单位面积上的容量更大，从而有利于降低单位面积的成本。然而3D DRAM的性能还有待提升。

发明内容

本公开实施例提供一种半导体结构，至少有利于提高半导体结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，其中，半导体结构包括：衬底，所述阵列区的所述衬底内具有晶体管组，所述晶体管组包括在第一方向排列的多层晶体管；所述晶体管包括字线、第二源漏极和两个第一源漏极，所述字线与所述第二源漏极在第二方向排布，两个第一源漏极在所述第一方向上排列，并位于所述字线的相对两侧；在所述第一方向上，相邻两个所述晶体管共用一个所述第一源漏极；所述外围区内具有子字线驱动器，所述字线与所述子字线驱动器电连接，所述子字线驱动器不同时为所述第一方向上相邻两条所述字线提供开启信号。

本公开实施例提供的技术方案至少具有以下优点：晶体管的两个第一源漏极在第一方向上排列，并位于字线的相对两侧。在第一方向上，相邻两个所述晶体管共用一个第一源漏极。也就是说，在晶体管开启时可以形成上下两个沟道，从而有利于提高晶体管的电性能。此外，相邻两条字线不同时开启，可以避免相邻晶体管发生信号干扰。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1(d)示出了本公开一实施例提供的半导体结构在前段制程中的俯视图；

图1(a)～图1(c)分别示出了图1(d)所示的半导体结构的不同剖面图；

图2(a)～图2(c)分别示出了本公开一实施例提供的半导体结构的不同剖面的放大图；

图3～图4、图6～图7以及图9～图10示出了本公开一实施例提供的半导体结构的在后段制程中的不同俯视图；

图5示出了本公开一实施例提供的半导体结构中的台阶区的示意图；

图8示出了本公开一实施例提供的半导体结构中的位线连接线的局部剖面图。

具体实施方式

由背景技术可知，3D DRAM的性能有待提升。3D DRAM主要包括两种，第一种是基于氧化铟镓锌(indium gallium zinc oxide，IGZO)材料，形成具有垂直环形沟道器件结构(Channel-All-Around，CAA)3D DRAM，然而IGZO材料的均匀一致性难以控制，缺陷较多；第二种是基于超晶格(Superlattice)技术，形成由不同材料的交替层组成的结构，即形成硅和锗硅的交替层，然而沉积多层硅和锗硅会造成较多的界面缺陷。

本公开实施例提供一种半导体结构，半导体结构的衬底内具有在第一方向排列的多层晶体管；晶体管包括字线、第二源漏极和两个第一源漏极，字线与第二源漏极在第二方向排布，两个第一源漏极在第一方向上排列，并位于字线的相对两侧；在第一方向上，相邻两个晶体管共用一个所述第一源漏极。即晶体管的3D堆叠方式不同于前述两种技术，从而能够避免前两种技术所造成的较多缺陷。另外，相邻两条字线不同时开启，可以避免相邻晶体管发生信号干扰。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

如图1(a)～图10所示，本公开一实施例提供一种半导体结构，半导体结构包括：衬底1，阵列区AR的衬底1内具有晶体管组T0，晶体管组T0包括在第一方向X排列的多层晶体管T；晶体管T包括字线WL、第二源漏极62和两个第一源漏极61，字线WL与第二源漏极62在第二方向Y排布，两个第一源漏极61在第一方向X上排列，并位于字线WL的相对两侧；在第一方向X上，相邻两个晶体管T共用一个第一源漏极61；外围区P内具有子字线驱动器SWD，字线WL与子字线驱动器SWD电连接，子字线驱动器SWD不同时为第一方向X上相邻两条字线WL提供开启信号。

以下将结合附图对半导体结构进行详细说明。

半导体结构内具有第一方向X、第二方向Y和第三方向Z，这三个方向不相同。示例地，第一方向X垂直于第二方向Y和第三方向Z，且第二方向Y与第三方向Z垂直。在一些实施例中，半导体结构可以为动态随机存取存储器(Dynamic Random Access Memory，DRAM)。

以下将对阵列区AR的结构进行详细说明。

参考图1(a)和图1(d)，图1(d)为半导体结构在前段制程中的俯视图，图1(a)示出了图1(d)所示的半导体结构在A-A1方向上的剖面图。衬底1内具有在第二方向Y交替排列的第一沟槽2和第二沟槽5，且二者的深度方向均为第一方向X；第一沟槽2包括在第一方向X排列的多个第一子沟槽20；第二沟槽5包括在第一方向X排列的多个第二子沟槽50。第一子沟槽20和第二子沟槽50的侧壁均呈外凸形，即第一沟槽2的侧壁呈波浪形状，第二沟槽5的侧壁呈波浪形状。示例地，第一沟槽2和第二沟槽5可以采用博世(Bosch)工艺形成。

在一些实施例中，参考图1(d)，多个第一沟槽2在第三方向Z排列，多个第二沟槽5在第三方向Z排列。为了更加清晰地示意第一沟槽2和第二沟槽5，图1(a)和图1(d)中仅示出了一列第一沟槽2和一列第二沟槽5。在另一些实施例中，参考图3，第一沟槽2在衬底1内阵列排布，第二沟槽5在衬底1内阵列排布。即多列第一沟槽2在第二方向Y排布，多列第二沟槽5在第二方向Y上排布。示例地，多列第一沟槽2与多列第二沟槽5还在第二方向Y上交替排列。

参考图1(a)、图1(b)、图2(a)和图2(b)，图2(a)为图1(a)的局部放大图，图2(b)为图1(b)的局部放大图，字线WL位于相邻第一子沟槽20的交界处，并背向第一沟槽2的内部凸出设置。具体地，相邻第一子沟槽20的交界处具有背向第一沟槽2凸出的孔洞21，字线WL位于孔洞21内。字线WL还位于第一沟槽2与第二沟槽5之间。

孔洞21的内壁还具有栅介电层31，栅介电层31覆盖字线WL的表面。具体地，栅介电层31覆盖字线WL远离第一沟槽2内部的侧面。栅介电层31与第一源漏极61和第二源漏极62相接触。

继续参考图1(a)、图1(b)、图2(a)和图2(b)，第一源漏极61位于第一子沟槽20相对的两个侧壁，且这两个侧壁在第二方向Y上排布；第二源漏极62位于相邻第二子沟槽50的交界处，并背向第二沟槽5的内部凸出设置；第二源漏极62还位于第一沟槽2与第二沟槽5之间。此外，第一源漏极61和第二源漏极62均可以在第三方向Z上延伸，即二者在第三方向Z上可以均可以为柱状结构。

也就是说，利用波浪形状的第一沟槽2和第二沟槽5，从而可以在衬底1内形成堆叠设置的晶体管T。示例地，形成字线WL和栅介电层31的步骤包括：在第一子沟槽20的侧壁形成第一隔离层，第一隔离层露出相邻第一子沟槽20交界处的衬底1；对相邻第一子沟槽20交界处的衬底1进行刻蚀，从而形成孔洞21；形成覆盖孔洞21内壁的栅介电层31；此后，在孔洞21内沉积字线WL。形成第一源漏极61的步骤包括：形成字线WL后，去除第一隔离层，以露出第一子沟槽20的侧壁；对第一子沟槽20的侧壁进行掺杂处理以形成第一源漏极61。形成第二源漏极62的步骤包括：在第二子沟槽50的侧壁形成第二隔离层51，第二隔离层51露出相邻第二子沟槽50交界处的衬底1；对相邻第一子沟槽20交界处的衬底1进行掺杂处理，从而形成第二源漏极62。上述方法有利于减少晶体管T的缺陷，从而提高半导体结构的性能。

在一些实施例中，继续参考图1(a)、图1(b)、图2(a)和图2(b)，孔洞21内还具有绝缘层33，绝缘层33位于字线WL朝向第一沟槽2的一侧。栅介电层31还可以覆盖绝缘层33的表面。绝缘层33可以避免字线WL与第一源漏极61之间产生交叠区，或者减小二者的交叠面积。即，绝缘层33可以在第一方向X上与第一源漏极61正对，从而使得第一源漏极61与字线WL在第一方向X上错开，进而避免第一源漏极61与字线WL之间发生漏电的问题。另外，绝缘层33还可以起到隔离相邻第一源漏极61的作用。

在一些实施例中，晶体管组T0为多个，且多个晶体管组T0在衬底1内阵列排布。即多个晶体管组T0在第二方向Y上排布，且多个晶体管组T0还在第三方向Z上排布。换言之，在第三方向Z排列的多个晶体管组T0构成晶体管单元T1，且多个晶体管单元T1在第二方向Y上排列。由此，可以提高晶体管组T0的数量，从而提高半导体结构的存储容量。需要说明的是，图1(d)中的虚线框示出了一个晶体管单元T1在衬底1上的正投影的位置。

参考图1(a)～图2(c)，字线WL沿第三方向Z延伸，且一条字线WL被晶体管单元T1同一层的多个晶体管T共用。在一些实施例中，字线WL在衬底1内为阵列排布，即，多条字线WL在第一方向X上排布，且多条字线WL还在第二方向Y上排布。

参考图1(a)和图2(a)，半导体结构还包括：填充于第二沟槽5内的位线BL，且每一位线BL连接同一晶体管组T0的多个第二源漏极62。在一些实施例中，位线BL在衬底1内为阵列排布，即，多条位线BL在第二方向Y上排布，且多条位线BL还在第三方向Z上排布。

此外，为了降低位线BL与第二源漏极62的接触电阻，位线BL与第二源漏极62之间还可形成第一金属硅化物层63。

参考图1(b)、图1(d)和图2(c)，图1(b)示出了图1(d)所示的半导体结构在B-B1方向上的剖面图，图2(c)为半导体结构的局部剖面放大图，且该剖面垂直于第一方向X。半导体结构还包括：第三沟槽9，第三沟槽9在第三方向Z上与第二沟槽5交替设置；第三沟槽9内具有电极层7，电极层7与衬底1电连接。电极层7可以避免电荷在衬底1内积累，从而避免浮体效应，进而提高半导体结构的性能。

示例地，电极层7包括重掺杂层71和导电层73。重掺杂层71内的掺杂离子的类型可以与衬底1内的掺杂离子的类型相同，比如二者均为P型掺杂。如此，可以为衬底1内的电荷提供快速流出通道，避免电荷在衬底1内累积。在第二方向Y上，重掺杂层71的掺杂深度小于第二源漏极62的掺杂深度。即，重掺杂层71较小的掺杂深度能够避免第二源漏极62与重掺杂层71相接触，且避免重掺杂层71与栅介电层31相接触，进而避免发生漏电或短路的问题。

导电层73的材料可以为钨和氮化钛等金属，从而降低电阻。此外，电极层7还可以包括位于重掺杂层71和导电层73之间的第二金属硅化物层72，第二金属硅化物层72能够降低重掺杂层71和导电层73之间的接触电阻。

在一些实施例中，第三沟槽9包括在第一方向X上排列的多个第三子沟槽90，第三子沟槽90的侧壁呈外凸形。重掺杂层71位于相邻第三子沟槽90的交界处的衬底1内；导电层73填充于第一沟槽2内。在另一些实施例中，重掺杂层71还可以覆盖第三沟槽9的整个侧壁。

在另一些实施例中，衬底1内也可以不具有电极层7和第三沟槽9，则第二沟槽5在第三方向Z上的宽度可以与第一沟槽2在第三方向Z上的宽度相等。

参考图1(a)和图2(a)，半导体结构还包括：介质层81和电容极板82，介质层81位于第一沟槽2相对的两个侧壁，这两个侧壁在第二方向Y上排布；电容极板82填充于第一沟槽2内，介质层81还位于第一源漏极61与电容极板82之间。即，第一源漏极61、介质层81和电容极板82构成电容。电容与晶体管T可构成基本的存储单元。

在向字线WL提供开启电压时，可形成两个沟道，即字线WL上下两侧的第一源漏极61与第二源漏极62之间均有电流流动。在晶体管T导通时，电容可以存储电荷或释放电荷。

参考图1(c)～图1(d)，图1(c)示出了图1(d)所示的半导体结构在C-C1方向上的剖面图。半导体结构还包括多个间隔设置的第一隔离结构41和多个间隔设置的第二隔离结构52。多个第一隔离结构41沿第二方向Y延伸且在第三方向Z上排布。多个第二隔离结构52沿第二方向Y延伸且在第三方向Z上排布。此外，第二隔离结构52在第二方向Y上的宽度小于第一隔离结构41在第二方向Y上的宽度。

在第三方向Z上相邻排布的第一沟槽2被第一隔离结构41隔开。在第三方向Z上相邻排布的第二沟槽5和第三沟槽9被第一隔离结构41或第二隔离结构52隔开。即，在第三方向Z上，相邻排布的第一源漏极61被第一隔离结构41隔开，相邻排布的电容极板82被第一隔离结构41隔开，相邻的位线BL和电极层7被第一隔离结构41或第二隔离结构52隔开。也就是说，第一隔离结构41和第二隔离结构52用于隔离在第三方向Z上相邻的晶体管组T0。

参考图1(c)，第一隔离结构41包覆多条字线WL，即第一隔离结构41未将字线WL截断，字线WL在第三方向Z上穿过多个第一沟槽2。

在一些实施例中，第一沟槽2、第二沟槽5和第三沟槽9的顶部还可以具有第三隔离层(图中未示出)，第三隔离层覆盖电容极板82的上表面、位线BL的上表面和电极层7的上表面，从而对电容极板82、位线BL和电极层7起到保护作用。

参考图3，图3示出了半导体结构在后段制程中的一种俯视图，为了更加直观，图3仅示出了部分结构。在前段制程完成后，在电容极板82的上表面形成电容插塞83，在位线BL的上表面形成位线接触层BLC，在电极层7的上表面形成电极接触层74。电容插塞83、位线接触层BLC以及电极接触层74可以均在第一方向X上延伸。图3中虚线框示出了一个晶体管组T1在衬底1上的正投影的位置。

以下将对阵列区AR与外围区P的连接结构以及连接关系进行详细说明。

参考图4，外围区P内具有子字线驱动器SWD，子字线驱动器SWD与字线WL电连接，用于向字线WL提供开启信号或关闭信号。子字线驱动器SWD与字线WL之间的连接关系如下：

参考图4-图5，子字线驱动器SWD与字线WL可通过引线柱32电连接。具体地，阵列区AR包括存储区AR1和台阶区AR2，台阶区AR2与存储区AR1在第三方向Z上排布。字线WL从存储区AR1延伸至台阶区AR2内，且在衬底1上表面指向衬底1下表面的方向上，多条所述字线WL的长度依次增大，即越底层的字线WL越长；台阶区AR2内具有多个在第一方向X延伸的引线柱32，多个引线柱32与多个字线WL一一对应相连，且引线柱32与子字线驱动器SWD电连接。即，通过层次刻蚀的方式，使得各层字线WL在衬底1上的正投影错开，并通过引线柱32连出。

在一些实施例中，参考图4，台阶区AR2为两个，两个台阶区AR2在第三方向Z上排布且位于存储区AR1的相对两侧。由此，可以为引线柱32提供更加充足的空间位置，从而增大多个引线柱32之间距离，以降低相邻引线柱32之间的寄生电容。

在一些实施例中，多个子字线驱动器SWD分别位于阵列区AR在第三方向Z排列的相对两侧。即多个子字线驱动器SWD分别与台阶区AR2相对设置，如此，可以减小子字线驱动器SWD与台阶区AR2之间的距离，从而有利于减小走线长度，降低走线电阻。另外，由于子字线驱动器SWD需要在衬底1上占据较大的面积，而引线柱32在台阶区AR2层次排开，有利于为子字线驱动器SWD提供更加充足的空间位置。

在一些实施例中，参考图4，同一晶体管单元T1的多条字线WL可以从阵列区AR的同一侧延伸至同一台阶区AR2内，与同一晶体管单元T1的字线WL相连的引线柱32位于阵列区AR的同一侧。因此，与同一晶体管单元T1电连接的多个子字线驱动器SWD可以位于阵列区AR的同一侧，从而便于将子字线驱动器SWD与引线柱32电连接，从而有利于减小走线长度，降低走线电阻。

另外，相邻晶体管单元T1的字线WL可以分别从阵列区AR的两侧延伸至两个台阶区AR2内。这种交替排列的方式有利于提高结构的均一性，还能够增大多个引线柱32之间的间距，从而降低寄生电容。此外，与相邻晶体管单元T1电连接的多个子字线驱动器SWD分别位于阵列区AR的不同两侧，使得多个子字线驱动器SWD均匀分布于外围区P，还能够为子字线驱动器SWD提供更充足的空间位置，且减少空间浪费。

需要说明的是，由于上下两个晶体管T共用一个第一源漏极61，因此，为了防止发生读写错误，可以不同时开启上下相邻的两个晶体管T。即，子字线驱动器SWD不同时为第一方向X上相邻两条字线WL提供开启信号。

在一些实施例中，晶体管T包括隔离晶体管和有效晶体管，隔离晶体管和有效晶体管在第一方向X上交替排列。向隔离晶体管提供常关的电压，以使其隔离两个有效晶体管。换言之，两个有效晶体管之间设有一个隔离晶体管，从而增大了有效晶体管之间的距离，且隔离晶体管处于常关状态，从而对两个有效晶体管起到隔离作用，避免相邻两个有效晶体管之间的相互干扰。

在一些实施例中，结合参考图4和图5，有效晶体管的字线WL为第一字线WL1，隔离晶体管的字线WL为第二字线WL2。即，字线WL包括在第一方向X上交替排列的第一字线WL1和第二字线WL2，其中，多条第一字线WL1分别与不同的子字线驱动器SWD电连接，多条第二字线WL2连接同一常关信号源。具体地，多条第一字线WL1分别通过第一导线34与不同的子字线驱动器SWD相连。多条第二字线WL2可以通过第二导线35连接在一起，常关信号源向第二导线35施加常关信号。在一些实施例中，第二导线35可以直接与常关信号源相连。在另一些实施例中，第二导线35可以与提供常关信号的子字线驱动器SWD相连。由此，可以减少子字线驱动器SWD的数量，从而减少半导体结构的体积。

需要说明的是，第一导线34与第二导线35可以从相对两侧与引线柱32相连，从而避免产生交叉，进而降低干扰。示例地，参考图4，第一导线34与引线柱32的由侧相连，第二导线35与引线柱32的左侧相连。

在另一些实施例中，每条字线WL也可与不同的子字线驱动器SWD电连接，因而，有效晶体管和隔离晶体管可以根据子字线驱动器SWD提供的信号而互相切换，因而，可以更加灵活地利用晶体管T。

参考图6-图8，外围区P内还具有感测放大器SA，感测放大器SA与位线BL电连接，用于检测位线BL上的信号，并对位线BL的信号进行放大。感测放大器SA与位线BL之间的连接结构及连接关系如下：

参考图6，形成电容插塞83、位线接触层BLC和电极接触层74后，还包括：在电容插塞83的上表面形成第一接触层84，在位线接触层BLC的上表面形成第二接触层BL2，在电极层7的上表面形成第三接触层75。除了在边缘位置的第一接触层84、第二接触层BL2和第三接触层75，其余位于阵列区AR中间位置的第一接触层84、第二接触层BL2和第三接触层75均被第二方向Y排列的相邻两个晶体管组T0所共享。也就是说，电容极板82被其两侧的晶体管组T0共享，位线BL被其两侧的晶体管组T0共享，电极层7被其两侧的晶体管组T0共享。由此，有利于提高衬底1面积的利用效率。

在一些实施例中，多个第一接触层84与多个第三接触层75排列在同一直线上，多个第二接触层BL2排列在另一直线上。这样的排列方式能够便于后续设置连接线。

结合参考图6和图7，感测放大器SA与位线BL可以通过位线连接线BL1电连接。

具体地，多条位线连接线BL1在第二方向Y延伸且在第三方向Z排列；位线连接线BL1与多条位线BL电连接，即位线连接线BL1连接一行在第二方向Y排列的第二接触层BL2，从而电连接一行位线BL。位线连接线BL1与字线WL交叉设置，二者的交叉点可以对应一个晶体管T。

在一些实施例中，多个感测放大器SA分别位于阵列区AR在第二方向Y排列的相对两侧。由此，可以为感测放大器SA提供更加充足的空间位置。另外，位线连接线BL1的端部还设有第四接触层BL3，第四接触层BL3用于与感测放大器SA电连接。在多个感测器分别位于阵列区AR的相对两侧时，多个第四接触层BL3也分别位于阵列区AR相对的两个边缘，如此，有利于增加第四接触层BL3之间的间距，从而降低第四接触层BL3之间的寄生电容。在另一些实施例中，多个感测放大器SA也可以位于阵列区AR的同一侧。

相邻位线连接线BL1分别连接阵列区AR不同两侧的感测放大器SA。因此，多个感测放大器SA的排布方式更为均一，生产工艺更简单；另外，位于同一侧的多个第四接触层BL3之间的间距相同，有利于均衡寄生电容。

参考图8，图8为位线连接线BL1的局部剖面图，且该剖面垂直于第二方向Y，位线连接线BL1的顶部和侧壁具有第四隔离层64，以便于保护位线连接线BL1，并将位线连接线BL1与字线WL相隔离。第四隔离层64的材料可以为氮化硅或氧化硅。

外围区P内还具有偏压信号源(图中未示出)，电极层7与偏压信号源电连接，偏压信号源为电极层7提供偏压信号，以固定衬底1的电位，避免电荷在衬底1内累积。电极层7与偏压信号源的连接结构和连接关系如下所述：

参考图9，半导体结构还包括：电极连接线76，电极连接线76与多个电极层7电连接，电极连接线76与偏压信号源连接。在一些实施例中，电极连接线76包括相连的第一电极连接线77和多条第二电极连接线78，其中，第一电极连接线77在第二方向Y上延伸，第二电极连接线78在第三方向Z上延伸；第二电极连接线78与多个电极层7电连接，即第二电极连接线78与第三接触层75(参考图7)相连，进而与电极层7电连接。通过上述连接方式，多个电极层7能够获取同一偏压信号，从而有利于简化结构。

外围区P内还具有电容信号源(图中未示出)，电容极板82与电容信号源的电连接。偏压信号源为电容极板82提供电容信号，电容极板82与电容信号源的连接结构和连接关系如下所述：

参考图9，半导体结构还包括：极板连接线85，极板连接线85与多个电容极板82电连接，极板连接线85与电容信号源电连接。在一些实施例中，极板连接线85包括相连的第一极板连接线86和多条第二极板连接线87，其中，第一极板连接线86在第二方向Y上延伸，第二极板连接线87在第三方向Z上延伸；第二极板连接线87与多个电容极板82电连接。通过上述连接方式，多个电容极板82能够获取同一电容信号，从而有利于简化结构。示例的，电容信号可以为接地电压。

在一些实施例中，第一极板连接线86与第一电极连接线77分别位于阵列区AR的相对两侧；第二极板连接线87与第二电极连接线78在第二方向Y上交替排列。由此，极板连接线85与电极连接线76的排列方式更简单，且能够避免二者之间产生交叉关系，从而有利于降低信号干扰。这种排列方式还有利于缩短极板连接线85和电极连接线76的长度。另外，极板连接线85与电极连接线76可以同层设置，即二者可以通过同一工艺步骤形成，从而有利于降低生产成本。另外，极板连接线85和电极连接线76之间可以设置第三隔离结构79，第三隔离结构79的材料可以为氮化硅。

参考图10，图10示出了完整的半导体结构，综上所述，本公开实施例所提供的半导体结构具有3D堆叠的晶体管和电容，晶体管和电容构成存储单元。在第一方向X，可以通过不同时开启相邻存储单元的方式，以避免相邻存储单元的干扰。即字线WL包括在第一方向X上交替设置的第一字线WL1和第二字线WL2，多个第一字线WL1可以连接不同的子字线驱动器SWD，第二字线WL2上的信号可以为常关信号。另外，位线BL通过一条位线连接线BL1电连接在一起，并连接至感测放大器SA。所有电极层7可以电连接在一起，所有电容极板82可以电连接在一起。前述布局方式有利于降低信号干扰，且避免空间浪费，从而有利于提高半导体结构的性能。

在本说明书的描述中，参考术语“一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本公开的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本公开的限制，本领域的普通技术人员在本公开的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本公开的权利要求和说明书所做的变化或修饰，皆应属于本公开专利涵盖的范围之内。

Claims (15)

1.一种半导体结构，所述半导体结构包括阵列区和外围区，其特征在于，包括：

衬底，所述阵列区的所述衬底内具有晶体管组，所述晶体管组包括在第一方向排列的多层晶体管；所述晶体管包括字线、第二源漏极和两个第一源漏极，所述字线与所述第二源漏极在第二方向排布，两个第一源漏极在所述第一方向上排列，并位于所述字线的相对两侧；在所述第一方向上，相邻两个所述晶体管共用一个所述第一源漏极；

所述外围区内具有子字线驱动器，所述字线与所述子字线驱动器电连接，所述子字线驱动器不同时为所述第一方向上相邻两条所述字线提供开启信号。

2.根据权利要求1所述的半导体结构，其特征在于，所述字线包括在所述第一方向上交替排列的第一字线和第二字线，其中，多条所述第一字线分别与不同的所述子字线驱动器电连接，多条所述第二字线连接同一常关信号源。

3.根据权利要求1所述的半导体结构，其特征在于，

所述晶体管组为多个，在第三方向排列的多个所述晶体管组构成晶体管单元，且多个所述晶体管单元在所述第二方向上排列；所述第三方向与所述第二方向垂直，且二者均与所述第一方向垂直；

所述字线沿所述第三方向延伸，且一条所述字线被所述晶体管单元同一层的多个所述晶体管共用。

4.根据权利要求3所述的半导体结构，其特征在于，多个所述子字线驱动器分别位于所述阵列区在所述第三方向排列的相对两侧；

与同一所述晶体管单元电连接的多个所述子字线驱动器位于所述阵列区的同一侧；与相邻所述晶体管单元电连接的多个所述子字线驱动器分别位于所述阵列区的不同两侧。

5.根据权利要求4所述的半导体结构，其特征在于，所述阵列区包括存储区和两个台阶区，两个所述台阶区在所述第三方向上排布且位于所述存储区的相对两侧；

所述字线从所述存储区延伸至所述台阶区内，且在所述衬底上表面指向所述衬底下表面的方向上，多条所述字线的长度依次增大；

所述台阶区内具有多个在所述第一方向延伸的引线柱，多个所述引线柱与多个所述字线一一对应相连，且所述引线柱与子字线驱动器电连接。

6.根据权利要求1所述的半导体结构，其特征在于，所述衬底内具有在所述第二方向交替排列的第一沟槽和第二沟槽，且二者的深度方向均为所述第一方向；

所述第一沟槽包括在所述第一方向排列的多个第一子沟槽；所述第二沟槽包括在所述第一方向排列的多个第二子沟槽；

所述字线位于相邻所述第一子沟槽的交界处，并背向所述第一沟槽的内部凸出设置，所述字线还位于所述第一沟槽与所述第二沟槽之间；所述第一源漏极位于所述第一子沟槽相对的两个侧壁；

所述第二源漏极位于相邻所述第二子沟槽的交界处，并背向所述第二沟槽的内部凸出设置；所述第二源漏极还位于所述第一沟槽与所述第二沟槽之间。

7.根据权利要求6所述的半导体结构，其特征在于，所述晶体管组为多个，且多个所述晶体管组在所述衬底内阵列排布；

所述半导体结构还包括：填充于所述第二沟槽内的位线，且每一所述位线连接同一所述晶体管组的多个所述第二源漏极。

8.根据权利要求7所述的半导体结构，其特征在于，多个所述第一沟槽在第三方向排列，多个所述第二沟槽在所述第三方向排列；

所述半导体结构还包括：多条在所述第二方向延伸且在所述第三方向排列的位线连接线；所述位线连接线与多条所述位线电连接；

所述外围区内还具有感测放大器，所述位线连接线与所述感测放大器电连接。

9.根据权利要求8所述的半导体结构，其特征在于，多个所述感测放大器分别位于所述阵列区在所述第二方向排列的相对两侧；

相邻所述位线连接线分别连接所述阵列区不同两侧的所述感测放大器。

10.根据权利要求6所述的半导体结构，其特征在于，还包括：第三沟槽，所述第三沟槽在第三方向上与所述第二沟槽交替设置；

所述第三沟槽内具有电极层，所述电极层与所述衬底电连接；

所述半导体结构还包括：电极连接线，所述电极连接线与多个所述电极层电连接，所述电极连接线与偏压信号源电连接。

11.根据权利要求10所述的半导体结构，其特征在于，还包括：介质层和电容极板，所述介质层位于所述第一沟槽相对的两个侧壁；

所述电容极板填充于所述第一沟槽内，所述介质层还位于所述第一源漏极与所述电容极板之间；

所述半导体结构还包括：极板连接线，所述极板连接线与多个所述电容极板电连接，所述极板连接线与电容信号源电连接。

12.根据权利要求11所述的半导体结构，其特征在于，所述极板连接线包括相连的第一极板连接线和多条第二极板连接线，其中，所述第一极板连接线在所述第二方向上延伸，所述第二极板连接线在所述第三方向上延伸；所述第二极板连接线与多个所述电容极板电连接；

所述电极连接线包括相连的第一电极连接线和多条第二电极连接线，其中，所述第一电极连接线在所述第二方向上延伸，所述第二电极连接线在所述第三方向上延伸；所述第二电极连接线与多个所述电极层电连接；

所述第一极板连接线与所述第一电极连接线分别位于所述阵列区的相对两侧；所述第二极板连接线与所述第二电极连接线在所述第二方向上交替排列。

13.根据权利要求10所述的半导体结构，其特征在于，所述第三沟槽包括在所述第一方向上排列的多个第三子沟槽；

所述电极层包括重掺杂层和导电层，所述重掺杂层位于相邻所述第三子沟槽的交界处的所述衬底内；所述导电层填充于所述第一沟槽内。

14.根据权利要求13所述的半导体结构，其特征在于，

所述第一子沟槽、所述第二子沟槽和所述第三子沟槽的侧壁均呈外凸形。

15.根据权利要求6所述的半导体结构，其特征在于，相邻所述第一子沟槽的交界处具有背向所述第一沟槽凸出的孔洞；

所述字线位于所述孔洞内；

所述孔洞的内壁还具有栅介电层，所述栅介电层覆盖所述字线的表面，并与所述第一源漏极和所述第二源漏极相接触；

所述孔洞内还具有绝缘层，所述绝缘层位于所述字线朝向所述第一沟槽的一侧。