KR20240041857A - 반도체 구조와 반도체 구조의 제조 방법 - Google Patents

반도체 구조와 반도체 구조의 제조 방법 Download PDF

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Abstract

반도체 구조의 제조 방법과 반도체 구조를 개시하고, 상기 제조 방법은 베이스를 제공하고, 베이스 내에 제1 요홈과 제2 요홈을 형성하는 단계를 포함하고, 제1 요홈과 제2 요홈의 깊이 방향은 모두 제1 방향이다. 제1 요홈은 제1 방향에서 배치되는 복수 개의 제1 서브 요홈을 포함하고, 제2 요홈은 제1 방향에서 배치되는 복수 개의 제2 서브 요홈을 포함하며, 제1 서브 요홈과 제2 서브 요홈의 측벽은 모두 밖으로 돌출되는 형태를 나타내고; 인접되는 제1 서브 요홈의 경계 부분에 제1 요홈을 등지며 돌출되는 워드 라인을 형성하고, 제1 서브 요홈의 측벽에 제1 소스 노출층을 형성하며, 인접되는 제2 서브 요홈의 경계 부분에 제2 요홈을 등지며 돌출되는 제2 소스 노출층을 형성한다.

Description

반도체 구조와 반도체 구조의 제조 방법
관련 출원의 상호 참조
본 출원은 2022년 9월 21일에 제출된 발명의 명칭이 "반도체 구조의 제조 방법과 반도체 구조"인 제202211153790.8호의 중국 특허 출원, 발명의 명칭이 "반도체 구조와 반도체 구조의 제조 방법"인 제202211154217.9호의 중국 특허 출원 및 발명의 명칭이 "반도체 구조와 반도체 구조의 제조 방법"인 제202211153972.5호의 중국 특허 출원을 인용하였으며, 인용을 통해 그 모든 내용은 본 출원에 통합된다.
본 출원의 실시예는 반도체 분야에 속하며, 구체적으로 반도체 구조의 제조 방법과 반도체 구조에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 반도체 메모리로서, 주요한 작용 원리는 캐패시터 내에 저장된 전하의 개수를 이용하여 캐패시터 내에 저장된 하나의 이진 비트가 1인지 0인지를 나타내는 것이다.
3D DRAM은 복수 층의 저장 유닛을 적층한 구조이고, 그 집적도가 비교적 높고, 단위 면적에서의 용량이 더욱 큼으로써, 단위 면적의 비용을 줄임에 있어서 유리하다. 그러나 3D DRAM의 성능은 더욱 향상되어야 한다.
본 출원의 실시예는 반도체 구조와 반도체 구조의 제조 방법을 제공하고, 적어도 반도체 구조의 성능을 향상함에 있어서 유리하다.
본 출원의 일부 실시예에 따라, 본 출원의 실시예는 일 측면에 있어서 반도체 구조의 제조 방법을 제공하고, 여기서, 반도체 구조의 제조 방법은, 베이스를 제공하고, 상기 베이스 내에 제1 요홈과 제2 요홈을 생성하는 단계 - 제1 요홈과 제2 요홈의 깊이 방향은 모두 제1 방향이고, 상기 제1 요홈은 상기 제1 방향에 배치되는 복수 개의 제1 서브 요홈을 포함하며, 상기 제2 요홈은 상기 제1 방향에 배치되는 복수 개의 제2 서브 요홈을 포함하고, 상기 제1 서브 요홈과 상기 제2 서브 요홈의 측벽은 모두 밖으로 돌출되는 형태를 나타냄 - ; 인접되는 상기 제1 서브 요홈의 경계 부분에 상기 제1 요홈을 등지며 돌출되는 워드 라인을 형성하는 단계; 상기 제1 서브 요홈의 측벽에 제1 소스 노출층을 형성하는 단계; 및 인접되는 상기 제2 서브 요홈의 경계 부분에 상기 제2 요홈을 등지며 돌출되는 제2 소스 노출층을 형성하는 단계를 포함하고, 상기 제2 소스 노출층과 상기 워드 라인은 모두 상기 제1 요홈과 상기 제2 요홈 사이에 위치하며, 상기 제2 소스 노출층과 상기 워드 라인은 상대적으로 설치된다.
본 출원의 일부 실시예에 따라, 본 출원의 실시예는 다른 한 측면에 있어서 반도체 구조를 제공하고, 반도체 구조는, 베이스를 포함하며, 상기 베이스 내에는 제1 요홈과 제2 요홈이 구비되고, 양자의 깊이 방향은 모두 제1 방향이며, 상기 제1 요홈은 상기 제1 방향에 배치되는 복수 개의 제1 서브 요홈을 포함하고, 상기 제2 요홈은 상기 제1 방향에 배치되는 복수 개의 제2 서브 요홈을 포함하며, 상기 제1 서브 요홈과 상기 제2 서브 요홈의 측벽은 모두 밖으로 돌출되는 형태를 나타내고; 인접되는 상기 제1 서브 요홈의 경계 부분은 상기 제1 요홈을 등지며 돌출되는 워드 라인을 구비하며; 상기 제1 서브 요홈의 측벽은 제1 소스 노출층을 구비하고; 인접되는 상기 제2 서브 요홈의 경계 부분은 상기 제2 요홈을 등지며 돌출되는 제2 소스 노출층을 구비하며; 상기 제2 소스 노출층과 상기 워드 라인은 모두 상기 제1 요홈과 상기 제2 요홈 사이에 위치하고, 상기 제2 소스 노출층과 상기 워드 라인은 상대적으로 설치된다.
본 출원의 실시예에서 제공하는 기술 방안은 적어도 아래와 같은 장점을 구비한다.
베이스 내에 제1 요홈과 제2 요홈을 형성하며, 제1 요홈은 복수 개의 제1 서브 요홈을 포함하고, 제2 요홈은 복수 개의 제2 서브 요홈을 포함하며, 제1 서브 요홈과 제2 서브 요홈의 측벽은 모두 밖으로 돌출되는 형태를 나타낸다. 인접되는 제1 서브 요홈의 경계 부분에 제1 요홈을 등지며 돌출되는 워드 라인을 형성하고; 제1 서브 요홈의 측벽에 제1 소스 노출층을 형성하며; 인접되는 제2 서브 요홈의 경계 부분에 제2 요홈을 등지며 돌출되는 제2 소스 노출층을 형성한다. 즉, 제1 요홈과 제2 요홈의 물결 형태의 측벽에 기반하여 베이스 내에 트랜지스터를 형성함으로써, 산화 인듐 갈륨 아연(indium gallium zinc oxide, IGZO) 재료 및 초격자(Superlattice) 기술을 채택하여 트랜지스터를 형성하는 것을 피함으로써, 반도체 구조의 결함을 줄이고, 반도체 구조의 성능을 향상시킴에 있어서 유리하다.
본문의 도면은 본 명세서에 포함되어 본 명세서의 일부를 구성하고, 본 발명과 일치하는 실시예를 예시하고, 본 명세서와 함께 본 발명의 원리를 설명하기 위해 사용된다. 명백하게, 아래의 설명에서의 도면은 본 출원의 일부 실시예일 뿐, 본 기술분야의 기술자는 창조적 작업이 없이도 이들 도면에 따라 다른 도면을 획득할 수 있다.
도 1(a), 도 1(b), 도 2(a), 도 2(b), 도 3(a), 도 3(b), 도 4, 도 5, 도 6, 도 7(a), 도 7(b), 도 8(a), 도 8(b), 도 9(a), 도 9(b), 도 10(a), 도 10(b), 도 11(a), 도 11(b), 도 12, 도 13, 도 14(a), 도 14(b), 도 15(a), 도 15(b), 도 16(a), 도 16(b), 도 17, 도 18, 도 19, 도 20, 도 21(a), 도 21(b), 도 22(a), 도 22(b), 도 23(a), 도 23(b), 도 24, 도 25(a), 도 25(b), 도 26(a), 도 26(b), 도 27(a), 도 27(b)은 각각 본 출원의 일 실시예에서 제공하는 반도체 구조의 제조 방법 중 각 단계에 대응되는 상이한 구조 예시도를 도시한다.
도 28(a), 도 28(b), 도 29(a), 도 29(b), 도 30(a), 도 30(b), 도 31(a), 도 31(b), 도 32(a), 도 32(b), 도 33, 도 34(a), 도 34(b), 도 34(c), 도 35, 도 36(a), 도 36(b), 도 36(c), 도 37(a), 도 37(b), 도 37(c), 도 38(a), 도 38(b), 도 38(c), 도 39(a), 도 39(b), 도 39(c), 도 40(a), 도 40(b), 도 41(a), 도 41(b), 도 42(a), 도 42(b), 도 43(a), 도 43(b), 도 43(c), 도 43(d)는 각각 본 출원의 다른 일 실시예에서 제공하는 반도체 구조의 제조 방법 중 각 단계에 대응되는 상이한 구조 예시도를 도시한다.
도 44(a)는 도 43(a)의 국부 확대도이다.
도 44(b)는 도 43(b)의 국부 확대도이다.
도 44(c)는 반도체 구조의 국부 단면 확대도이다.
도 45 내지 도 46, 도 48 내지 도 49 및 도 51 내지 도 52는 본 출원의 일 실시예에서 제공하는 반도체 구조의 후단 제조 과정에서의 상이한 평면도를 도시한다.
도 47은 본 출원의 또 하나의 실시예에서 제공하는 반도체 구조에서의 단차 영역의 예시도를 도시한다.
도 50은 본 출원의 또 하나의 실시예에서 제공하는 반도체 구조에서의 비트 라인 연결 라인의 국부 단면도를 도시한다.
배경기술로부터 알 수 있다시피, 3D DRAM의 성능은 더 향상되어야 한다. 분석을 거쳐, 아래와 같은 주요 원인이 존재한다. 3D DRAM이 주요하게 두 가지를 포함하고, 첫 번째는 산화 인듐 갈륨 아연(indium gallium zinc oxide, IGZO) 재료에 기반하여, 수직 고리형 채널 소자 구조(Channel-All-Around, CAA)를 구비하는 3D DRAM을 형성하지만, IGZO 재료의 균일 일치성은 제어하기 어려우므로, 결함이 비교적 많고; 두 번째는 초격자(Superlattice) 기술에 기반하여, 상이한 재료의 교체층으로 구성된 구조를 형성하며, 즉, 규소와 게르마늄 규소의 교체층을 형성하지만, 복수 층의 규소와 게르마늄 규소의 증착은 비교적 많은 경계면 결함을 조성할 수 있는 점에 있는 것을 발견하였다.
본 출원의 실시예는 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조의 제조 방법은, 베이스 내에 제1 요홈과 제2 요홈을 형성하는 단계 - 제1 요홈은 복수 개의 제1 서브 요홈을 포함하고, 제2 요홈은 복수 개의 제2 서브 요홈을 포함하며, 제1 서브 요홈과 제2 서브 요홈의 측벽은 모두 밖으로 돌출되는 형태를 나타냄 - ; 인접되는 제1 서브 요홈의 경계 부분에 제1 요홈을 등지며 돌출되는 워드 라인을 형성하는 단계; 제1 서브 요홈의 측벽에 제1 소스 노출층을 형성하는 단계; 및 인접되는 제2 서브 요홈의 경계 부분에 제2 요홈을 등지며 돌출되는 제2 소스 노출층을 형성하는 단계를 포함한다. 즉, 제1 요홈과 제2 요홈의 물결 형태의 측벽에 기반하여 베이스 내에 트랜지스터를 형성함으로써, IGZO 및 Superlattice 기술을 채택하여 트랜지스터를 형성하는 것을 피하여, 반도체 구조의 결함을 감소시키고, 반도체 구조의 성능을 향상시킨다.
아래에 도면을 결합하여 본 출원의 각 실시예에 대해 상세하게 설명한다. 그러나, 본 분야의 보통의 기술자는, 본 출원의 각 실시예에서, 독자가 본 출원의 실시예를 더욱 잘 이해하도록 하기 위해 많은 기술적 세부 사항을 제기하는 것을 이해할 수 있다, 그러나, 이런 기술적 세부 사항 및 아래의 각 실시예의 다양한 변화 및 수정이 없이도, 본 출원의 실시예에서 보호 청구된 기술 방안을 구현할 수 있다.
도 1(a), 도 1(b)~도 27(a), 도 27(b)에 도시된 바와 같이, 본 출원의 일 실시예는 반도체 구조의 제조 방법을 제공하고, 아래에 도면을 결합하여 본 출원의 일 실시예에서 제공하는 반도체 구조의 제조 방법에 대해 상세하게 설명한다. 설명해야 할 것은, 반도체 구조의 제조 방법의 단계를 쉽게 설명하고 선명하게 나타내기 위해, 도 1(a), 도 1(b)~도 27(a), 도 27(b)은 모두 반도체 구조의 국부 구조 예시도이다.
도 1(a)~도 1(b)을 참조하면, 도 1(b)은 도 1(a)에 도시된 반도체 구조의 평면도이고, 베이스(1)를 제공하며, 베이스(1) 내에 제1 요홈(2)을 형성한다. 제1 요홈(2)의 깊이 방향은 제1 방향(X)이고; 제1 요홈(2)은 제1 방향(X)에서 배치되는 복수 개의 제1 서브 요홈(20)을 포함하며, 제1 서브 요홈(20)의 측벽은 모두 밖으로 돌출되는 형태를 나타낸다. 즉, 제1 요홈(2)의 측벽은 물결 형태이다. 보다 직관적이기 위해, 도 1(b) 및 향후의 평면도 중 모두 흰색 충진 블록을 채택하여 제1 요홈(2)을 예시한다.
구체적으로, 보쉬(Bosch) 공정을 채택하여 제1 요홈(2)을 형성한다. 보쉬 공정은 에칭과 패시베이션, 두 개의 단계가 번갈아 수행되는 공정이다. 먼저, 등방성 에칭을 채택하여 하나의 제1 서브 요홈(20)을 형성하고; 제1 서브 요홈(20)의 내벽에 패시베이션층을 형성하며; 제1 서브 요홈(20) 밑부분의 패시베이션층을 제거하고; 등방성 에칭을 채탁하여 다른 하나의 제1 서브 요홈(20)을 형성한다. 즉, 에칭과 패시베이션 공정을 중복으로 수행함으로써, 복수 개의 제1 서브 요홈(20)을 형성하여 제1 요홈(2)을 구성한다.
일부 실시예에 있어서, 베이스(1)의 재료는 단결정 실리콘이다. 단결정 실리콘의 재료는 안정성을 구비하고, IGZO층 및 규소와 게르마늄 규소의 교체층과 비교하면, 단결정 실리콘의 결함은 제어하기 쉬움으로써, 반도체 구조의 성능을 보장함에 있어서 유리하다. 또한, 단결정 실리콘 재료에 기반하여, 보쉬 공정이 채택하는 에칭 기체는 육불화황일 수 있고, 패시베이션 기체는 옥타플루오로시클로부탄일 수 있다.
또한, 베이스(1) 내에는 도핑 이온이 구비될 수 있고, 베이스(1) 내의 도핑 이온의 타입은 향후 형성되는 제1 소스 노출층(61)과 제2 소스 노출층(62)(도 27(a)를 참조) 중의 도핑 이온의 타입과 반대될 수 있다.
일부 실시예에 있어서, 제1 서브 요홈(20)의 제1 방향(X) 위에서의 깊이(h)는 1um~2um이고, 이 깊이(h)는 적합한 크기의 제1 소스 노출층(61)(도 24를 참조)의 향후 형성을 용이하게 할 수 있다. 제1 서브 요홈(20)이 베이스(1)를 향해 돌출된 크기(s)는 약 수십 나노미터로써, 홀(24)(도 5를 참조)의 향후 형성이 용이하다.
도 2(a)~도 2(b)를 참조하면, 도 2(b)는 도 2(a)에 도시된 반도체 구조의 평면도이고, 제1 요홈(2)의 측벽에 제1 격리막(21)을 형성하고, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 제1 격리막(21)은 제1 서브 요홈(20)의 내부를 향해 돌출되게 설치된다. 즉, 제1 요홈(2)의 측벽이 물결 형태를 구비하므로, 제1 요홈(2)의 측벽에 형성된 제1 격리막(21)도 물결 형태를 구비한다.
예시적으로, 등방성 증착 공정을 채택하고 또는 열 산화 방법을 이용하여 실리콘 산화막을 형성하여 제1 격리막(21)으로 사용한다. 제2 방향(Y) 위에서, 제1 격리막(21)의 두께는 두께 20nm~50nm일 수 있다, 설명해야 할 것은, 제1 격리막(21)의 두께가 상기 범위에 위치할 때, 향후 인접되는 제1 서브 요홈(20)의 경계 부분의 제1 격리막(21)을 제거할 때, 제1 서브 요홈(20)의 측벽에 위치하는 제1 격리막(21)을 보류함에 있어서 용이하다. 즉, 제1 격리막(21)의 두께가 너무 크면, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 베이스(1)를 노출시키기 쉽지 않고; 제1 격리막(21)의 두께가 너무 작으면, 모든 제1 격리막(21)을 동시에 제거할 수 있다.
또한, 일부 제1 격리막(21)은 또한 베이스(1)의 윗표면을 커버할 수 있고, 향후 상기 일부의 제1 격리막(21)을 제거한다.
도 3(a)~도 3(b)을 참조하면, 도 3(b)는 도 3(a)에 도시된 반도체 구조의 평면도이고, 베이스(1) 자체를 마스크로 하며, 제1 방향(X)을 따라 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 일부 제1 격리막(21)을 에칭한다. 즉, 이방성 에칭 공정을 채택하여 인접되는 제1 서브 요홈(20)의 경계 부분의 돌출된 제1 격리막(21)을 평평하게 커트함으로써, 이 곳의 제1 격리막(21)이 얇아지도록 한다.
도 4를 참조하면, 등방성 에칭 공정을 채택하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 나머지의 제1 격리막(21)을 제거하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 베이스(1)를 노출시킨다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 3(b)을 참조할 수 있다.
즉, 이방성 에칭을 거친 후, 인접되는 제1 서브 요홈(20)의 경계 부분의 제1 격리막(21)은 제1 서브 요홈(20)의 측벽의 제1 격리막(21)보다 더욱 얇고; 등방성 에칭 공정에서, 인접되는 제1 서브 요홈(20)의 경계 부분의 제1 격리막(21)은 더욱 빠르게 제거됨으로써, 일정한 너비의 베이스(1)를 노출시킨다.
제1 방향(X)위에서, 인접되는 제1 서브 요홈(20)의 경계 부분의 노출된 베이스(1)의 너비(L)는 20nm~50nm이다. 설명해야 할 것은, 노출된 베이스(1)의 너비가 상기 범위에 위치할 때, 적합한 크기의 홀(24)의 향후 형성에 유리하며, 즉, 홀(24)의 내경이 너무 작고 또는 인접되는 홀(24)의 인터커넥션 발생되는 것을 피한다.
여기까지, 도 3(a)~도 3(b) 및 도 4에 도시된 단계에 기반하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 제1 격리막(21)을 제거하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 위치하는 베이스(1)를 노출시킬 수 있다.
도 5를 참조하면, 제1 격리막(21)에 의해 노출된 베이스(1)에 대해 에칭을 수행하여, 홀(24)을 형성한다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 3(b)을 참조할 수 있다.
예시적으로, 노출된 베이스(1)에 대해 등방성 에칭을 수행하여, 베이스(1)가 추가로 오픈됨으로써 홀(24)을 형성하도록 한다. 제2 방향(Y) 위에서, 홀(24)의 깊이는 100nm~200nm일 수 있다. 설명해야 할 것은, 홀(24)의 깊이가 너무 작으면, 홀(24)은 워드 라인(32)을 위해 충족한 충진 위치를 제공하기 어려움으로써, 워드 라인(32)의 저항을 향상시키고; 홀(24)의 깊이가 아주 클 때, 워드 라인(32) 중 기공을 생성하는 등 결함이 존재할 수 있다. 홀(24)의 깊이가 상기 범위에 위치할 때, 워드 라인(32)의 충진 수행을 향후 용이하게 할 수 있고 , 워드 라인(32)이 적합한 크기를 구비하는 것을 보장하고, 워드 라인(32) 내의 결함을 줄임으로써, 반도체 구조의 성능을 향상시킨다.
여기까지, 도 3(a)~도 3(b), 도 4 및 도 5에 도시된 단계에 기반하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 제1 요홈(2)을 등지며 돌출되는 홀(24)을 형성할 수 있다. 즉, 제1 격리막(21)은 홀(24)을 형성하는 마스크층으로 사용될 수 있고, 홀(24)을 형성하는 위치 및 크기를 제어하기 위한 것이다.
도 6을 참조하면, 홀(24)의 내벽에 게이트 유전층(31)을 형성한다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 3(b)을 참조할 수 있다. 예시적으로, 열 산화 공정을 채택하여 홀(24)의 내벽에 산화 실리콘을 형성하여 트랜지스터의 게이트 유전층(31)으로 사용한다. 다른 일부 실시예에 있어서, 원자층 증착 공정을 채택하여 홀(24)의 내벽에 높은 유전 상수 재료를 증착시켜 게이트 유전층(31)으로 사용할 수 있다.
도 7(a)~도 7(b)을 참조하면, 도 7(b)은 도 7(a)에 도시된 반도체 구조의 평면도이고, 제1 요홈(2)의 측벽 및 홀(24) 내에 초기 워드 라인(321)을 형성한다. 예시적으로, 등방성 증착 공정을 채택하여 텅스텐과 질화 티타늄을 증착시켜 초기 워드 라인(321)으로 사용한다.
도 8(a)~도 8(b)을 참조하면, 도 8(b)은 도 8(a)에 도시된 반도체 구조의 평면도이고, 등방성 에칭 공정을 채택하여 제1 요홈(2)의 측벽과 홀(24) 내에 위치하는 일부 초기 워드 라인(321)을 제거하며, 홀(24) 내의 나머지의 초기 워드 라인(321)을 워드 라인(32)으로 사용한다. 워드 라인(32)을 트랜지스터의 그리드로 사용하고, 게이트 유전층(31)은 또한 워드 라인(32)을 커버한다. 구체적으로, 게이트 유전층(31)은 제1 요홈(2)의 내부와 멀리 떨어진 워드 라인(32)의 측면을 커버한다.
여기까지, 도 7(a)~도 7(b) 및 도 8(a)~도 8(b)에 도시된 단계에 기반하여, 인접되는 제1 서브 요홈(20)의 경계 부분에 제1 요홈(2)을 등지며 돌출되는 워드 라인(32)을 형성할 수 있고, 워드 라인(32)은 제3 방향(Z)을 따라 연장된다.
도 9(a)~도 9(b)를 참조하면, 도 9(b)는 도 9(a)에 도시된 반도체 구조의 평면도이고, 홀(24) 내와 제1 서브 요홈(20)의 측벽에 초기 절연층(331)을 형성한다. 예시적으로, 등방성 증착 공정을 채택하여 질화 실리콘을 증착시켜 초기 절연층(331)으로 사용함으로써, 홀(24)을 블로킹한다. 초기 절연층(331)의 재료는 제1 격리막(21)의 재료와 상이할 수 있음으로써, 제1 격리막(21)을 향후 제거하는 과정 중 절연층(33)을 제거하는 것을 피한다.
도 10(a)~도 10(b)를 참조하면, 도 10(b)은 도 10(a)에 도시된 반도체 구조의 평면도이고, 베이스(1) 자체를 마스크로 하며, 제1 방향(X)을 따라 제1 서브 요홈(20)의 측벽에 위치하는 초기 절연층(331)을 에칭하고, 나머지의 초기 절연층(331)을 절연층(33)으로 사용한다. 절연층(33)의 측벽과 홀(24)의 개구는 한 평면에 놓인다. 게이트 유전층(31)은 또한 절연층(33)의 표면을 커버한다.
여기까지, 도 9(a)~도 9(b) 및 도 10(a)~도 10(b)에 도시된 단계에 기반하여, 홀(24)의 내에 절연층(33)을 형성할 수 있고, 절연층(33)은 제1 요홈(2)을 향하는 워드 라인(32)의 일측에 위치한다. 설명해야 할 것은, 절연층(33)을 형성하는 목적은 주로 두 가지 측면을 포함하며, 첫 번째는, 워드 라인(32)과 향후 형성되는 캐패시터 플레이트(72)(도 26(a)을 참조)는 서로 격리되어, 단락이 발생되는 것을 피하고; 두 번째는, 절연층(33)은 제1 방향(X) 위에서 향후 형성되는 제1 소스 노출층(61)(도 24를 참조)과 대향할 수 있고, 즉, 워드 라인(32)과 제1 소스 노출층(61)의 대향하는 면적을 줄임으로써, 누전의 위험을 줄인다.
도 11(a)~도 11(b)를 참조하면, 도 11(b)는 도 11(a)에 도시된 반도체 구조의 평면도이고, 워드 라인(32)을 형성한 후, 상기 반도체 구조의 제조 방법은, 제1 요홈(2) 중 희생층(22)을 충진하는 단계를 더 포함한다. 희생층(22)은 제2 요홈(5), 제2 소스 노출층(62), 제2 금속 실리사이드층(63) 및 비트 라인(64)을 향후 형성하는 등의 단계 중 제1 요홈(2)이 오염되지 않도록 보호함으로써, 반도체 구조의 성능을 보장할 수 있다.
예시적으로, 제1 요홈(2) 중 산화 실리콘을 증착시켜 희생층(22)으로 사용한다. 산화 실리콘을 증착시킨 후 또한 평탄화 처리를 수행하여, 베이스(1)의 윗표면과 희생층(22)의 윗표면을 마모한다. 일부 실시예에 있어서, 희생층(22)의 재료는 제1 격리막(21)의 재료와 동일할 수 있으며, 이로써, 향후 동일한 공정의 단계를 이용하여 희생층(22)과 제1 격리막(21)을 제거함으로써, 생산 공정을 간략화할 수 있다.
도 12를 참조하면, 도 12는 평면도이고, 일부 베이스(1), 일부 희생층(22)을 제거하여 이격되어 설치된 복수 개의 격리 요홈(4)을 형성하며, 복수 개의 격리 요홈(4)은 제2 방향(Y) 위에서 연장되고 제3 방향(Z) 위에서 배열된다.
예시적으로, 베이스(1)와 희생층(22) 위에 마스크를 형성하고, 마스크를 이용하여 베이스(1)와 희생층(22)을 형성한다. 주의해야 할 것은, 에칭 과정에 있어서, 워드 라인(32)은 커트할 수 없다.
도 13을 참조하면, 도 13은 평면도이고, 이격되어 설치된 복수 개의 제1 격리 구조(41)를 형성하고; 복수 개의 제1 격리 구조(41)는 제2 방향(Y)을 따라 연장되며 제3 방향(Z) 위에서 배치된다. 제1 격리 구조(41)는 복수 개의 워드 라인(32)을 코팅하고, 즉, 제1 격리 구조(41)는 워드 라인(32)을 절단하지 않았다. 또한, 제1 격리 구조(41)는 희생층(22)을 복수 개로 분할시킨다.
예시적으로, 격리 요홈(4)에 질화 실리콘을 충진하여 제1 격리 구조(41)로 사용하며, 다음, 평탄화 처리를 수행하여 베이스(1), 희생층(22)과 제1 격리 구조(41)의 윗표면을 마모한다. 일부 실시예에 있어서, 제1 격리 구조(41)의 재료는 희생층(22)의 재료와 상이할 수 있음으로써, 희생층(22)을 향후 제거하는 과정 중 제1 격리 구조(41)를 소모하는 것을 피할 수 있다.
도 14(a)~도 14(b)를 참조하면, 도 14(b)는 도 14(a)에 도시된 반도체 구조의 평면도이고, 제1 격리 구조(41)를 형성한 후, 베이스(1) 내에 제2 요홈(5)을 형성하며, 제2 요홈(5)의 깊이 방향은 제1 방향(X)이고; 제2 요홈(5)은 제1 방향(X)에서 배치되는 복수 개의 제2 서브 요홈(50)을 포함하며, 제2 서브 요홈(50)의 측벽은 밖으로 돌출되는 형태를 나타낸다. 즉, 제2 요홈(5)도 물결 형태의 측벽을 구비한다. 제1 격리 구조(41)는 또한 제1 요홈(2)과 제2 요홈(5)을 가로 걸친다. 보다 직관적이기 위해, 도 14(b) 및 향후의 평면도 중 모두 흰색 충진 블록을 채택하여 제2 요홈(5)을 예시한다.
구체적으로, 보쉬 공정을 채택하여 제2 요홈(5)을 형성하고, 제2 요홈(5)의 구체적인 형성 공정과 관련된 내용은 제1 요홈(2)의 상세한 설명을 참조할 수 있다.
설명해야 할 것은, 제1 격리 구조(41)와 베이스(1)의 재료는 상이할 수 있으므로, 베이스(1)를 에칭하여 제2 요홈(5)을 형성하는 과정 중, 제1 격리 구조(41)는 제거되지 않을 수 있다.
다른 일부 실시예에 있어서, 제3 방향(Z)을 따라 연장되는 제2 요홈(5)을 먼저 형성할 수 있고, 다음, 제2 방향(Y)을 따라 연장되는 제1 격리 구조(41)를 형성하여, 제2 요홈(5)을 복수 개로 분할시킨다. 예를 들어, 먼저 동일한 공정 단계 중 제1 요홈(2)과 제2 요홈(5)을 형성하고; 다음, 제2 요홈(5)에 희생 재료를 충진하며; 다음, 제1 요홈(2)에 제1 격리막(21), 워드 라인(32), 절연층(33) 등 구조를 형성하고; 다음, 제1 격리 구조(41)를 형성하여 제1 요홈(2)과 제2 요홈(5)을 가로 걸친다. 제1 요홈(2)과 제2 요홈(5)은 동일한 공정 단계에 집성될 수 있으므로, 생산 공정을 간략화한다.
도 15(a)~도 15(b)를 참조하면, 도 15(b)는 도 15(a)에 도시된 반도체 구조의 평면도이고, 제2 요홈(5)의 측벽에 초기 제2 격리막(511)을 형성하며, 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 초기 제2 격리막(511)은 제2 서브 요홈(50)의 내부를 향해 돌출되게 설치된다. 즉, 제2 요홈(5)의 측벽이 물결 형태를 구비하므로, 제2 요홈(5)의 측벽에 형성된 초기 제2 격리막(511)도 물결 형태를 구비한다.
예시적으로, 등방성 증착 공정을 채택하여 실리콘 질화막을 형성하여 초기 제2 격리막(511)으로 사용한다.
도 16(a)~도 16(b)을 참조하면, 도 16(b)는 도 16(a)에 도시된 반도체 구조의 평면도이고, 베이스(1) 자체를 마스크로 하며, 제1 방향(X)을 따라 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 일부 초기 제2 격리막(511)을 에칭한다. 즉, 이방성 에칭 공정을 채택하여 인접되는 제2 서브 요홈(50)의 경계 부분의 돌출된 초기 제2 격리막(511)을 평평하게 커트함으로써, 이 곳의 제2 격리막(511)이 얇아지도록 한다.
도 17을 참조하면, 등방성 에칭 공정을 채택하여, 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 나머지의 초기 제2 격리막(511)을 제거하여, 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 베이스(1)를 노출시키고, 나머지의 초기 제2 격리막(511)을 제2 격리막(51)으로 사용한다. 즉, 등방성 에칭 공정에서, 인접되는 제2 서브 요홈(50)의 경계 부분의 비교적 얇은 초기 제2 격리막(511)은 더욱 빠르게 제거될 수 있음으로써, 일정한 너비의 베이스(1)를 노출시킨다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 16(b)을 참조할 수 있다.
여기까지, 도 16(a)~도 16(b) 및 도 17에 도시된 단계에 기반하여, 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 초기 제2 격리막(511)을 제거하여, 인접되는 제2 서브 요홈(50)의 경계 부분에 위치하는 베이스(1)를 노출시킬 수 있다.
도 18을 참조하면, 제2 격리막(51)에 의해 노출된 베이스(1)에 대해 도핑 처리를 수행하여 제2 소스 노출층(62)을 형성한다. 예시적으로, 플라스마 도핑 처리를 이용하여 베이스(1) 내에 n형 도핑 이온을 주입함으로써 제2 소스 노출층(62)을 형성한다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 16(b)을 참조할 수 있다.
제2 소스 노출층(62)과 워드 라인(32)은 모두 제1 요홈(2)과 제2 요홈(5) 사이에 위치하고, 제2 소스 노출층(62)과 워드 라인(32)은 대향되어 설치된다. 제2 소스 노출층(62)은 또한 게이트 유전층(31)과 서로 접촉한다.
또한, 제3 방향(Z) 위에서 인접되게 배치되는 제2 소스 노출층(62)은 제1 격리 구조(41)에 의해 이격됨으로써, 서로 간섭이 발생되는 것을 피한다. 제1 방향(X) 위에서 배치되는 제2 소스 노출층(62)은 제2 격리막(51)에 의해 이격됨으로써, 연결이 발생되는 것을 피한다.
여기까지, 도 16(a)~도 16(b), 도 17 및 도 18에 도시된 단계에 기반하여, 인접되는 제2 서브 요홈(50)의 경계 부분에 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 형성할 수 있다. 즉, 제2 격리막(51)은 제2 소스 노출층(62)을 형성하는 마스크로 사용될 수 있음으로써, 인접되는 제2 소스 노출층(62)이 제1 방향(X) 위에서 연결이 생성되는 것을 피한다.
도 19를 참조하면, 제2 요홈(5)의 내부에 가까운 제2 소스 노출층(62)을 제거하여, 접촉구(52)를 형성한다. 예시적으로, 등방성 에칭을 채택하여 제2 격리막(51)에 의해 노출된 일부 제2 소스 노출층(62)을 제거하여, 제2 소스 노출층(62)이 노출되는 면적을 증가시킨다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 16(b)을 참조할 수 있다.
도 20을 참조하면, 접촉구(52)에 제2 금속 실리사이드층(63)을 형성한다. 즉, 제2 소스 노출층(62)과 서로 접촉하는 제2 금속 실리사이드층(63)을 형성하고, 제2 금속 실리사이드층(63)은 제2 요홈(5)의 내부에 가까운 제2 소스 노출층(62)의 일측에 위치한다. 예시적으로, 먼저 접촉구(52) 내에 한 층의 금속층을 증착시키고, 금속층에 대해 어닐링 처리를 수행하여, 금속층이 제2 소스 노출층(62)과 반응이 발생되도록 함으로써 제2 금속 실리사이드층(63)을 생성한다.
제2 금속 실리사이드층(63)은 향후 형성되는 비트 라인(64)과 제2 소스 노출층(62)의 접촉 저항을 줄일 수 있음으로써, 반도체 구조의 전기적 성능을 향상시킨다. 다른 일부 실시예에 있어서, 제2 금속 실리사이드층(63)을 형성하지 않을 수도 있다.
설명해야 할 것은, 접촉구(52)는 제2 금속 실리사이드층(63)과 제2 소스 노출층(62)의 접촉 면적을 증가시킬 수 있음으로써, 접촉 저항을 줄인다. 일부 실시예에 있어서, 제2 금속 실리사이드층(63)은 접촉구(52)의 내벽에만 유착될 수 있고, 접촉구(52)를 충만하지 않으며, 즉, 향후 형성되는 비트 라인(64)은 또한 접촉구(52)에 충진됨으로써, 비트 라인(64)의 충진 공간을 증가함에 있어서 유리하고, 비트 라인(64)과 제2 금속 실리사이드층(63)의 접촉 면적을 증가한다. 다른 일부 실시예에 있어서, 제2 금속 실리사이드층(63)도 접촉구(52)를 충만할 수 있다.
도 21(a)~도 21(b)를 참조하면, 제2 요홈(5)을 충진하는 복수 개의 비트 라인(64)을 형성하고, 비트 라인(64)은 제1 방향(X)을 따라 연장되며, 비트 라인(64)과 제2 소스 노출층(62)은 전기적으로 연결되고, 즉, 각 비트 라인(64)은 제1 방향(X) 위에서 복수 개의 제2 소스 노출층(62)과 전기적으로 연결된다. 제3 방향(Z) 위에서 인접되어 배치되는 두 개의 비트 라인(64)은 격리 구조(41)에 의해 이격된다. 비트 라인(64)은 또한 제2 금속 실리사이드층(63)과 서로 접촉된다.
예시적으로, 제2 요홈(5) 중 텅스텐과 질화 티타늄 등 금속을 증착시켜 비트 라인(64)으로 사용한다. 금속을 증착시킨 후, 금속에 대해 연마 마모를 수행한다.
도 22(a)~도 22(b)를 참조하면, 일부 비트 라인(64)을 에치 백하여, 제3 격리막(57)을 형성하여 제2 요홈(5)의 꼭대기 부분을 블로킹한다. 제3 격리막(57)은 비트 라인(64)에 대해 보호 작용을 할 수 있음으로써, 비트 라인이 오염되거나 산화되는 것을 피한다.
도 23(a)~도 23(b)을 참조하면, 비트 라인(64)을 형성한 후, 희생층(22)을 제거한다. 또한, 제1 서브 요홈(20)의 측벽에 위치하는 제1 격리막(21)을 제거함으로써, 제1 서브 요홈(20)의 측벽을 노출시킨다.
예시적으로, 습식 에칭 공정을 채택하여 희생층(22)과 제1 격리막(21)을 제거한다.
도 24를 참조하면, 희생층(22)을 제거한 후, 제1 서브 요홈(20)의 측벽에 제1 소스 노출층(61)을 형성한다. 제1 소스 노출층(61)은 또한 게이트 유전층(31)과 서로 접촉한다. 구체적으로, 제1 서브 요홈(20)의 측벽에 대해 도핑 처리를 수행하여, 제1 소스 노출층(61)을 형성한다. 예시적으로, 플라스마 도핑 공정을 채택하여 제1 요홈(2) 내에 노출된 베이스(1)에 n형 도핑 이온을 주입한다.
주의해야 할 것은, 제1 소스 노출층(61)이 제2 방향(Y) 위에서의 도핑 깊이는 비교적 얕음으로써, 제1 소스 노출층(61)이 워드 라인(32)과 제1 방향(X) 위에서 어긋나도록 하여, 양자 사이에 오버 래핑 영역이 생성되는 것을 피할 수 있고, 또는 양자의 오버 래핑 면적을 감소함으로써, 제1 소스 노출층(61)과 워드 라인(32) 사이에 누전이 발생되는 문제를 피할 수 있다.
또한, 제3 방향(Z) 위에서 인접되어 배치되는 제1 소스 노출층(61)은 제1 격리 구조(41)에 의해 이격되어, 인접되는 제1 소스 노출층(61) 사이에 서로 간섭이 발생되는 것을 피한다.
도 25(a)~도 25(b)를 참조하면, 제1 요홈(2)의 측벽 및 베이스(1)의 윗표면에 초기 유전층(811)을 형성하고, 초기 유전층(811)은 또한 제1 소스 노출층(61)을 커버한다. 예시적으로, 높은 유전 상수 재료를 증착시켜 초기 유전층(811)으로 사용한다. 높은 유전 상수 재료는 캐패시터의 용량을 향상함에 있어서 유리하다.
도 26(a)~도 26(b)을 참조하면, 베이스(1)의 윗표면에 위치하는 초기 유전층(811)을 제거하고, 제1 요홈(2)의 측벽의 초기 유전층(811)을 유전층(71)으로 사용한다.
계속하여 도 26(a)~도 26(b)을 참조하면, 제1 요홈(2)을 충진하는 복수 개의 캐패시터 플레이트(82)를 형성하고, 캐패시터 플레이트(82)는 또한 유전층(81)을 커버하며; 복수 개의 캐패시터 플레이트(82)는 제3 방향(Z) 위에서 배열되고 제1 방향(X) 위에서 연장된다. 제3 방향(Z) 위에서 인접되어 배치되는 캐패시터 플레이트(82)는 제1 격리 구조(41)에 의해 이격된다.
즉, 제1 소스 노출층(61), 캐패시터 플레이트(82), 유전층(81)은 캐패시터를 구성하고, 이 캐패시터는 제1 소스 노출층(61), 제2 소스 노출층(62) 및 워드 라인(32)으로 구성된 트랜지스터와 서로 연결된다. 이해할 수 있는 것은, 제1 소스 노출층(61)이 또한 캐패시터의 하나의 플레이트이므로, 제1 소스 노출층(61)과 캐패시터 사이의 전기적 연결 구조를 생략함에 있어서 유리하며, 이로써, 생성 공정은 더욱 간단해진다.
예시적으로, 제1 요홈(2) 중 텅스텐과 질화 티타늄 등 금속을 충진하여 캐패시터 플레이트(82)로 사용하고, 다음, 캐패시터 플레이트(82) 및 베이스(1)의 윗표면에 대해 연마 처리를 수행한다.
도 27(a)~도 27(b)을 참조하면, 일부 캐패시터 플레이트(82)를 에치 백하고, 제4 격리막(23)을 증착시켜 제1 요홈(2)의 꼭대기 부분을 블로킹하고, 제4 격리막(23)은 캐패시터 플레이트(82)에 대해 보호 작용을 할 수 있다. 예시적으로, 제4 격리막(23)의 재료는 질화 실리콘일 수 있다.
여기까지, 도 1(a)~도 27(b)에 도시된 단계에 기반하여, 3D DRAM의 앞단 제조를 완료할 수 있다. 주의해야 할 것은, 전술한 순서에 따라 각 공정의 단계를 수행하면 반도체 구조에 대한 오염을 감소하고, 불순물 잔류를 감소함에 있어서 유리하다. 다른 일부 실시예에 있어서, 각 공정의 단계의 순서에 대해 조절을 수행할 수도 있다. 예를 들어, 먼저 제2 요홈(5)을 형성하고, 물결 형태의 제2 요홈(5)에 기반하여 제2 소스 노출층(62), 제2 금속 실리사이드층(63) 및 비트 라인(64) 등 구조를 형성하며; 다음, 제1 요홈(2)을 형성하고, 물결 형태의 제1 요홈(2)에 기반하여 워드 라인(32), 유전층(81), 캐패시터 플레이트(82) 등 구조를 형성한다. 또 예를 들어, 먼저 제1 요홈(2), 워드 라인(32), 제1 소스 노출층(61), 유전층(81)과 캐패시터 플레이트(82) 등 구조를 형성하고, 다음 제2 요홈(5), 제2 소스 노출층(62)과 비트 라인(64) 등 구조를 형성한다.
상기를 종합하면, 보쉬 공정을 채택하여 물결 형태를 구비하는 제1 요홈(2)과 제2 요홈(5)을 형성하고, 물결 형태의 제1 요홈(2)에 기반하여 워드 라인(32)과 제1 소스 노출층(61)을 형성하며, 물결 형태의 제2 요홈(5)에 기반하여 제2 소스 노출층(62)을 형성한다. 이와 같이, 규소 베이스 내에 트랜지스터를 형성할 수 있고, IGZO와 Superlattice 이 두 가지 기술을 사용하는 것을 피함으로써, 반도체 구조 내의 결함을 감소하고, 반도체 구조의 성능을 향상시킬 수 있다.
본 출원의 다른 실시예는 반도체 구조의 제조 방법을 더 제공하며, 상기 제조 방법은 전술한 실시예의 반도체 구조의 제조 방법과 대체적으로 동일하며, 주요한 구별은, 상기 제조 방법은 전극층(7)을 더 구성하고, 전극층(7)과 비트 라인(64)은 제3 방향(Z) 위에서 이격되어 설치되는 것이다. 아래에 상기 제조 방법에 대해 상세하게 설명한다. 상기 제조 방법은 전술한 실시예의 제조 방법과 동일하고 또는 유사한 부분은 앞의 상세한 설명을 참조할 수 있고, 여기서 더 이상 반복하지 않는다.
도 1~도 13을 참조하면, 제1 요홈(2), 워드 라인(32), 절연층(33), 게이트 유전층(31), 제1 격리 구조(41), 희생층(22) 등 구조를 형성한다. 상기 구조 제조 단계와 관련된 상세한 설명은 전술한 실시예의 제조 방법을 참조할 수 있고, 여기서 더 이상 반복하지 않는다.
도 28(a)~도 28(b)을 참조하면, 도 28(b)은 평면도이고, 도 28(a)은 도 28(b)이 A-A1 방향 위에서의 단면도이며, 제1 격리 구조(41)를 형성한 후, 베이스(1) 내에 제2 요홈(5)을 형성하고, 제2 요홈(5)의 깊이 방향은 제1 방향(X)이며; 제1 요홈(2)과 제2 요홈(5)은 제2 방향(Y) 위에서 배치되고; 제2 요홈(5)은 제1 방향(X)에 배치되는 복수 개의 제2 서브 요홈(50)을 포함하며, 제2 서브 요홈(50)의 측벽은 밖으로 돌출되는 형태를 나타낸다. 즉, 제2 요홈(5)도 물결 형태의 측벽을 구비한다. 제1 격리 구조(41)는 또한 제1 요홈(2)과 제2 요홈(5)을 가로 걸친다. 제1 격리 구조(41)는 제2 요홈(5)을 이격되어 설치된 복수 개의 비트 라인 전극 홈(54)으로 분할시킨다. 설명해야 할 것은, 보다 직관적이기 위해, 도 28(b) 및 향후의 평면도 중 모두 흰색 충진 블록을 채택하여 제2 요홈(5)을 예시한다.
구체적으로, 보쉬 공정을 채택하여 제2 요홈(5)을 형성하고, 제2 요홈(5)의 구체적인 형성 공정과 관련된 내용은 제1 요홈(2)의 상세한 설명을 참조할 수 있다.
도 29(a)~도 29(b)를 참조하면, 도 29(b)는 평면도이고, 도 29(a)는 도 29(b)가 A-A1 방향 위에서의 단면도이며, 제2 요홈(5)을 충진하는 초기 제2 격리 구조(531)를 형성하고, 즉, 초기 제2 격리 구조(531)는 비트 라인 전극 홈(54)에 충진된다. 제3 방향(Z) 위에서, 초기 제2 격리 구조(531)는 제1 격리 구조(41)와 번갈아 설치된다. 예시적으로, 제2 요홈(5) 중에 질화 실리콘을 증착시켜 초기 제2 격리 구조(531)로 사용하고, 즉, 초기 제2 격리 구조(531)의 재료는 제1 격리 구조(41)의 재료와 동일할 수 있다.
도 30(a)~도 30(b)을 참조하면, 도 30(b)은 평면도이고, 도 30(a)은 도 30(b)이 A-A1 및 B-B1 방향 위에서의 단면도이며, 초기 제2 격리 구조(531)에 대해 그래픽 처리를 수행하여, 제2 격리 구조(53)를 형성한다. 제2 격리 구조(53)는 제2 방향(Y)을 따라 연장되고, 비트 라인 전극 홈(54)을 비트 라인 홈(541)과 전극 홈(542)으로 분할시킨다. 즉, 제2 요홈(5)은 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함한다. 비트 라인 홈(541)은 제1 방향(X)에서 배치되는 복수 개의 서브 비트 라인 홈(5410)을 포함하고, 전극 홈(542)은 제1 방향(X)에서 배치되는 복수 개의 서브 전극 홈(5420)을 포함한다. 서브 전극 홈(5420)과 서브 비트 라인 홈(5410)의 측벽은 모두 밖으로 돌출되는 형태를 나타낸다. 제3 방향(Z) 위에서, 제2 서브 요홈(50)은 서브 전극 홈(5420)과 서브 비트 라인 홈(5410)을 포함한다.
도 31(a)~도 31(b)을 참조하면, 도 31(b)은 평면도이고, 도 31(a)은 도 31(b)이 A-A1 및 B-B1 방향 위에서의 단면도이며, 비트 라인 홈(541)과 전극 홈(542)의 측벽에 초기 제2 격리막(511)을 형성하고; 인접되는 서브 비트 라인 홈(5410)의 경계 부분에 위치하는 초기 제2 격리막(511)은 비트 라인 홈(541)의 내부를 향해 돌출되게 설치되며; 인접되는 서브 전극 홈(5420)의 경계 부분에 위치하는 초기 제2 격리막(511)은 전극 홈(542)의 내부를 향해 돌출되게 설치된다. 즉, 비트 라인 홈(541)과 전극 홈(542)의 측벽이 물결 형태를 구비하므로, 비트 라인 홈(541)과 전극 홈(542)의 측벽에 형성된 초기 제2 격리막(511)도 물결 형태를 구비한다.
예시적으로, 등방성 증착 공정을 채택하여 실리콘 질화막을 형성하여 초기 제2 격리막(511)으로 사용한다.
도 32(a)~도 32(b)를 참조하면, 도 32(b)는 평면도이고, 도 32(a)는 도 32(b)가 A-A1 및 B-B1 방향 위에서의 단면도이며, 베이스(1) 자체를 마스크로 하고, 제1 방향(X)을 따라 인접되는 서브 비트 라인 홈(5410)의 경계 부분에 위치하는 일부 초기 제2 격리막(511) 및 인접되는 서브 전극 홈(5420)의 경계 부분에 위치하는 일부 초기 제2 격리막(511)을 에칭한다. 즉, 이방성 에칭 공정을 채택하여 인접되는 서브 비트 라인 홈(5410)의 경계 부분 및 인접되는 서브 전극 홈(5420)의 경계 부분에 돌출된 초기 제2 격리막(511)을 평평하게 커트한다.
도 33을 참조하면, 등방성 에칭 공정을 채택하여, 인접되는 서브 비트 라인 홈(5410)의 경계 부분에 위치하는 나머지의 초기 제2 격리막(511)을 제거하여, 인접되는 서브 비트 라인 홈(5410)의 경계 부분에 위치하는 베이스(1)를 노출시키고; 인접되는 서브 전극 홈(5420)의 경계 부분에 위치하는 나머지의 초기 제2 격리막(511)을 제거하여, 인접되는 서브 전극 홈(5420)의 경계 부분에 위치하는 베이스(1)를 노출시킨다. 서브 전극 홈(5420)의 측벽 및 서브 비트 라인 홈(5410)의 측벽의 초기 제2 격리막(511)을 제2 격리막(51)으로 사용한다. 즉, 등방성 에칭 공정에서, 인접되는 서브 비트 라인 홈(5410)의 경계 부분 및 인접되는 서브 전극 홈(5420)의 경계 부분의 비교적 얇은 초기 제2 격리막(511)은 더욱 빠르게 제거될 수 있음으로써, 일정한 너비의 베이스(1)를 노출시킨다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 32(b)을 참조할 수 있다.
여기까지, 도 31(a)~도 31(b), 도 32(a)~도 32(b) 및 도 33에 도시된 단계에 기반하여, 서브 비트 라인 홈(5410)의 측벽 및 서브 전극 홈(5420)의 측벽에 위치하는 제2 격리막(51)을 형성할 수 있고, 제2 격리막(51)은 인접되는 서브 비트 라인 홈(5410)의 경계 부분의 베이스(1)를 노출시키며, 인접되는 서브 전극 홈(5420)의 경계 부분의 베이스(1)를 노출시킨다.
도 34(a)~도 34(c)을 참조하면, 도 34(c)은 평면도이고, 도 34(a)은 도 34(c)이 A-A1 방향 위에서의 단면도이며, 도 34(b)은 도 34(c)이 B-B1 방향 위에서의 단면도이다. 전극 홈(542)을 충진하는 제1 마스크층(55)을 형성하고, 제1 마스크층(55)은 비트 라인 홈(541)을 노출시킨다. 예시적으로, 전극 홈(542)과 비트 라인 홈(541) 내에 포토레지스트를 충진하여 초기 제1 마스크층으로 사용하고, 초기 제1 마스크층에 대해 포토리소그래피 처리를 수행하여, 비트 라인 홈(541) 내에 위치하는 초기 제1 마스크층을 제거하며, 나머지의 초기 제1 마스크층을 제1 마스크층(55)으로 사용한다. 일부 제1 마스크층(55)은 또한 베이스(1)의 윗표면에 위치한다.
계속하여 도 34(a)를 참조하면, 인접되는 서브 비트 라인 홈(5410)의 경계 부분에 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 형성한다. 제2 소스 노출층(62)은 또한 게이트 유전층(31)과 서로 접촉한다. 예시적으로, 제2 격리막(51)을 형성한 후, 인접되는 서브 비트 라인 홈(5410)의 경계 부분의 베이스(1)에 대해 플라스마 도핑 처리를 수행하여 제2 소스 노출층(62)을 형성한다. 즉, 제2 격리막(51)은 제2 소스 노출층(62)을 형성하는 마스크로 사용될 수 있고, 제2 소스 노출층(62)의 위치와 크기를 제어하기 위한 것이며, 제1 방향(X) 위에서 인접되는 제2 소스 노출층(62)이 연결이 생성되는 것을 피한다. 제2 소스 노출층(62)의 도핑 이온은 n형 이온일 수 있다.
제2 소스 노출층(62)과 워드 라인(32)은 모두 제1 요홈(2)과 제2 요홈(5) 사이에 위치하고, 제2 소스 노출층(62)과 워드 라인(32)은 대향되어 설치된다.
제3 방향(Z) 위에서 인접되는 제2 소스 노출층(62) 사이에는 제1 격리 구조(41)가 구비된다. 따라서, 제3 방향(Z) 위에서 인접되는 제2 소스 노출층(62) 사이는 서로 이격된 것이다. 제1 방향(X) 위에서 인접되는 제2 소스 노출층(62) 사이에는 제2 격리막(51)이 구비되므로, 제1 방향(X) 위에서 인접되는 제2 소스 노출층(62) 사이도 서로 이격된 것이다.
도 35를 참조하면, 제2 요홈(5)의 내부에 가까운 제2 소스 노출층(62)을 제거하여, 접촉구(52)를 형성한다. 예시적으로, 제1 마스크층(55)과 제2 격리막(51)을 마스크로 하여, 등방성 에칭을 채택하여 제2 격리막(51)에 의해 노출된 일부 제2 소스 노출층(62)을 제거하여, 제2 소스 노출층(62)의 노출되는 면적을 증가시킨다. 이 단계의 반도체 구조의 평면도 및 B-B1 방향 위에서의 단면도에는 변화가 발생하지 않으며, 도 34(c)와 도 34(b)를 참조할 수 있다.
도 36(a)~도 36(c)을 참조하면, 도 36(c)은 평면도이고, 도 36(a)은 도 36(c)이 A-A1 방향 위에서의 단면도이며, 도 36(b)은 도 36(c)이 B-B1 방향 위에서의 단면도이다. 제1 마스크층(55)을 제거하고, 비트 라인 홈(541)을 충진하는 제2 마스크층(56)을 형성하며, 제2 마스크층(56)은 전극 홈(542)을 노출시킨다. 예시적으로, 낡은 포토레지스트를 세척 완료하고, 비트 라인 홈(541)과 전극 홈(542) 내에 새로운 포토레지스트를 충진하여 초기 제2 마스크층으로 사용하며, 초기 제2 마스크층에 대해 포토리소그래피 처리를 수행하여, 전극 홈(542) 내에 위치하는 초기 제2 마스크층을 제거하며, 나머지의 초기 제2 마스크층을 제2 마스크층(56)으로 사용한다. 일부 제2 마스크층(56)은 또한 베이스(1)의 윗표면에 위치한다.
계속하여 도 36(b)을 참조하면, 인접되는 서브 전극 홈(5420)의 경계 부분의 베이스(1)에 대해 헤비 도핑 처리를 수행하여, 헤비 도핑층(71)을 형성한다. 예시적으로, 플라스마 도핑 처리를 채택하여 베이스(1) 내에 p형 도핑 이온을 주입하여 헤비 도핑층(71)으로 사용한다. 즉, 헤비 도핑층(71) 내의 도핑 이온의 타입은 베이스(1) 내의 도핑 이온의 타입과 동일할 수 있다. 이와 같이, 베이스(1) 내의 전하를 위해 빠른 유출 채널을 제공하여, 전하가 베이스(1) 내에서 축적되는 것을 피할 수 있다.
제2 방향(Y) 위에서, 헤비 도핑층(71)의 도핑 깊이는 제2 소스 노출층(62)의 도핑 깊이보다 작다. 즉, 헤비 도핑층(71)의 비교적 작은 도핑 깊이는 제2 소스 노출층(62)이 헤비 도핑층(71)과 서로 접촉하는 것을 피할 수 있고, 헤비 도핑층(71)이 게이트 유전층(31)과 서로 접촉하는 것을 피함으로써, 누전 또는 단락이 발생되는 문제를 피한다.
설명해야 할 것은, 서브 비트 라인 홈(5410)과 서브 전극 홈(5420)의 측벽의 제2 격리막(51)이 동일한 공정 단계에서 형성되므로, 생성 공정이 더욱 간단해진다. 다른 일부 실시예에 있어서, 제2 격리막(51)은 서브 비트 라인 홈(5410)의 측벽에만 형성되고, 서브 전극 홈(5420)의 측벽에 형성되지 않으므로, 전면적인 전극 홈(542)의 측벽을 노출할 수 있음으로써, 전체 전극 홈(542)의 측벽에 헤비 도핑층(71)을 형성할 수 있으므로, 헤비 도핑층(71)과 베이스(1)의 접촉 면적을 증가시킬 수 있음으로써, 베이스(1) 내의 전하의 유출 속도를 향상시킨다.
도 37(a)~도 37(c)을 참조하면, 도 37(c)은 평면도이고, 도 37(a)은 도 37(c)이 A-A1 방향 위에서의 단면도이며, 도 37(b)은 도 37(c)이 B-B1 방향 위에서의 단면도이다. 제2 마스크층(56)을 제거하여, 비트 라인 홈(541)을 노출시킨다.
계속하여 도 37(a)을 참조하면, 비트 라인 홈(541)의 내부를 항하는 제2 소스 노출층(62)의 한 측에 제2 금속 실리사이드층(63)을 형성한다. 제2 금속 실리사이드층(63)은 또한 접촉구(52) 내에 위치한다. 예시적으로, 먼저 접촉구(52) 내에 한 층의 금속층을 증착시키고, 금속층에 대해 어닐링 처리를 수행하여, 금속층이 제2 소스 노출층(62)과 반응이 발생되도록 함으로써 제2 금속 실리사이드층(63)을 생성한다.
설명해야 할 것은, 접촉구(52)는 제2 금속 실리사이드층(63)과 제2 소스 노출층(62)의 접촉 면적을 증가시킬 수 있음으로써, 접촉 저항을 줄인다. 일부 실시예에 있어서, 제2 금속 실리사이드층(63)은 접촉구(52)의 내벽에만 유착될 수 있고, 접촉구(52)를 충만하지 않으며, 즉, 향후 형성되는 비트 라인(64)은 또한 접촉구(52)에 충진됨으로써, 비트 라인(64)의 충진 공간을 증가함에 있어서 유리하고, 비트 라인(64)과 제2 금속 실리사이드층(63)의 접촉 면적을 증가한다. 다른 일부 실시예에 있어서, 제2 금속 실리사이드층(63)도 접촉구(52)를 충만할 수 있다.
도 37(b)을 참조하면, 전극 홈(542)의 내부를 향하는 헤비 도핑층(71)의 한 측에 제1 금속 실리사이드층(72)을 형성한다. 예시적으로, 헤비 도핑층(71)의 측벽에 금속층을 형성하여, 고온 어닐링 처리를 수행하여 금속층이 헤비 도핑층(71)과 반응을 수행하도록 함으로써, 제1 금속 실리사이드층(72)을 생성한다.
일부 실시예에 있어서, 제1 금속 실리사이드층(72)과 제2 금속 실리사이드층(63)을 동시에 형성할 수 있음으로써, 생성 공정을 간략화하고, 생성 비용을 줄인다. 제1 금속 실리사이드층(72)은 헤비 도핑층(71)과 향후 형성되는 전도층(73) 사이에 위치할 수 있음으로써, 향후 형성되는 전도층(73)과 헤비 도핑층(71)의 접촉 저항을 감소시키고; 제2 금속 실리사이드층(63)은 향후 형성되는 비트 라인(64)과 제2 소스 노출층(62) 사이에 위치할 수 있음으로써, 형성되는 비트 라인(64)과 제2 소스 노출층(62)의 접촉 저항을 감소시킴으로써, 반도체 구조의 전기적 성능을 향상시킨다. 다른 일부 실시예에 있어서, 제1 금속 실리사이드층(72)과 제2 금속 실리사이드층(63)을 형성하지 않을 수도 있다.
도 38(a)~도 38(c)을 참조하면, 도 38(c)은 평면도이고, 도 38(a)은 도 38(c)이 A-A1 방향 위에서의 단면도이며, 도 38(b)은 도 38(c)이 B-B1 방향 위에서의 단면도이다. 비트 라인 홈(541)을 충진하는 비트 라인(64)을 형성하고, 비트 라인(64)과 제2 금속 실리사이드층(63)은 서로 연결되며, 비트 라인(64)과 제2 소스 노출층(62)은 전기적으로 연결된다. 전극 홈(542)을 충진하는 전도층(73)을 형성하고, 전도층(73)은 헤비 도핑층(71)과 전기적으로 연결된다.
예시적으로, 비트 라인 홈(541)과 전극 홈(542)에 텅스텐과 질화 티타늄 등 금속 재료층을 동시에 증착시키고, 비트 라인 홈(541)에 위치하는 금속 재료층을 비트 라인(64)으로 사용하며, 전극 홈(542)에 위치하는 금속 재료층을 전도층(73)으로 사용한다. 비트 라인(64)과 전도층(73)이 동일한 공정 단계에서 형성될 수 있으므로, 생성 공정이 더욱 간단해진다. 금속 재료층을 증착시킨 후, 금속 재료층에 대해 연마 마모를 수행할 수 있다.
도 38(a)~도 38(c)로부터 알 수 있다시피, 비트 라인(64)은 제1 방향(X)을 따라 연장되고, 각 비트 라인(64)은 제1 방향(X) 위에서 복수 개의 제2 소스 노출층(62)과 전기적으로 연결된다. 제3 방향(Z) 위에서 인접되는 두 개의 비트 라인(64) 사이에는 제1 격리 구조(41)와 제2 격리 구조(53)가 구비된다. 전도층(73)은 제1 방향(X)을 따라 연장되고, 제3 방향(Z) 위에서 인접되는 두 개의 전도층(73) 사이에는 제1 격리 구조(41)와 제2 격리 구조(53)가 구비된다. 즉, 비트 라인(64)은 전도층(73)과 평행될 수 있고, 양자는 제3 방향(Z) 위에서 번갈아 설치된다.
여기까지, 도 36(a)~도 36(c), 도 37(a)~도 37(c)와 도 38(a)~도 38(c)에 도시된 단계에 기반하여, 전극 홈(542) 내에 전극층(7)을 형성할 수 있고, 전극층(7)과 베이스(1)는 전기적으로 연결된다. 전극층(7)은 제1 금속 실리사이드층(72), 전도층(73)과 헤비 도핑층(71)을 포함한다. 다른 일부 실시예에 있어서, 전극층(7)은 전도층(73)과 헤비 도핑층(71)을 포함할 수 있고, 또는 전극층(7)은 전도층(73)으로만 구성될 수 있다.
도 39(a)~도 39(c)를 참조하면, 도 39(c)는 평면도이고, 도 39(a)는 도 39(c)가 A-A1 방향 위에서의 단면도이며, 도 39(b)는 도 39(c)가 B-B1 방향 위에서의 단면도이다. 일부 비트 라인(64)과 일부 전도층(73)을 에치 백하여, 제3 격리막(57)을 형성하여 비트 라인 홈(541)과 전극 홈(542)의 꼭대기 부분을 블로킹한다. 제3 격리막(57)은 비트 라인(64)과 전도층(73)에 대해 보호 작용을 할 수 있음으로써, 비트 라인과 전도층이 오염되거나 산화되는 것을 피한다.
도 40(a)~도 40(b)을 참조하면, 도 40(b)은 평면도이고, 도 40(a)은 도 40 (b)이 A-A1 방향 위에서의 단면도이다. 희생층(22) 및 제1 서브 요홈(20)의 측벽에 위치하는 제1 격리막(21)을 제거함으로써, 제1 서브 요홈(20)의 측벽을 노출시킨다. 예시적으로, 습식 에칭 공정을 채택하여 희생층(22)과 제1 격리막(21)을 제거한다.
도 41(a)~도 41(b)을 참조하면, 제1 서브 요홈(20)의 측벽에 제1 소스 노출층(61)을 형성한다. 이 단계의 반도체 구조의 평면도는 변화가 발생하지 않으며, 도 40(b)을 참조할 수 있다. 도 41(a)은 도 40(b)이 A-A1 방향 위에서의 단면도이고, 도 41(b)은 도 40(b)이 B-B1 방향 위에서의 단면도이다. 제1 소스 노출층(61)은 또한 게이트 유전층(31)과 서로 접촉한다. 또한, 제3 방향(Z) 위에서 인접되는 제1 소스 노출층(61) 사이에는 제1 격리 구조(41)가 구비되어, 인접되는 제1 소스 노출층(61) 사이에 서로 간섭이 발생되는 것을 피한다. 또한, 제1 방향(X) 위에서 인접되는 제1 소스 노출층(61) 사이에는 또한 절연층(33)이 구비된다.
구체적으로, 제1 서브 요홈(20)의 측벽에 대해 도핑 처리를 수행하여, 제1 소스 노출층(61)을 형성한다. 예시적으로, 플라스마 도핑 공정을 채택하여 제1 요홈(2) 내에 노출된 베이스(1)에 n형 도핑 이온을 주입한다.
도 42(a)~도 42(b)를 참조하면, 도 42(b)는 평면도이고, 도 42(a)는 도 42(b)가 A-A1 방향 위에서의 단면도이다. 제1 요홈(2)의 측벽에 유전층(81)을 형성하고, 유전층(81)은 또한 제1 소스 노출층(61)을 커버한다.
계속하여 도 42(a)~도 42(b)를 참조하면, 제1 요홈(2) 내에 이격되어 설치된 복수 개의 캐패시터 플레이트(82)를 형성하고, 캐패시터 플레이트(82)는 또한 유전층(81)을 커버하며; 복수 개의 캐패시터 플레이트(82)는 제3 방향(Z) 위에서 배열되고 제1 방향(X) 위에서 연장된다. 제3 방향(Z) 위에서 인접되어 배치되는 캐패시터 플레이트(82)는 제1 격리 구조(41)에 의해 이격된다.
도 43(a)~도 43(d)을 참조하면, 도 43(d)은 평면도이고, 도 43(a)은 도 43(d)이 A-A1 방향 위에서의 단면도이며, 도 43(b)은 도 43(d)이 B-B1 방향 위에서의 단면도이고, 도 43(c)은 도 43(d)이 C-C1 방향 위에서의 단면도이다. 일부 캐패시터 플레이트(82)를 에치 백하고, 제4 격리막(23)을 증착시켜 제1 요홈(2)의 꼭대기 부분을 블로킹한다.
여기까지, 도 1(a)~도 13 및 도 28(a)~도 43(c)에 도시된 단계에 기반하여, 3D DRAM의 앞단 제조를 완료할 수 있다. 주의해야 할 것은, 전술한 순서에 따라 각 공정의 단계를 수행하면 반도체 구조에 대한 오염을 감소하고, 불순물 잔류를 감소함에 있어서 유리하다. 다른 일부 실시예에 있어서, 각 공정의 단계의 순서에 대해 조절을 수행할 수도 있다. 예를 들어, 먼저 제2 요홈(5)을 형성하고, 제2 요홈(5)을 비트 라인 홈(541)과 전극 홈(542)으로 분할하며, 다음, 물결 형태의 비트 라인 홈(541)에 기반하여 제2 소스 노출층(62), 제2 금속 실리사이드층(63) 및 비트 라인(64) 등 구조를 형성하고, 전극 홈(542) 내에 전극층(7)을 형성하며; 다음, 제1 요홈(2)을 형성하고, 물결 형태의 제1 요홈(2)에 기반하여 워드 라인(32), 유전층(81), 캐패시터 플레이트(82) 등 구조를 형성한다. 또 예를 들어, 먼저 제1 요홈(2), 워드 라인(32), 제1 소스 노출층(61), 유전층(81)과 캐패시터 플레이트(82) 등 구조를 형성하고, 다음 제2 요홈(5), 제2 소스 노출층(62)과 비트 라인(64) 등 구조를 형성한다.
상기를 종합하면, 본 실시예의 제조 방법의 전의 일 실시예의 제조 방법의 기초위에, 베이스(1)와 전기적으로 연결되는 전극층(7)을 형성하고, 전극층(7)은 퍼리퍼럴 영역 중의 전원과 서로 연결할 수 있다. 이에 따라, 전하가 베이스(1) 내에 축적되는 것을 피할 수 있음으로써, 플로팅 바디 효과를 피함으로써, 반도체 구조의 성능을 향상시킨다. 또한, 전극층(7)은 헤비 도핑층(71)과 제1 금속 실리사이드층(72)을 포함할 수 있으며, 전하가 빠르게 유출되도록 가이드한다.
본 출원의 또 일 실시예는 반도체 구조를 제공하고, 이 반도체 구조는 앞의 두 개의 실시예에서 설명한 반도체 구조의 제조 방법을 채택하여 제조를 수행할 수 있고, 이 반도체 구조와 관련된 상세한 설명은 전술한 상세한 설명을 참조할 수 있으며, 여기서 더 이상 반복하지 않는다. 아래에 도면을 결합하여 반도체 구조에 대해 설명한다.
예 1에 있어서, 도 27(a)~도 27(b)에 도시된 바와 같이, 반도체 구조는, 베이스(1)를 포함하고, 베이스(1) 내에는 제1 요홈(2)과 제2 요홈(5)이 구비되며, 양자의 깊이 방향은 모두 제1 방향(X)이고; 제1 요홈(2)은 제1 방향(X)에서 배치되는 복수 개의 제1 서브 요홈(20)을 포함하며, 제2 요홈(5)은 제1 방향(X)에서 배치되는 복수 개의 제2 서브 요홈(50)을 포함하고, 제1 서브 요홈(20)과 제2 서브 요홈(50)의 측벽은 모두 밖으로 돌출되는 형태를 나타내며; 인접되는 제1 서브 요홈(20)의 경계 부분은 제1 요홈(2)을 등지며 돌출되는 워드 라인(32)을 구비하고; 제1 서브 요홈(20)의 측벽은 제1 소스 노출층(61)을 구비하며; 인접되는 제2 서브 요홈(50)의 경계 부분은 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 구비하고; 제2 소스 노출층(62)과 워드 라인(32)은 모두 제1 요홈(2)과 제2 요홈(5) 사이에 위치하며, 제2 소스 노출층(62)은 워드 라인(32)과 대향되어 설치된다.
아래에 반도체 구조에 대해 구체적으로 설명한다.
먼저 설명해야 할 것은, 반도체 구조 내에는 제1 방향(X), 제2 방향(Y)와 제3 방향(Z)이 구비되고, 이 세 개의 방향은 상이하다. 예시적으로, 제1 방향(X)은 제2 방향(Y)과 제3 방향(Z)에 수직되고, 제2 방향(Y)은 제3 방향(Z)과 수직된다. 일부 실시예에 있어서, 반도체 구조는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있다. 반도체 구조는, 게이트 유전층(31)을 더 포함하고, 게이트 유전층(31)은 제1 요홈(2)의 내부와 멀리 떨어진 워드 라인(32)의 측면을 커버하며, 게이트 유전층(31)은 또한 제1 소스 노출층(61) 및 제2 소스 노출층(62)과 서로 접촉한다. 즉, 제1 소스 노출층(61), 제2 소스 노출층(62), 워드 라인(32)과 게이트 유전층(31)은 트랜지스터(T)(도 44(a)를 참조)를 구성하기 위한 것일 수 있다.
반도체 구조는, 제1 요홈(2)을 충진하는 복수 개의 캐패시터 플레이트(82)를 더 포함하고; 복수 개의 캐패시터 플레이트(82)는 제3 방향(Z) 위에서 이격되어 배치되며 제1 방향(X)을 따라 연장되고, 캐패시터 플레이트(82)는 또한 제1 요홈(2) 내에 충진된다. 반도체 구조는, 제1 요홈(2)의 측벽에 위치하는 유전층(81)을 더 포함하고, 예를 들어, 유전층(81)은 제1 요홈(2)의 대향되는 두 개의 측벽에 위치하며, 유전층(81)은 또한 제1 소스 노출층(61)과 캐패시터 플레이트(82) 사이에 위치한다. 즉, 제1 소스 노출층(61), 유전층(81)과 캐패시터 플레이트(82)는 캐패시터를 구성한다. 캐패시터는 트랜지스터(T)와 기본적인 저장 유닛을 구성할 수 있다.
도 44(a)를 참조하면, 도 44(a)는 도 27(a)의 국부 확대도를 도시한다. 워드 라인(32)에 온 전압을 제공할 때, 두 개의 채널을 형성할 수 있고, 즉, 워드 라인(32)의 상 하 양측의 제1 소스 노출층(61)과 제2 소스 노출층(62) 사이에는 모두 전류가 유동한다. 트랜지스터(T)에서 도통될 때, 캐패시터는 전하를 저장하거나 전하를 방출할 수 있다.
계속하여 도 27(b)을 참조하면, 제1 요홈(2)과 제2 요홈(5)은 제2 방향(Y) 위에서 배열되고, 양자는 모두 제3 방향(Z)에서 연장된다. 일부 실시예에 있어서, 제1 요홈(2)은 복수 개이고, 제2 요홈(5)도 복수 개이며, 제1 요홈(2)과 제2 요홈(5)은 제2 방향(Y) 위에서 번갈아 배치됨으로써, 트랜지스터(T)와 캐패시터의 개수를 증가시킴에 있어서 유리함으로써, 저장 용량을 향상시킨다.
일부 실시예에 있어서, 도 27(a)~도 27(b)을 참조하면, 복수 개의 제1 소스 노출층(61)은 제3 방향(Z) 위에서 이격되어 배열되고; 복수 개의 제2 소스 노출층(62)은 제3 방향(Z) 위에서 이격되어 배열되며; 워드 라인(32)은 제3 방향(Z)을 따라 연장된다. 즉, 복수 개의 트랜지스터는 제3 방향(Z) 위에서 배열될 수 있고, 워드 라인(32)은 제3 방향(Z) 위에서 배열되는 복수 개의 트랜지스터의 그리드로 사용될 수 있다. 또한, 제1 소스 노출층(61)과 제2 소스 노출층(62)은 모두 제3 방향(Z) 위에서 연장될 수 있고, 즉, 양자는 제3 방향(Z) 위에서 모두 기둥 형태 구조일 수 있다.
계속하여 도 27(a)~도 27(b)을 참조하면, 반도체 구조는 제2 요홈(5)을 충진하는 복수 개의 비트 라인(64)을 더 포함하고, 복수 개의 비트 라인(64)은 제3 방향(Z) 위에서 이격되어 배치되며 제1 방향(X)을 따라 연장되고; 비트 라인(64)은 제2 소스 노출층(62)과 전기적으로 연결된다. 즉, 비트 라인(64)은 제1 방향(X)에 배치되는 복수 개의 제2 소스 노출층(62)과 전기적으로 연결된다. 비트 라인(64)은 퍼리퍼럴 회로와 전기적으로 연결되고, 비트 라인(64)은 저장 유닛의 저장 데이터를 판독하고 또는 저장 유닛에 데이터를 기입하기 위한 것이다.
또한, 반도체 구조는 제1 격리 구조(41)를 더 포함하며, 복수 개의 제1 격리 구조(41)는 제2 방향(Y)을 따라 연장되고 제3 방향(Z) 위에서 배치되며; 제1 격리 구조(41)는 제1 요홈(2)과 제2 요홈(5)을 가로 걸친다. 즉, 제1 격리 구조(41)는 제3 방향(Z) 위에서 배열되는 복수 개의 트랜지스터를 격리하기 위한 것이지만, 워드 라인(32)을 절단하지 않는다. 구체적으로, 제3 방향(Z) 위에서 인접되어 배치되는 제1 소스 노출층(61)은 제1 격리 구조(41)에 의해 이격되고, 제3 방향(Z) 위에서 인접되어 배치되는 제2 소스 노출층(62)은 제1 격리 구조(41)에 의해 이격된다. 즉, 제3 방향(Z) 위에서 인접되는 제1 소스 노출층(61) 사이에는 제1 격리 구조(41)가 구비되고, 제3 방향(Z) 위에서 인접되는 제2 소스 노출층(62) 사이에는 제1 격리 구조(41)가 구비된다. 또한, 제1 격리 구조(41)는 제3 방향(Z) 위에서 인접되는 비트 라인(64) 및 제3 방향(Z) 위에서 인접되는 캐패시터 플레이트(72)를 격리하기 위한 것이다.
주의해야 할 것은, 예 1에 있어서, 인접되는 제1 격리 구조(41) 사이의 제2 요홈(5)에서 연속 상태를 나타낸다. 따라서, 비트 라인(64)은 또한 제3 방향(Z)에서 대향되는 양측에서 제1 격리 구조(41)와 서로 접촉되고, 제2 소스 노출층(62)은 또한 상기 제3 방향(Z)에서 대향되는 양측에서 제1 격리 구조(41)와 서로 접촉된다.
예 2에 있어서, 도 43(a)~도 43(d) 및 도 44(a)~도 44(c)를 참조한다. 도 44(a)는 도 43(a)의 국부 확대도이고, 도 44(b)는 도 43(b)의 국부 확대도이며, 도 44(c)는 반도체 구조의 국부 단면 확대도이고, 상기 단면도는 제1 방향(X)에 수직된다. 반도체 구조는, 베이스(1)를 포함하고, 베이스(1) 내에는 제1 요홈(2)과 제2 요홈(5)이 구비되며, 양자의 깊이 방향은 모두 제1 방향(X)이고, 양자의 배치 방향은 제2 방향(Y)이며, 양자의 연장 방향은 모두 제3 방향(Z)이고; 제2 요홈(5)은 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함하며; 제1 요홈(2)은 제1 방향(X)에 배치되는 복수 개의 제1 서브 요홈(20)을 포함하고, 비트 라인 홈(541)은 제1 방향(X)에 배치되는 복수 개의 서브 비트 라인 홈(5410)을 포함하며; 인접되는 제1 서브 요홈(20)의 경계 부분에는 제1 요홈(2)을 등지며 돌출되는 워드 라인(32)이 구비되고; 제1 서브 요홈(20)의 측벽에는 제1 소스 노출층(61)이 구비되며; 인접되는 서브 비트 라인 홈(5410)의 경계 부분에는 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)이 구비되고; 전극 홈(542) 내에는 전극층(7)이 구비되며, 전극층(7)과 베이스(1)는 전기적 연결으로 연결된다.
이로부터 알 수 있다시피, 예 1에서 도시하는 반도체 구조와 예 2에서 도시하는 반도체 구조는 대체적으로 동일하고, 주요한 구별은, 양자의 제2 요홈(5) 및 그 내부의 구조가 상이한 점에 있다. 양자의 제1 요홈(2) 및 그 내부의 구조는 동일할 수 있고, 예를 들어, 양자의 워드 라인(32), 게이트 유전층(31), 절연층(33), 제1 소스 노출층(61), 캐패시터 플레이트(82), 유전층(81) 등 구조는 동일할 수 있다. 양자의 동일하거나 유사한 부분은 예 1의 상세한 설명을 참조할 수 있고, 아래에 도면을 결합하여 양자의 구별에 대해 상세하게 설명한다.
도 43(b)을 참조하면, 전극 홈(542)은 제1 방향(X)에 배치되는 복수 개의 서브 전극 홈(5420)을 포함하고, 서브 전극 홈(5420)은 밖으로 돌출되는 형태를 나타낸다. 도 43(b)과 도 44(b)를 참조하면, 전극층(7)은 전기적으로 연결되는 헤비 도핑층(71)과 전도층(73)을 포함하고, 헤비 도핑층(71)은 인접되는 서브 전극 홈(5420)의 경계 부분의 베이스(1) 내에 적어도 위치하며, 전도층(73)은 전극 홈(542) 내에 충진된다. 다른 일부 실시예에 있어서, 헤비 도핑층(71)은 또한 전극 홈(542)의 전체 측벽을 커버할 수 있다. 또한, 전극층(7)은 제1 금속 실리사이드층(72)을 포함할 수 있고, 제1 금속 실리사이드층(72)은 전도층(73)과 헤비 도핑층(71) 사이에 위치한다.
일부 실시예에 있어서, 반도체 구조는 제2 방향(Y)을 따라 연장되는 제2 격리 구조(53)를 더 포함한다. 제1 격리 구조(41)는 제2 요홈(5)을 제3 방향(Z)에서 배열되는 복수 개의 비트 라인 전극 홈(54)으로 분할시키고, 제2 격리 구조(53)는 비트 라인 전극 홈(54)을 비트 라인 홈(541)과 전극 홈(542)으로 분할시킨다. 따라서, 비트 라인(64)과 전극층(7) 사이의 격리를 구현할 수 있다.
예 2에 있어서, 반도체 구조가 베이스(1)와 전기적으로 연결되는 전극층(7)을 더 포함함으로써, 플로팅 바디 효과를 피할 수 있다. 전극층(7)은 비트 라인(64)과 평행되어 설치되고, 양자는 제3 방향(Z) 위에서 번갈아 배열되며, 제2 격리 구조(53)에 의해 이격된다.
예 1과 예 2를 비교하면 알 수 있다시피, 예 1에서의 인접되는 제1 격리 구조(41) 사이의 제2 요홈(5)은 연속 상태를 나타내고, 예 2에서의 인접되는 제1 격리 구조(41) 사이의 제2 요홈(5)은 제2 격리 구조(53)에 의해 절단된다. 따라서, 예 1에서 비트 라인(64)이 제3 방향(Z) 위에서의 길이는 제1 소스 노출층(62)이 제3 방향(Z) 위에서의 길이와 같고, 인접되는 제1 격리 구조(41) 사이의 거리와 같다. 예 2에서의 비트 라인(64)이 제3 방향(Z) 위에서의 길이는 제1 소스 노출층(61)이 제3 방향(Z) 위에서의 길이보다 작고, 또한 인접되는 제1 격리 구조(41) 사이의 거리보다 작다.
예 3에 있어서, 도 43(a)~도 44(c) 및 도 45-도 52를 참조하면, 반도체 구조는 어레이 영역(AR)과 퍼리퍼럴 영역(P)을 포함하고, 어레이 영역(AR)의 베이스(1) 내에는 트랜지스터 그룹(T0)이 구비되며, 트랜지스터 그룹(T0)은 제1 방향(X)에서 배열되는 복수 층의 트랜지스터(T)를 포함하고; 트랜지스터(T)는 워드 라인(32), 제2 소스 노출층(62) 및 두 개의 제1 소스 노출층(61)을 포함하며, 워드 라인(32)과 제2 소스 노출층(62)은 제2 방향(Y)에서 배치되고, 두 개의 제1 소스 노출층(61)은 제1 방향(X) 위에서 배열되며, 워드 라인(32)의 대향되는 양측에 위치하고; 제1 방향(X) 위에서, 인접되는 두 개의 트랜지스터(T)는 하나의 제1 소스 노출층(61)을 공용하며; 퍼리퍼럴 영역(P) 내에는 서브 워드 라인 드라이버(SWD)가 구비되고, 워드 라인(32)과 서브 워드 라인 드라이버(SWD)는 전기적으로 연결되며, 서브 워드 라인 드라이버(SWD)는 제1 방향(X) 위에서 인접되는 두 개의 워드 라인(32)을 위해 동시에 온 시그널을 제공하지 않는다.
즉, 예 1과 예 2에서는 반도체 구조의 어레이 영역(AR)을 도시하고, 예 3은 예 1과 예 2의 기초위에, 또한 반도체 구조의 퍼리퍼럴 영역(P) 및 퍼리퍼럴 영역(P)와 어레이 영역(AR) 사이의 각 구조의 연결 관계를 도시한다. 아래에 도면을 결합하여 예 3에 대해 설명한다.
일부 실시예에 있어서, 도 45를 참조하면, 트랜지스터 그룹(T0)(도 43(a)을 참조)은 복수 개이고, 복수 개의 트랜지스터 그룹(T0)은 베이스(1) 내에서 어레이 배치된다. 즉, 복수 개의 트랜지스터 그룹(T0)은 제2 방향(Y) 위에서 배치되고, 복수 개의 트랜지스터 그룹(T0)은 또한 제3 방향(Z) 위에서 배치된다. 다시 말해서, 제3 방향(Z)에서 배열된 복수 개의 트랜지스터 그룹(T0)은 트랜지스터 유닛(T1)을 구성하고, 복수 개의 트랜지스터 유닛(T1)은 제2 방향(Y) 위에서 배열된다. 이와 같이, 트랜지스터 그룹(T0)의 개수를 증가할 수 있음으로써, 반도체 구조의 저장 용량을 향상시킨다. 설명해야 할 것은, 도 43(d)에서의 점선 프레임은 하나의 트랜지스터 유닛(T1)의 베이스(1) 위에서의 직교 투영되는 위치를 도시한다.
도 43(a)~도 44(c)를 참조하면, 워드 라인(32)은 제3 방향(Z)을 따라 연장되고, 하나의 워드 라인(32)은 트랜지스터 유닛(T1)의 동일한 층의 복수 개의 트랜지스터(T)에 의해 공용된다. 일부 실시예에 있어서, 워드 라인(32)은 베이스(1) 내에서 어레이 배치되고, 즉, 복수 개의 워드 라인(32)은 제1 방향(X) 위에서 배치되며, 복수 개의 워드 라인(32)은 또한 제2 방향(Y) 위에서 배치된다. 또한, 비트 라인(64)은 제2 요홈(5) 내에 충진되고, 각 비트 라인(64)은 동일한 트랜지스터 그룹(T0)의 복수 개의 제2 소스 노출층(62)을 연결한다.
도 45를 참조하면, 도 45는 반도체 구조의 후단 제조 과정 중의 하나의 평면도이고, 보다 직관적이기 위해, 도 45는 다만 부분 구조를 도시한다. 전단 제조 과정을 완료한 후, 캐패시터 플레이트(82)의 윗표면에 캐패시터 플러그(83)를 형성하고, 비트 라인(64)의 윗표면에 비트 라인 접촉층(BLC)을 형성하며, 전극층(7)의 윗표면에 전극 접촉층(74)을 형성한다. 캐패시터 플러그(83), 비트 라인 접촉층(BLC) 및 전극 접촉층(74)은 모두 제1 방향(X) 위에서 연장될 수 있다. 도 45 중 점선 프레임은 하나의 트랜지스터 그룹(T1)의 베이스(1) 위에서의 직교 투영되는 위치를 도시한다. 아래에 어레이 영역(AR)과 퍼리퍼럴 영역(P)의 연결 구조 및 연결 관계에 대해 자세하게 설명한다.
도 46을 참조하면, 퍼리퍼럴 영역(P) 내에는 서브 워드 라인 드라이버(SWD)가 구비되고, 서브 워드 라인 드라이버(SWD)와 워드 라인(32)은 전기적으로 연결되며, 워드 라인(32)에 온 시그널 또는 오프 시그널을 제공하기 위한 것이다. 서브 워드 라인 드라이버(SWD)와 워드 라인(32) 사이의 연결 관계는 아래와 같다.
도 46-도 47을 참조하면, 서브 워드 라인 드라이버(SWD)와 워드 라인(32)은 리드 라인 기둥(36)을 통해 전기적으로 연결된다. 구체적으로, 어레이 영역(AR)은 저장 영역(AR1)과 단차 영역(AR2)을 포함하고, 단차 영역(AR2)과 저장 영역(AR1)은 제3 방향(Z) 위에서 배치된다. 워드 라인(32)은 저장 영역(AR1)으로부터 단차 영역(AR2) 내에까지 연장되고, 베이스(1)의 윗표면이 베이스(1)의 밑표면을 가리키는 방향 위에서, 복수 개의 워드 라인(32)의 길이는 순차적으로 증가하며, 즉, 밑층으로 갈수록 워드 라인(32)이 더 길다. 단차 영역(AR2)내에는 제1 방향(X)에서 연장되는 복수 개의 리드 라인 기둥(36)이 구비되고, 복수 개의 리드 라인 기둥(36)과 복수 개의 워드 라인(32)은 일일이 대응되어 서로 연결되며, 리드 라인 기둥(36)과 서브 워드 라인 드라이버(SWD)는 전기적으로 연결된다. 즉, 수준 에칭 방식을 통해, 각 층의 워드 라인(32)의 베이스(1) 위에서의 직교 투영이 어긋나도록 하며, 리드 라인 기둥(36)을 통해 커넥트 아웃한다.
일부 실시예에 있어서, 도 46을 참조하면, 단차 영역(AR2)은 두 개이고, 두 개의 단차 영역(AR2)은 제3 방향(Z) 위에서 배치되고 저장 영역(AR1)의 대향되는 양측에 위치한다. 이와 같이, 리드 라인 기둥(36)을 위해 더욱 충족한 공간 위치를 제공할 수 있음으로써, 복수 개의 리드 라인 기둥(36) 사이의 거리를 증가하여, 인접되는 리드 라인 기둥(36) 사이의 기생 캐패시턴스를 줄인다.
일부 실시예에 있어서, 복수 개의 서브 워드 라인 드라이버(SWD)는 어레이 영역(AR)이 제3 방향(Z)에서 배열되는 대향되는 양측에 각각 위치한다. 즉, 복수 개의 서브 워드 라인 드라이버(SWD)는 각각 단차 영역(AR2)과 대향되어 설치되며, 이로써, 서브 워드 라인 드라이버(SWD)와 단차 영역(AR2) 사이의 거리를 감소할 수 있음으로써, 배선 길이를 감소하고, 배선 저항을 줄임에 있어서 유리하다. 또한, 서브 워드 라인 드라이버(SWD)는 베이스(1) 위에서 비교적 큰 면적을 차지해야하지만, 리드 라인 기둥(36)은 단차 영역(AR2)에서 계층 별로 이동 배열되므로, 서브 워드 라인 드라이버(SWD)를 위해 더욱 충족한 공간 위치를 제공함에 있어서 유리하다.
일부 실시예에 있어서, 도 46을 참조하면, 동일한 트랜지스터 유닛(T1)의 복수 개의 워드 라인(32)은 어레이 영역(AR)의 동일한 측으로부터 동일한 단차 영역(AR2) 내에까지 연장될 수 있고, 동일한 트랜지스터 유닛(T1)의 워드 라인(32)과 서로 연결되는 리드 라인 기둥(36)은 어레이 영역(AR)의 동일한 측에 위치한다. 따라서, 동일한 트랜지스터 유닛(T1)과 전기적으로 연결되는 복수 개의 서브 워드 라인 드라이버(SWD)는 어레이 영역(AR)의 동일한 측에 위치할 수 있음으로써, 서브 워드 라인 드라이버(SWD)를 리드 라인 기둥(36)과 전기적으로 연결하기 용이함으로써, 배선 길이를 감소하고, 배선 저항을 줄임에 있어서 유리하다.
또한, 인접되는 트랜지스터 유닛(T1)의 워드 라인(32)은 각각 어레이 영역(AR)의 양측으로부터 두 개의 단차 영역(AR2) 내에까지 연장될 수 있다. 이러한 번갈아 배열되는 방식은 구조의 균일성을 향상함에 있어서 유리하고, 또한 복수 개의 리드 라인 기둥(36) 사이의 거리를 증가시킬 수 있음으로써, 기생 캐패시턴스를 줄인다. 또한, 인접되는 트랜지스터 유닛(T1)과 전기적으로 연결되는 복수 개의 서브 워드 라인 드라이버(SWD)는 어레이 영역(AR)의 상이한 양측에 각각 위치함으로써, 복수 개의 서브 워드 라인 드라이버(SWD)가 퍼리퍼럴 영역(P)에 균일하게 분포되도록 하며, 또한 서브 워드 라인 드라이버(SWD)를 위해 더욱 충족한 공간 위치를 제공하고, 공간 랑비를 감소한다.
설명해야 할 것은, 상하 두개의 트랜지스터(T)가 하나의 제1 소스 노출층(61)을 공용하므로, 읽기 - 쓰기에 오류가 발생하는 것을 방지하기 위해, 상하 인접되는 두 개의 트랜지스터(T)를 동시에 온하지 않을 수 있다. 즉, 서브 워드 라인 드라이버(SWD)은 동시에 제1 방향(X) 위에서 인접되는 두 개의 워드 라인(32)을 위해 온 시그널을 제공하지 않는다.
일부 실시예에 있어서, 트랜지스터(T)는 격리 트랜지스터와 유효 트랜지스터를 포함하고, 격리 트랜지스터와 유효 트랜지스터는 제1 방향(X) 위에서 번갈아 배열된다. 격리 트랜지스터에 노멀리 오프의 전압을 제공하여, 두 개의 유효 트랜지스터를 격리시키도록 한다. 다시 말하면, 두 개의 유효 트랜지스터 사이에 하나의 격리 트랜지스터를 설치함으로써, 유효 트랜지스터 사이의 거리를 증가시키며, 격리 트랜지스터는 노멀리 오프 상태에 위치함으로써, 두 개의 유효 트랜지스터에 대해 격리 작용을 하여, 인접되는 두 개의 유효 트랜지스터 사이의 상호 간섭을 피한다.
일부 실시예에 있어서, 도 46과 도 57을 결합하여 참조하면, 유효 트랜지스터의 워드 라인(32)은 제1 워드 라인(321)이고, 격리 트랜지스터의 워드 라인(32)은 제2 워드 라인(322)이다. 즉, 워드 라인(32)은 제1 방향(X) 위에서 번갈아 배열되는 제1 워드 라인(321)과 제2 워드 라인(322)을 포함하고, 그 중, 복수 개의 제1 워드 라인(321)은 각각 상이한 서브 워드 라인 드라이버(SWD)와 전기적으로 연결되며, 복수 개의 제2 워드 라인(322)은 동일한 노멀리 오프 시그널 소스를 연결한다. 구체적으로, 복수 개의 제1 워드 라인(321)은 각각 제1 와이어(34)와 상이한 서브 워드 라인 드라이버(SWD)와 서로 연결된다. 복수 개의 제2 워드 라인(322)은 제2 와이어(35)를 통해 함께 연결되고, 노멀리 오프 시그널 소스는 제2 와이어(35)를 향해 노멀리 오프 시그널을 가한다. 일부 실시예에 있어서, 제2 와이어(35)는 직접 노멀리 오프 시그널 소스와 서로 연결될 수 있다. 다른 일부 실시예에 있어서, 제2 와이어(35)는 노멀리 오프 시그널을 제공하는 서브 워드 라인 드라이버(SWD)와 서로 연결될 수 있다. 이와 같이, 서브 워드 라인 드라이버(SWD)의 개수를 감소할 수 있음으로써, 반도체 구조의 체적을 감소한다.
설명해야 할 것은, 제1 와이어(34)와 제2 와이어(35)는 대향되는 양측으로부터 리드 라인 기둥(36)과 서로 연결될 수 있음으로써, 교차개 생성되는 것을 피함으로써, 간섭을 줄인다. 예시적으로, 도 46을 참조하면, 제1 와이어(34)는 리드 라인 기둥(36)의 우측과 서로 연결되고, 제2 와이어(35)는 리드 라인 기둥(36)의 좌측과 서로 연결된다.
다른 일부 실시예에 있어서, 상이한 워드 라인(32)도 상이한 서브 워드 라인 드라이버(SWD)와 전기적으로 연결될 수 있으므로, 유효 트랜지스터와 격리 트랜지스터는 서브 워드 라인 드라이버(SWD)에 의해 제공되는 시그널에 따라 상호 핸드오버될 수 있으며, 따라서, 트랜지스터(T)를 더욱 유연하게 이용할 수 있다.
도 48-도 50을 참조하면, 퍼리퍼럴 영역(P)에는 또한 센스 증폭기(SA)가 구비되고, 센스 증폭기(SA)는 비트 라인(64)과 전기적으로 연결하며, 비트 라인(64) 위의 시그널을 검출하기 위한 것이고, 비트 라인(64)의 시그널에 대해 확대를 수행한다. 센스 증폭기(SA)와 비트 라인(64) 사이의 연결 구조 및 연결 관계는 아래와 같다.
도 48을 참조하면, 캐패시터 플러그(83), 비트 라인 접촉층(BLC) 및 전극 접촉층(74)을 형성한 후, 캐패시터 플러그(83)의 윗표면에 제1 접총층(84)을 형성하고, 비트 라인 접촉층(BLC)의 윗표면에 제2 접촉층(BL2)을 형성하며, 전극 접촉층(74)의 윗표면에 제3 접촉층(75)을 형성하는 것을 더 포함한다. 에지 위치의 제1 접촉층(84), 제2 접촉층(BL2) 및 제3 접촉층(75)을 제외하고, 나머지의 어레이 영역(AR) 중간 위치에 위치하는 제1 접촉층(84), 제2 접촉층(BL2) 및 제3 접촉층(75)은 모두 제2 방향(Y)에서 배열되는 인접되는 두 개의 트랜지스터 그룹(T0)에 의해 공유된다. 즉, 캐패시터 플레이트(82)는 그 양측의 트랜지스터 그룹(T0)에 의해 공유되고, 비트 라인(64)은 그 양측의 트랜지스터 그룹(T0)에 의해 공유되며, 전극층(7)은 그 양측의 트랜지스터 그룹(T0)에 의해 공유된다. 이로써, 베이스(1) 면적의 이용 효율을 향상시킴에 있어서 유리하다.
일부 실시예에 있어서, 복수 개의 제1 접촉층(84)과 복수 개의 제3 접촉층(75)은 제2 방향(Y) 위의 동일한 직선 위에 배열되고, 복수 개의 제2 접촉층(BL2)은 다른 제2 방향(Y)의 직선 위에 배열된다. 이러한 배열 방식은 연결선의 향후 설치에 용이할 수 있다.
도 48과 도 49를 결합하여 참조하면, 센스 증폭기(SA)와 비트 라인(64)은 비트 라인 연결 라인(BL1)을 통해 전기적으로 연결될 수 있다.
구체적으로, 복수 개의 비트 라인 연결 라인(BL1)은 제2 방향(Y)에서 연장되고 제3 방향(Z)에서 배열되며; 비트 라인 연결 라인(BL1)은 복수 개의 비트 라인(64)과 전기적으로 연결되고, 즉, 비트 라인 연결 라인(BL1)은 제2 방향(Y)에서 배열되는 하나의 행의 제2 접촉층(BL2)을 연결함으로써, 하나의 항의 비트 라인(64)을 전기적으로 연결시킨다. 비트 라인 연결 라인(BL1)과 워드 라인(32)은 교차되어 설치되며, 양자의 교차점은 하나의 트랜지스터(T)에 대응될 수 있다.
일부 실시예에 있어서, 도 49를 참조하면, 복수 개의 센스 증폭기(SA)는 제2 방향(Y)에서 배열되는 어레이 영역(AR)의 대향되는 양측에 각각 위치한다. 이로써, 센스 증폭기(SA)를 위해 더욱 충족한 공간 위치를 제공할 수 있다. 또한, 비트 라인 연결 라인(BL1)의 단부는 제4 접촉층(BL3)이 아직 없으며, 제4 접촉층(BL3)은 센스 증폭기(SA)와 전기적으로 연결하기 위한 것이다. 복수 개의 센스 증폭기(SA)가 어레이 영역(AR)의 대향되는 양측에 각각 위치할 때, 복수 개의 제4 접촉층(BL3)도 어레이 영역(AR)의 대향되는 두 개의 에지에 각각 위치하며, 이와 같이, 제4 접촉층(BL3) 사이의 간격을 증가함에 있어서 유리함으로써, 제4 접촉층(BL3) 사이의 기생 캐패시턴스를 줄인다. 다른 일부 실시예에 있어서, 복수 개의 센스 증폭기(SA)는 어레이 영역(AR)의 동일한 측에 위치할 수도 있다.
인접되는 비트 라인 연결 라인(BL1)은 어레이 영역(AR)의 상이한 양측의 센스 증폭기(SA)를 각각 연결한다. 따라서, 복수 개의 센스 증폭기(SA)의 배치 방식은 더욱 균일하며, 생성 공정은 더욱 간단하고; 또한, 동일한 측에 위치하는 복수 개의 제4 접촉층(BL3) 사이의 간격은 동일하므로, 기생 캐패시턴스를 균일하게 함에 있어서 유리하다.
도 50을 참조하면, 도 50은 비트 라인 연결 라인(BL1)의 국부 단면도이고, 상기 단면은 제2 방향(Y)에 수직되며, 비트 라인 연결 라인(BL1)의 꼭대기 부분과 측벽은 제5 격리막(65)을 구비하여, 비트 라인 연결 라인(BL1)을 보호하는데 용이하고, 비트 라인 연결 라인(BL1)과 워드 라인(32)을 서로 격리시킨다. 제5 격리층(65)의 재료는 질화 실리콘 또는 산화 실리콘일 수 있다.
퍼리퍼럴 영역(P)에는 또한 바이어스 시그널 소스(도에 도시되지 않음)가 구비되며, 전극층(7)은 바이어스 시그널 소스와 전기적으로 연결되고, 바이어스 시그널 소스는 전극층(7)을 위해 바이어스 시그널을 제공하여, 베이스(1)의 전위를 고정하여, 전하가 베이스(1) 내에 축적되는 것을 피한다. 전극층(7)과 바이어스 시그널 소스의 연결 구조와 연결 관계는 아래와 같다.
도 51을 참조하면, 제2 요홈(5)이 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함하고, 전극 홈(542)이 베이스(1)와 전기적으로 연결되는 전극층(7)을 구비할 경우, 반도체 구조는, 전극 연결 라인(76)을 더 포함하고, 전극 연결 라인(76)은 복수 개의 전극층(7)과 전기적으로 연결되며, 전극 연결 라인(76)과 바이어스 시그널 소스는 연결된다. 일부 실시예에 있어서, 전극 연결 라인(76)은 서로 연결되는 제1 전극 연결 라인(77)과 복수 개의 제2 전극 연결 라인(78)을 포함하고, 그 중, 제1 전극 연결 라인(77)은 제2 방향(Y) 위에서 연장되고, 제2 전극 연결 라인(78)은 제3 방향(Z) 위에서 연장되며; 제2 전극 연결 라인(78)은 복수 개의 전극층(7)과 전기적으로 연결되고, 즉, 제2 전극 연결 라인(78)은 제3 접촉층(75)(도 49를 참조)과 서로 연결됨으로써, 전극층(7)과 전기적으로 연결된다. 상기 연결 방식을 통해, 복수 개의 전극층(7)은 동일한 바이어스 시그널을 획득할 수 있음으로써, 구조를 간략화함에 있어서 유리하다.
다른 일부 실시예에 있어서, 전극층(7)을 설치하지 않는 경우, 전극 연결 라인(76)을 설치할 필요가 없다. 퍼리퍼럴 영역(P) 내에는 또한 용량성 시그널 소스(도에 도시되지 않음)가 구비되고, 캐패시터 플레이트(82)는 용량성 시그널 소스와 전기적으로 연결된다. 용량성 시그널 소스는 캐패시터 플레이트(82)를 위해 캐패시터 시그널을 제공하고, 캐패시터 플레이트(82)와 용량성 시그널 소스의 연결 구조와 연결 관계는 아래와 같다.
도 51을 참조하면, 반도체 구조는, 플레이트 연결 라인(85)을 더 포함하고, 플레이트 연결 라인(85)은 복수 개의 캐패시터 플레이트(82)와 전기적으로 연결되며, 플레이트 연결 라인(85)은 용량성 시그널 소스와 전기적으로 연결된다. 일부 실시예에 있어서, 플레이트 연결 라인(85)은 서로 연결되는 제1 플레이트 연결 라인(86)과 복수 개의 제2 플레이트 연결 라인(87)을 포함하고, 그 중, 제1 플레이트 연결 라인(86)은 제2 방향(Y) 위에서 연장되고, 제2 플레이트 연결 라인(87)은 제3 방향(Z) 위에서 연장되며; 제2 플레이트 연결 라인(87)은 복수 개의 캐패시터 플레이트(82)와 전기적으로 연결된다. 상기 연결 방식을 통해, 복수 개의 캐패시터 플레이트(82)는 동일한 캐패시터 시그널을 획득할 수 있음으로써, 구조를 간략화함에 있어서 유리하다. 예시적으로, 캐패시터 시그널은 접지 전압일 수 있다.
일부 실시예에 있어서, 제1 플레이트 연결 라인(86)과 제1 전극 연결 라인(77)은 어레이 영역(AR)의 대향되는 양측에 각각 위치하고; 제2 플레이트 연결 라인(87)은 제2 전극 연결 라인(78)과 제2 방향(Y) 위에서 번갈아 배열된다. 이와 같이, 플레이트 연결 라인(85)과 전극 연결 라인(76)의 배열 방식이 더욱 간단하고, 양자 사이에 교차 관계가 생성되는 것을 피할 수 있음으로써, 시그널 간섭을 줄임에 있어서 유리하다. 이러한 배열 방식은 또한 플레이트 연결 라인(85)과 전극 연결 라인(76)의 길이를 축소시킴에 있어서 유리하다. 또한, 플레이트 연결 라인(85)과 전극 연결 라인(76)은 동일한 층에 설치할 수 있고, 즉, 양자는 동일한 공정의 단계를 통해 형성될 수 있음으로써, 생성 비용을 줄임에 있어서 유리하다. 또한, 플레이트 연결 라인(85)과 전극 연결 라인(76) 사이에 제3 격리 구조(79)를 설치할 수 있고, 제3 격리 구조(79)의 재료는 질화 실리콘일 수 있다.
도 52를 참조하면, 도 52는 완전한 반도체 구조를 도시하고, 상기를 종합하면, 본 출원의 실시예에서 제공하는 반도체 구조는 3D 적층된 트랜지스터(T)와 캐패시터를 구비하고, 트랜지스터(T)와 캐패시터는 저장 유닛을 구성한다. 제1 방향(X)에서, 인접되는 저장 유닛을 동시에 온하지 않는 방식을 통해, 인접되는 저장 유닛의 간섭을 피할 수 있다. 즉, 워드 라인(32)은 제1 방향(X) 위에서 번갈아 설치되는 제1 워드 라인(321)과 제2 워드 라인(322)을 포함하고, 복수 개의 제1 워드 라인(321)은 상이한 서브 워드 라인 드라이버(SWD)를 연결할 수 있으며, 제2 워드 라인(322) 위의 시그널은 노멀리 오프 시그널일 수 있다. 제3 방향(Z)에서, 인접되는 저장 유닛은 제1 격리 구조(41)에 의해 이격된다. 또한, 비트 라인(64)은 하나의 비트 라인 연결 라인(BL1)을 통해 전기적으로 함께 연결되고, 센스 증폭기(SA)까지 연결된다. 모든 전극층(7)은 전기적으로 함께 연결될 수 있고, 모든 캐패시터 플레이트(82)는 전기적 함께 연결될 수 있다. 전술한 배치 방식은 시그널 간섭을 줄임에 있어서 유리하고, 공간 랑비를 피함으로써, 반도체 구조의 성능을 향상함에 있어서 유리하다.

Claims (37)

  1. 반도체 구조의 제조 방법으로서,
    베이스(1)를 제공하고, 상기 베이스(1) 내에 제1 요홈(2)과 제2 요홈(5)을 형성하는 단계 - 제1 요홈(2)과 제2 요홈(5)의 깊이 방향은 모두 제1 방향(X)이고, 상기 제1 요홈(2)은 상기 제1 방향(X)에서 배치되는 복수 개의 제1 서브 요홈(20)을 포함하며, 상기 제2 요홈(5)은 상기 제1 방향(X)에서 배치되는 복수 개의 제2 서브 요홈(50)을 포함하고, 상기 제1 서브 요홈(20)과 상기 제2 서브 요홈(50)의 측벽은 모두 밖으로 돌출되는 형태를 나타냄 - ;
    인접되는 상기 제1 서브 요홈(20)의 경계 부분에 상기 제1 요홈(2)을 등지며 돌출되는 워드 라인(32)을 형성하는 단계;
    상기 제1 서브 요홈(20)의 측벽에 제1 소스 노출층(61)을 형성하는 단계; 및
    인접되는 상기 제2 서브 요홈(50)의 경계 부분에 상기 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 형성하는 단계 - 상기 제2 소스 노출층(62)과 상기 워드 라인(32)은 모두 상기 제1 요홈(2)과 상기 제2 요홈(5) 사이에 위치하고, 상기 제2 소스 노출층(62)과 상기 워드 라인(32)은 대향되어 설치됨 - 를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 워드 라인(32)을 형성하기 전, 상기 반도체 구조의 제조 방법은,
    인접되는 상기 제1 서브 요홈(20)의 경계 부분에 상기 제1 요홈(2)을 등지며 돌출되는 홀(24)을 형성하는 단계; 및
    상기 홀(24)의 내벽에 게이트 유전층(31)을 형성하는 단계 - 상기 게이트 유전층(31)은 상기 워드 라인(32)을 커버하고, 상기 제1 소스 노출층(61) 및 상기 제2 소스 노출층(62)과 서로 접촉함 - 를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  3. 제2항에 있어서,
    상기 홀(24)을 형성하는 단계는,
    상기 제1 요홈(2)의 측벽에 제1 격리막(21)을 형성하는 단계 - 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 제1 격리막(21)은 상기 제1 서브 요홈(20)의 내부를 향해 돌출되게 설치됨 - ;
    인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 제1 격리막(21)을 제거하여, 상기 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 베이스(1)를 노출시키는 단계; 및
    상기 제1 격리막(21)에 의해 노출되는 상기 베이스(1)에 대해 에칭을 수행하여, 상기 홀(24)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  4. 제3항에 있어서,
    인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 제1 격리막(21)을 제거하여, 상기 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 베이스(1)를 노출시키는 단계는,
    상기 베이스(1) 자체를 마스크로 하여, 상기 제1 방향(X)을 따라 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 일부 상기 제1 격리막(21)을 에칭하는 단계; 및
    등방성 에칭 공정을 채택하여, 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 나머지의 상기 제1 격리막(21)을 제거하여, 상기 인접되는 상기 제1 서브 요홈(20)의 경계 부분에 위치하는 상기 베이스(1)를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 구조의 제조 방법은,
    상기 홀(24) 내에 절연층(33)을 형성하는 단계를 더 포함하고, 상기 절연층(33)은 상기 워드 라인(32)에서 상기 제1 요홈(2)을 향하는 측에 위치하며;
    상기 게이트 유전층(31)은 또한 상기 절연층(33)의 표면을 커버하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 워드 라인(32)을 형성하는 단계는,
    상기 제1 요홈(2)의 측벽 및 상기 홀(24) 내에 초기 워드 라인(321)을 형성하는 단계; 및
    등방성 에칭 공정을 채택하여 상기 제1 요홈(2)의 측벽과 상기 홀(24) 내에 위치하는 일부 상기 초기 워드 라인(321)을 제거하고, 상기 홀(24) 내의 나머지의 상기 초기 워드 라인(321)을 상기 워드 라인(32)으로 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 요홈(5)을 충진하는 복수 개의 비트 라인(64)을 형성하고, 상기 비트 라인(64)은 상기 제1 방향(X)을 따라 연장되며; 상기 비트 라인(64)과 상기 제2 소스 노출층(62)은 전기적으로 연결되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 요홈(2)과 상기 제2 요홈(5)은 제2 방향(Y) 위에서 배열되고, 양자는 모두 제3 방향(Z)을 따라 연장되며; 상기 제2 방향(Y)은 상기 제3 방향(Z)에 수직되고, 양자는 모두 상기 제1 방향(X)에 수직되며;
    상기 워드 라인(32)은 상기 제3 방향(Z)을 따라 연장되고;
    상기 반도체 구조의 제조 방법은, 이격되어 설치된 복수 개의 제1 격리 구조(41)를 형성하는 단계를 더 포함하고, 복수 개의 상기 제1 격리 구조(41)는 제2 방향(Y)을 따라 연장되고 상기 제3 방향(Z) 위에서 배열되며;
    상기 제1 격리 구조(41)는 상기 제1 요홈(2)과 상기 제2 요홈(5)을 가로 걸치고, 상기 제1 격리 구조(41)는 복수 개의 상기 워드 라인(32)을 코팅하며;
    상기 제3 방향(Z) 위에서 인접되어 배치되는 상기 제1 소스 노출층(61) 사이에는 상기 제1 격리 구조(41)가 구비되고;
    상기 제3 방향(Z) 위에서 인접되어 배치되는 상기 제2 소스 노출층(62) 사이에는 상기 제1 격리 구조(41)가 구비되며;
    상기 제3 방향(Z) 위에서 인접되어 배치되는 상기 비트 라인(64) 사이에는 상기 제1 격리 구조(41)가 구비되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  9. 제8항에 있어서,
    인접되는 상기 제1 격리 구조(41) 사이의 상기 제2 요홈(5)은 연속 상태를 나타내고;
    상기 비트 라인(64)은 또한 상기 제3 방향(Z)의 대향되는 양측에서 상기 제1 격리 구조(41)와 서로 접촉되며, 상기 제2 소스 노출층(62)은 또한 상기 제3 방향(Z)의 대향되는 양측에서 제1 격리 구조(41)와 서로 접촉되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 소스 노출층(62)을 형성하는 단계는,
    상기 제2 요홈(5)의 측벽에 초기 제2 격리막(511)을 형성하는 단계 - 인접되는 상기 제2 서브 요홈(50)의 경계 부분에 위치하는 초기 상기 제2 격리막(511)은 상기 제2 서브 요홈(50)의 내부를 향해 돌출되게 설치됨 - ;
    인접되는 상기 제2 서브 요홈(50)의 경계 부분에 위치하는 상기 초기 제2 격리막(511)을 제거하여, 상기 인접되는 상기 제2 서브 요홈(50)의 경계 부분에 위치하는 상기 베이스(1)를 노출시키는 단계 - 나머지의 상기 초기 제2 격리막(511)을 제2 격리막(51)으로 사용함 - ; 및
    상기 제2 격리막(51)에 의해 노출된 상기 베이스(1)에 대해 도핑 처리를 수행하여 상기 제2 소스 노출층(62)을 적어도 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 요홈(5)은 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함하고; 상기 비트 라인 홈(541)은 상기 제1 방향(X)에서 배치되는 복수 개의 서브 비트 라인 홈(5410)을 포함하며, 상기 전극 홈(542)은 상기 제1 방향(X)에서 배치되는 복수 개의 서브 전극 홈(5420)을 포함하고, 상기 서브 비트 라인 홈(5410)과 상기 서브 전극 홈(5420)의 측벽은 모두 밖으로 돌출되는 형태를 나타내며; 상기 제2 서브 요홈(50)은 상기 서브 비트 라인 홈(5410)과 상기 서브 전극 홈(5420)을 포함하고;
    상기 전극 홈(542) 내에 전극층(7)을 형성하며, 상기 전극층(7)과 상기 베이스(1)는 전기적으로 연결되고;
    인접되는 상기 서브 비트 라인 홈(5410)의 경계 부분에 상기 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 형성하며;
    상기 비트 라인 홈(541) 내에 상기 비트 라인(64)을 형성하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  12. 제11항에 있어서,
    상기 전극층(7)을 형성하는 단계는,
    적어도 인접되는 상기 서브 전극 홈(5420)의 경계 부분의 상기 베이스(1)에 대해 헤비 도핑 처리를 수행하여, 헤비 도핑층(71)을 형성하는 단계; 및
    상기 전극 홈(542)을 충진하는 전도층(73)을 형성하는 단계를 포함하고, 상기 전도층(73)은 상기 헤비 도핑층(71)과 전기적으로 연결되며, 상기 전극층(7)은 상기 전도층(73)과 상기 헤비 도핑층(71)을 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  13. 제12항에 있어서,
    상기 전극층(7) 및 상기 제2 소스 노출층(62)을 형성하기 전, 상기 반도체 구조의 제조 방법은,
    상기 서브 비트 라인 홈(5410)의 측벽 및 상기 서브 전극 홈(5420)의 측벽에 위치하는 제2 격리막(51)을 형성하는 단계 - 상기 제2 격리막(51)은 인접되는 상기 서브 비트 라인 홈(5410)의 경계 부분의 상기 베이스(1)를 노출시키고, 인접되는 상기 서브 전극 홈(5420)의 경계 부분의 상기 베이스(1)를 노출시킴 - ; 및
    상기 제2 격리막(51)을 형성한 후, 인접되는 상기 서브 비트 라인 홈(5410)의 경계 부분의 상기 베이스(1)에 대해 도핑 처리를 수행하여, 상기 제2 소스 노출층(62)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 헤비 도핑층(71)의 도핑 깊이는 상기 제2 소스 노출층(62)의 도핑 깊이보다 작은 것을 특징으로 하는 반도체 구조의 제조 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 반도체 구조의 제조 방법은,
    상기 전도층(73)과 상기 헤비 도핑층(71) 사이에 제1 금속 실리사이드층(72)을 형성하는 단계를 더 포함하고; 상기 전극층(7)은 상기 제1 금속 실리사이드층(72), 상기 전도층(73)과 상기 헤비 도핑층(71)을 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 요홈(2), 상기 비트 라인 홈(541)과 상기 전극 홈(542)을 형성하는 단계는,
    보쉬 공정을 채택하여 상기 제1 요홈(2)과 상기 제2 요홈(5)을 형성하는 단계 - 상기 제1 격리 구조(41)는 상기 제1 요홈(2)과 상기 제2 요홈(5)을 가로 걸치고; 상기 제1 격리 구조(41)는 상기 제2 요홈(5)을 복수 개의 이격되어 설치된 비트 라인 전극 홈(54)으로 분할시킴 - ; 및
    상기 제2 방향(Y)을 따라 연장되는 제2 격리 구조(53)를 형성하는 단계 - 상기 제2 격리 구조(53)는 상기 비트 라인 전극 홈(54)을 상기 비트 라인 홈(541)과 상기 전극 홈(542)으로 분할시킴 - 를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  17. 제8항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 격리 구조(41)를 형성한 후, 상기 반도체 구조의 제조 방법은,
    상기 제1 요홈(2)의 측벽에 유전층(71)을 형성하는 단계 - 상기 유전층(71)은 또한 상기 제1 소스 노출층(61)을 커버함 - ; 및
    상기 제1 요홈(2)을 충진하는 복수 개의 캐패시터 플레이트(72)를 형성하는 단계 - 상기 캐패시터 플레이트(72)는 또한 상기 유전층(71)을 커버하고, 상기 제3 방향(Z) 위에서 인접되어 배치되는 상기 캐패시터 플레이트(72)는 상기 제1 격리 구조(41)에 의해 이격됨 - 를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 반도체 구조의 제조 방법은, 상기 제2 소스 노출층(62)과 서로 접촉하는 제2 금속 실리사이드층(63)을 형성하는 단계를 더 포함하고, 상기 제2 금속 실리사이드층(63)은 상기 제2 요홈(5)의 내부와 가까운 상기 제2 소스 노출층(62)의 일측에 위치하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 금속 실리사이드층(63)을 형성하기 전, 상기 반도체 구조의 제조 방법은,
    상기 제2 요홈(5) 내부에 가까운 일부 상기 제2 소스 노출층(62)을 제거하여, 접촉구(52)를 형성하는 단계; 및
    상기 접촉구(52)에 상기 제2 금속 실리사이드층(63)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 소스 노출층(61)을 형성하는 단계는,
    상기 제1 서브 요홈(20)의 측벽의 상기 베이스(1)에 대해 도핑 처리를 수행하여, 상기 제1 소스 노출층(61)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  21. 반도체 구조로서,
    베이스(1)를 포함하고, 상기 베이스(1) 내에는 제1 요홈(2)과 제2 요홈(5)이 구비되며, 양자의 깊이 방향은 모두 제1 방향(X)이고, 상기 제1 요홈(2)은 상기 제1 방향(X)에서 배치되는 복수 개의 제1 서브 요홈(20)을 포함하며, 상기 제2 요홈(5)은 상기 제1 방향(X)에서 배치되는 복수 개의 제2 서브 요홈(50)을 포함하고, 상기 제1 서브 요홈(20)과 상기 제2 서브 요홈(50)의 측벽은 밖으로 돌출되는 형태를 나타내며;
    인접되는 상기 제1 서브 요홈(20)의 경계 부분은 상기 제1 요홈(2)을 등지며 돌출되는 워드 라인(32)을 구비하고;
    상기 제1 서브 요홈(20)의 측벽은 제1 소스 노출층(61)을 구비하며;
    인접되는 상기 제2 서브 요홈(50)의 경계 부분은 상기 제2 요홈(5)을 등지며 돌출되는 제2 소스 노출층(62)을 구비하고; 상기 제2 소스 노출층(62)과 상기 워드 라인(32)은 모두 상기 제1 요홈(2)과 상기 제2 요홈(5) 사이에 위치하며, 상기 제2 소스 노출층(62)과 상기 워드 라인(32)은 대향되어 설치되는 것을 특징으로 하는 반도체 구조.
  22. 제21항에 있어서,
    상기 반도체 구조는, 게이트 유전층(31)을 더 포함하고, 상기 게이트 유전층(31)은 상기 제1 요홈(2)의 내부와 멀리 떨어진 상기 워드 라인(32)의 측면을 커버하며, 상기 게이트 유전층(31)은 또한 상기 제1 소스 노출층(61) 및 상기 제2 소스 노출층(62)과 서로 접촉하는 것을 특징으로 하는 반도체 구조.
  23. 제21항 또는 제22항에 있어서,
    상기 반도체 구조는, 상기 제1 요홈(2)을 충진하는 복수 개의 캐패시터 플레이트(72)를 더 포함하고, 복수 개의 상기 캐패시터 플레이트(72)는 제3 방향(Z) 위에서 이격되어 배치되며 상기 제1 방향 (X)을 따라 연장되고, 상기 제3 방향(Z)은 상기 제1 방향 (X)에 수직되며;
    상기 반도체 구조는, 상기 제1 요홈(2)의 측벽에 위치하는 유전층(71)을 더 포함하고, 상기 유전층(71)은 또한 상기 제1 소스 노출층(61)과 상기 캐패시터 플레이트(72) 사이에 위치하는 것을 특징으로 하는 반도체 구조.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    상기 반도체 구조는, 상기 제2 요홈(5)을 충진하는 복수 개의 비트 라인(64)을 더 포함하고, 복수 개의 상기 비트 라인(64)은 제3 방향(Z) 위에서 이격되어 배치되며 상기 제1 방향(X)을 따라 연장되고; 상기 제3 방향(Z)은 상기 제1 방향 (X)에 수직되며; 상기 비트 라인(64)과 상기 제2 소스 노출층(62)은 전기적으로 연결되고;
    상기 워드 라인(32)은 상기 제3 방향(Z)을 따라 연장되며;
    복수 개의 상기 제1 소스 노출층(61)은 상기 제3 방향(Z) 위에서 이격되어 배열되고; 복수 개의 상기 제2 소스 노출층(62)은 상기 제3 방향(Z) 위에서 이격되어 배열되는 것을 특징으로 하는 반도체 구조.
  25. 제24항에 있어서,
    상기 비트 라인(64)이 상기 제3 방향(Z)에서의 길이는 상기 제1 소스 노출층(61)이 상기 제3 방향(Z) 위에서의 길이와 동일한 것을 특징으로 하는 반도체 구조.
  26. 제24항에 있어서,
    상기 제2 요홈(5)은 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함하고; 상기 제1 요홈(2)은 상기 제1 방향(X)에서 배치되는 복수 개의 제1 서브 요홈(20)을 포함하며, 상기 비트 라인 홈(541)은 상기 제1 방향(X)에서 배치되는 복수 개의 서브 비트 라인 홈(5410)을 포함하고, 상기 전극 홈(542)은 상기 제1 방향(X)에서 배치되는 복수 개의 서브 전극 홈(5420)을 포함하며, 상기 서브 비트 라인 홈(5410)과 상기 서브 전극 홈(5420)의 측벽은 모두 밖으로 돌출되는 형태를 나타내고; 상기 제2 서브 요홈(50)은 상기 서브 전극 홈(5420)과 상기 서브 비트 라인 홈(5410)을 포함하며;
    상기 비트 라인(64)은 상기 비트 라인 홈(541) 내에 충진되고;
    상기 제2 소스 노출층(62)은 인접되는 상기 서브 비트 라인 홈(5410)의 경계 부분에 위치하며;
    상기 전극 홈(542) 내에는 전극층(7)이 구비되고, 상기 전극층(7)은 상기 베이스(1)와 전기적으로 연결되는 것을 특징으로 하는 반도체 구조.
  27. 제26항에 있어서,
    상기 전극층(7)은 전기적 연결되는 제1 금속 실리사이드층(72), 헤비 도핑층(71)과 전도층(73)을 포함하고, 상기 헤비 도핑층(71)은 인접되는 상기 서브 전극 홈(5420)의 경계 부분의 상기 베이스(1) 내에 적어도 위치하고, 상기 전도층(73)은 상기 전극 홈(542) 내에 충진되며; 제1 금속 실리사이드층(72)는 상기 전도층(73)과 상기 헤비 도핑층(71) 사이에 위치하는 것을 특징으로 하는 반도체 구조.
  28. 제21항 내지 제27항 중 어느 한 항에 있어서,
    상기 반도체 구조는 어레이 영역(AR)과 퍼리퍼럴 영역(P)을 포함하고, 상기 어레이 영역(AR)의 상기 베이스 내에는 트랜지스터 그룹(T0)이 구비되고, 상기 트랜지스터 그룹(T0)은 제1 방향(X)에서 배열되는 복수 층의 트랜지스터(T)를 포함하며; 상기 트랜지스터(T)는 하나의 상기 워드 라인(32), 하나의 상기 제2 소스 노출층(62)과 두 개의 상기 제1 소스 노출층(61)을 포함하고, 상기 워드 라인(32)은 상기 제2 소스 노출층(62)과 제2 방향(Y)에서 배치되며, 두 개의 제1 소스 노출층(61)은 상기 제1 방향(X) 위에서 배열되고, 상기 워드 라인(32)의 대향되는 양측에 위치하며, 상기 제1 방향 (X) 위에서, 인접되는 두 개의 상기 트랜지스터(T)는 하나의 상기 제1 소스 노출층(61)을 공용하고,
    상기 퍼리퍼럴 영역(P) 내에는 서브 워드 라인 드라이버(SWD)가 구비되고, 상기 워드 라인(32)은 상기 서브 워드 라인 드라이버(SWD)와 전기적으로 연결되며, 상기 서브 워드 라인 드라이버(SWD)는 상기 제1 방향(X) 위에서 인접되는 두 개의 상기 워드 라인(32)을 위해 온 시그널을 동시에 제공하지 않는 것을 특징으로 하는 반도체 구조.
  29. 제28항에 있어서,
    상기 워드 라인(32)은 상기 제1 방향(X) 위에서 번갈아 배열되는 제1 워드 라인(321)과 제2 워드 라인(332)을 포함하고, 복수 개의 상기 제1 워드 라인(321)은 각각 상이한 상기 서브 워드 라인 드라이버(SWD)와 전기적으로 연결되며, 복수 개의 상기 제2 워드 라인(332)은 동일한 노멀리 오프 시그널 소스를 연결하는 것을 특징으로 하는 반도체 구조.
  30. 제28항 또는 제29항에 있어서,
    상기 트랜지스터 그룹(T0)은 복수 개이고, 제3 방향(Z)에서 배열되는 복수 개의 상기 트랜지스터 그룹(T0)은 트랜지스터 유닛(T1)을 구성하며, 복수 개의 상기 트랜지스터 유닛(T1)은 상기 제2 방향(Y) 위에서 배열되고; 상기 제3 방향(Z)과 상기 제2 방향(Y)은 수직되며, 양자는 모두 상기 제1 방향(X)과 수직되고;
    상기 워드 라인(32)은 상기 제3 방향(Z)을 따라 연장되고, 하나의 상기 워드 라인(32)은 상기 트랜지스터 유닛(T1)의 동일한 층의 복수 개의 상기 트랜지스터(T)에 의해 공용되는 것을 특징으로 하는 반도체 구조.
  31. 제30항에 있어서,
    복수 개의 상기 서브 워드 라인 드라이버(SWD)는 상기 어레이 영역(AR)의 제3 방향(Z)으로 배열된 상대적인 양측에 각각 위치하고;
    동일한 상기 트랜지스터 유닛(T1)과 전기적으로 연결되는 복수 개의 상기 서브 워드 라인 드라이버(SWD)는 상기 어레이 영역(AR)의 동일한 측에 위치하며; 인접되는 상기 트랜지스터 유닛(T1)과 전기적으로 연결되는 복수 개의 상기 서브 워드 라인 드라이버(SWD)는 상기 어레이 영역(AR)의 상이한 양측에 각각 위치하는 것을 특징으로 하는 반도체 구조.
  32. 제31항에 있어서,
    상기 어레이 영역(AR)은 저장 영역(AR1)과 두 개의 단차 영역(AR2)을 포함하며, 두 개의 상기 단차 영역(AR2)은 상기 제3 방향(Z) 위에서 배치되고 상기 저장 영역(AR1)의 대향되는 양측에 위치하며;
    상기 워드 라인(32)은 상기 저장 영역(AR1)으로부터 상기 단차 영역(AR2) 내에까지 연장되고, 상기 베이스(1)의 윗표면에서 상기 베이스(1)의 밑표면을 가리키는 방향 위에서, 복수 개의 상기 워드 라인(32)의 길이는 순차적으로 증가하며;
    상기 단차 영역(AR2) 내에는 상기 제1 방향(X)에서 연장되는 복수 개의 리드 라인 기둥(36)이 구비되고, 복수 개의 상기 리드 라인 기둥(36)은 복수 개의 상기 워드 라인(32)과 일일이 대응되어 서로 연결되며, 상기 리드 라인 기둥(36)은 서브 워드 라인 드라이버(SWD)와 전기적으로 연결되는 것을 특징으로 하는 반도체 구조.
  33. 제28항 내지 제32항 중 어느 한 항에 있어서,
    상기 트랜지스터 그룹(T0)은 복수 개이고, 복수 개의 상기 트랜지스터 그룹(T0)은 상기 베이스(1) 내에서 어레이 배치되며;
    상기 반도체 구조는 상기 제2 요홈(5) 내에 충진되는 비트 라인(64) - 각 상기 비트 라인(64)은 동일한 상기 트랜지스터 그룹(T0)의 복수 개의 상기 제2 소스 노출층(62)을 연결함 - ; 및 상기 제2 방향(Y)에서 연장되고 제3 방향(Z)에서 배열되는 복수 개의 비트 라인 연결 라인(BL1) - 상기 비트 라인 연결 라인(BL1)은 복수 개의 상기 비트 라인(64)(BL)과 전기적으로 연결됨 - ; 을 더 포함하고;
    상기 퍼리퍼럴 영역(P) 내에는 또한 센스 증폭기(SA)가 구비되고, 상기 비트 라인 연결 라인(BL1)은 상기 센스 증폭기(SA)와 전기적 연결하는 것을 특징으로 하는 반도체 구조.
  34. 제33항에 있어서,
    복수 개의 상기 센스 증폭기(SA)는 상기 어레이 영역(AR)의 상기 제2 방향(Y)으로 배열된 상대적인 양측에 각각 위치하고;
    인접되는 상기 비트 라인 연결 라인(BL1)은 각각 상기 어레이 영역(AR)의 상이한 양측에 위치하는 상기 센스 증폭기(SA)를 연결하는 것을 특징으로 하는 반도체 구조.
  35. 제28항 내지 제32항 중 어느 한 항에 있어서,
    상기 제2 요홈(5)은 제3 방향(Z)에서 이격되어 설치된 비트 라인 홈(541)과 전극 홈(542)을 포함하고; 상기 전극 홈(542)은 전극층(7)을 구비하며, 상기 전극층(7)과 상기 베이스(1)는 전기적으로 연결되고;
    상기 반도체 구조는, 전극 연결 라인(76)을 더 포함하고, 상기 전극 연결 라인(76)은 복수 개의 상기 전극층(7)과 전기적으로 연결되며, 상기 전극 연결 라인(76)은 바이어스 시그널 소스와 전기적으로 연결되는 것을 특징으로 하는 반도체 구조.
  36. 제35항에 있어서,
    상기 반도체 구조는, 유전층(81)과 캐패시터 플레이트(82)를 더 포함하고, 상기 유전층(81)은 상기 제1 요홈(2)의 대향되는 두 개의 측벽에 위치하며;
    상기 캐패시터 플레이트(82)는 상기 제1 요홈(2) 내에 충진되고, 상기 유전층(81)은 또한 상기 제1 소스 노출층(61)과 상기 캐패시터 플레이트(82) 사이에 위치하며;
    상기 반도체 구조는, 플레이트 연결 라인(85)을 더 포함하고, 상기 플레이트 연결 라인(85)은 복수 개의 상기 캐패시터 플레이트(82)와 전기적으로 연결되며, 상기 플레이트 연결 라인(85)은 용량성 시그널 소스와 전기적으로 연결되는 것을 특징으로 하는 반도체 구조.
  37. 제36항에 있어서,
    상기 플레이트 연결 라인(85)은 서로 연결되는 제1 플레이트 연결 라인(86)과 복수 개의 제2 플레이트 연결 라인(87)을 포함하며, 상기 제1 플레이트 연결 라인(86)은 상기 제2 방향(Y) 위에서 연장되고, 상기 제2 플레이트 연결 라인(87)은 상기 제3 방향(Z) 위에서 연장되며; 상기 제2 플레이트 연결 라인(87)은 복수 개의 상기 캐패시터 플레이트(82)와 전기적으로 연결되고;
    상기 전극 연결 라인(76)은 서로 연결되는 제1 전극 연결 라인(77)과 복수 개의 제2 전극 연결 라인(78)을 포함하며, 상기 제1 전극 연결 라인(77)은 상기 제2 방향(Y) 위에서 연장되고, 상기 제2 전극 연결 라인(78)은 상기 제3 방향(Z) 위에서 연장되며; 상기 제2 전극 연결 라인(78)과 복수 개의 상기 전극층(7)은 전기적으로 연결되고;
    상기 제1 플레이트 연결 라인(86)과 상기 제1 전극 연결 라인(77)은 상기 어레이 영역(AR)의 대향되는 양측에 각각 위치하며; 상기 제2 플레이트 연결 라인(87)과 상기 제2 전극 연결 라인(78)은 상기 제2 방향(Y) 위에서 번갈아 배열되는 것을 특징으로 하는 반도체 구조.
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