CN117794236A - 半导体结构的制造方法和半导体结构 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构的制造方法和半导体结构，半导体结构的制造方法包括：提供衬底，在衬底内形成第一沟槽和第二沟槽，且二者的深度方向均为第一方向；第一沟槽包括多个在第一方向排布的第一子沟槽，第二沟槽包括多个在第一方向排布的第二子沟槽，且第一子沟槽和第二子沟槽的侧壁均呈外凸形；在相邻第一子沟槽的交界处形成背向第一沟槽凸出的字线；在第一子沟槽的侧壁形成第一源漏层；在相邻第二子沟槽的交界处形成背向第二沟槽凸出的第二源漏层；第二源漏层和字线均位于第一沟槽与第二沟槽之间，且第二源漏层与字线相对设置。本公开实施例至少可以提高半导体结构的性能。

Description

半导体结构的制造方法和半导体结构

技术领域

本公开属于半导体领域，具体涉及一种半导体结构的制造方法和半导体结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表其存储的一个二进制比特是1还是0。

3DDRAM是一种堆叠多层存储单元的一种结构，其集成度较高，单位面积上的容量更大，从而有利于降低单位面积的成本。然而3DDRAM的性能还有待提升。

发明内容

本公开实施例提供一种半导体结构的制造方法和半导体结构，至少有利于提高半导体结构的性能。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，其中，半导体结构的制造方法包括：提供衬底，在所述衬底内形成第一沟槽和第二沟槽，且二者的深度方向均为第一方向；所述第一沟槽包括多个在所述第一方向排布的第一子沟槽，所述第二沟槽包括多个在所述第一方向排布的第二子沟槽，且所述第一子沟槽和所述第二子沟槽的侧壁均呈外凸形；在相邻所述第一子沟槽的交界处形成背向所述第一沟槽凸出的字线；在所述第一子沟槽的侧壁形成第一源漏层；在相邻所述第二子沟槽的交界处形成背向所述第二沟槽凸出的第二源漏层；所述第二源漏层和所述字线均位于所述第一沟槽与所述第二沟槽之间，且所述第二源漏层与所述字线相对设置。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，半导体结构包括：衬底，所述衬底内具有第一沟槽和第二沟槽，且二者的深度方向均为第一方向；所述第一沟槽包括多个在所述第一方向排布的第一子沟槽，所述第二沟槽包括多个在所述第一方向排布的第二子沟槽，且所述第一子沟槽和所述第二子沟槽的侧壁均呈外凸形；相邻所述第一子沟槽的交界处具有背向所述第一沟槽凸出的字线；所述第一子沟槽的侧壁具有第一源漏层；相邻所述第二子沟槽的交界处具有背向所述第二沟槽凸出的第二源漏层；所述第二源漏层和所述字线均位于所述第一沟槽与所述第二沟槽之间，且所述第二源漏层与所述字线相对设置。

本公开实施例提供的技术方案至少具有以下优点：

在衬底内形成第一沟槽和第二沟槽，第一沟槽包括多个第一子沟槽，第二沟槽包括多个第二子沟槽，第一子沟槽和第二子沟槽的侧壁均呈外凸形。在相邻第一子沟槽的交界处形成背向第一沟槽凸出的字线；在第一子沟槽的侧壁形成第一源漏层；在相邻第二子沟槽的交界处形成背向第二沟槽凸出的第二源漏层。即基于第一沟槽和第二沟槽的波浪形状的侧壁在衬底内形成晶体管，从而避免采用IGZO以及Superlattice技术形成晶体管，从而有利于减少半导体结构的缺陷，提高半导体结构的性能。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1(a)、图1(b)～图27(a)、图27(b)示出了本公开一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；

图28示出了图27(a)所示的半导体结构的局部放大图。

具体实施方式

由背景技术可知，3DDRAM的性能还有待提升。经分析发现，主要原因在于：3DDRAM主要包括两种，第一种是基于氧化铟镓锌(indium gallium zinc oxide，IGZO)材料，形成具有垂直环形沟道器件结构(CAA，Channel-All-Around)的3D DRAM，然而IGZO材料的均匀一致性难以控制，缺陷较多；第二种是基于超晶格(Superlattice)技术，形成由不同材料的交替层组成的结构，即形成硅和锗硅的交替层，然而沉积多层硅和锗硅会造成较多的界面缺陷。

本公开实施例提供一种半导体结构的制造方法，包括：在衬底内形成第一沟槽和第二沟槽，第一沟槽包括多个第一子沟槽，第二沟槽包括多个第二子沟槽，第一子沟槽和第二子沟槽的侧壁均呈外凸形。在相邻第一子沟槽的交界处形成背向第一沟槽凸出的字线；在第一子沟槽的侧壁形成第一源漏层；在相邻第二子沟槽的交界处形成背向第二沟槽凸出的第二源漏层。即基于第一沟槽和第二沟槽的波浪形状的侧壁在衬底内形成晶体管，从而避免采用IGZO以及Superlattice技术形成晶体管，以减少半导体结构的缺陷，提高半导体结构的性能。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

如图1(a)、图1(b)～图27(a)、图27(b)所示，本公开另一实施例提供一种半导体结构的制造方法，以下将结合附图对本申请一实施例提供的半导体结构的制造方法进行详细说明。需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，图1(a)、图1(b)～图27(a)、图27(b)均为半导体结构的局部结构示意图。

参考图1(a)～图1(b)，图1(b)为图1(a)所示的半导体结构的俯视图，提供衬底1，在衬底1内形成第一沟槽2。第一沟槽2的深度方向为第一方向X；第一沟槽2包括多个在第一方向X排布的第一子沟槽20，第一子沟槽20的侧壁均呈外凸形。即，第一沟槽2的侧壁为波浪形状。

具体地，采用博世(Bosch)工艺形成第一沟槽2。博世工艺包括刻蚀和钝化两步交替进行的工艺。首先，采用各向同性刻蚀形成一个第一子沟槽20；在第一子沟槽20的内壁形成钝化层；去除第一子沟槽20底部的钝化层；采用各向同性刻蚀形成另一个第一子沟槽20。即重复进行刻蚀和钝化的工艺，从而形成多个第一子沟槽20以构成第一沟槽2。

在一些实施例中，衬底1的材料可以为单晶硅。单晶硅的材料稳定性，且相比于IGZO层以及硅和锗硅的交替层，单晶硅的缺陷易于控制，从而有利于保证半导体结构的性能。另外，基于单晶硅材料，博世工艺所采用的刻蚀气体可以为六氟化硫，钝化气体可以为八氟环丁烷。

此外，衬底1内可以具有掺杂离子，且衬底1内掺杂离子的类型可以与后续形成的第一源漏层61和第二源漏层62(参考图27(a))中的掺杂离子的类型相反。

在一些实施例中，第一子沟槽20的在第一方向X上的深度h为1um～2um，此深度h能够便于后续形成合适尺寸的第一源漏层61(参考图24)。第一子沟槽20朝向衬底1凸出的尺寸约为几十纳米，从而便于后续形成孔洞22(参考图5)。

参考图2(a)～图2(b)，图2(b)为图2(a)所示的半导体结构的俯视图，在第一沟槽2的侧壁形成第一隔离膜21，位于相邻第一子沟槽20交界处的第一隔离膜21朝向第一子沟槽20的内部凸出设置。即，由于第一沟槽2的侧壁具有波浪形状，因而，形成于第一沟槽2侧壁的第一隔离膜21也具有波浪形状。

示例地，采用各向同性沉积工艺或利用热氧化法形成氧化硅膜以作为第一隔离膜21。在第二方向Y上，第一隔离膜21的厚度可以为厚度20nm～50nm。需要说明的是，在第一隔离膜21的厚度处于上述范围时，能够便于后续在去除相邻第一子沟槽20交界处的第一隔离膜21时，保留位于第一子沟槽20侧壁的第一隔离膜21。即，若第一隔离膜21的厚度过大，则不易露出位于相邻第一子沟槽20交界处的衬底1；若第一隔离膜21的厚度过小，则可能同时去除所有的第一隔离膜21。

此外，部分第一隔离膜21还可以覆盖衬底1的上表面，后续将去除该部分的第一隔离膜21。

参考图3(a)～图3(b)，图3(b)为图3(a)所示的半导体结构的俯视图，以衬底1自身为掩膜，沿第一方向X刻蚀位于相邻第一子沟槽20的交界处的部分第一隔离膜21。即，采用各向异性刻蚀工艺将相邻第一子沟槽20交界处凸出的第一隔离膜21切平，从而使得此处的第一隔离膜21变薄。

参考图4，采用各向同性刻蚀工艺，去除位于相邻第一子沟槽20的交界处的剩余的第一隔离膜21，以露出位于相邻第一子沟槽20的交界处的衬底1。此步骤的半导体结构的俯视图未发生变化，可以参考图3(b)。

也就是说，经过各向异性刻蚀后，相邻第一子沟槽20交界处的第一隔离膜21比第一子沟槽20侧壁的第一隔离膜21更薄；在各向同性刻蚀工艺中，相邻第一子沟槽20交界处的第一隔离膜21会更快地被去除，从而暴露了一定宽度的衬底1。

在第一方向X上，相邻第一子沟槽20交界处的暴露的衬底1的宽度L为20nm～50nm。需要说明的是，暴露的衬底1的宽度在上述范围时，有利于后续形成合适尺寸的孔洞22，即避免孔洞22的内径过小或相邻孔洞22发生互连。

至此，基于图3(a)～图3(b)以及图4所示的步骤，可以去除位于相邻第一子沟槽20交界处的第一隔离膜21，以露出位于相邻第一子沟槽20的交界处的衬底1。

参考图5，对被第一隔离膜21露出衬底1进行刻蚀，以形成孔洞22。此步骤的半导体结构的俯视图未发生变化，可以参考图3(b)。

示例地，对暴露的衬底1进行各向同性刻蚀，使得衬底1被进一步打开从而形成孔洞22。在第二方向Y上，孔洞22的深度可以为100nm～200nm。需要说明的是，若孔洞22的深度过小，则孔洞22可能难以为字线32提供充足的填充位置，从而提高字线32的电阻；当孔洞22的深度过大时，则可能会在字线32中产生孔隙等缺陷。当孔洞22的深度处于上述范围时，能够便于后续进行字线32填充，保证字线32具有合适的尺寸，并减少字线32内的缺陷，从而提高半导体结构的性能。

至此，基于图3(a)～图3(b)、图4以及图5所示的步骤，可以在相邻第一子沟槽20的交界处形成背向第一沟槽2凸出的孔洞22。即，第一隔离膜21可以作为形成孔洞22的掩膜层，用于控制形成孔洞22的位置以及尺寸。

参考图6，在孔洞22的内壁形成栅介电层31。此步骤的半导体结构的俯视图未发生变化，可以参考图3(b)。示例地，采用热氧化工艺在孔洞22的内壁形成氧化硅以作为晶体管的栅介电层31。在另一些实施例中，可以采用原子层沉积工艺在孔洞22的内壁沉积高介电常数材料以作为栅介电层31。

参考图7(a)～图7(b)，图7(b)为图7(a)所示的半导体结构的俯视图，在第一沟槽2的侧壁以及孔洞22内形成初始字线321。示例地，采用各向同性沉积工艺沉积钨和氮化钛作为初始字线321。

参考图8(a)～图8(b)，图8(b)为图8(a)所示的半导体结构的俯视图，采用各向同性刻蚀工艺以去除位于第一沟槽2侧壁和孔洞22内的部分初始字线321，孔洞22内剩余的初始字线321作为字线32。字线32作为晶体管的栅极，栅介电层31还覆盖字线32。具体地，栅介电层31覆盖字线32远离第一沟槽2内部的侧面。

至此，基于图7(a)～图7(b)以及图8(a)～图8(b)所示的步骤，可以在相邻第一子沟槽20的交界处形成背向第一沟槽2凸出的字线32，字线32沿第三方向Z延伸。

参考图9(a)～图9(b)，图9(b)为图9(a)所示的半导体结构的俯视图，在孔洞22内和第一子沟槽20的侧壁形成初始绝缘层331。示例地，采用各向同性沉积工艺沉积氮化钛以作为初始绝缘层331，从而封闭孔洞22。初始绝缘层331的材料可以与第一隔离膜21的材料不同，从而避免在后续去除第一隔离膜21的过程中将绝缘层33去除。

参考图10(a)～图10(b)，图10(b)为图10(a)所示的半导体结构的俯视图，以衬底1本身为掩膜，沿第一方向X刻蚀位于第一子沟槽20侧壁的初始绝缘层331，剩余的初始绝缘层331作为绝缘层33。绝缘层33的侧壁与孔洞22开口齐平。栅介电层31还覆盖绝缘层33的表面。

至此，基于图9(a)～图9(b)以及图10(a)～图10(b)所示的步骤，可以在孔洞22内形成绝缘层33，绝缘层33位于字线32朝向第一沟槽2的一侧。需要说明的是，形成绝缘层33的目的主要包括两方面：第一，将字线32与后续形成的电容极板72(参考图26(a))相隔离，以避免发生短路；第二，绝缘层33可以在第一方向X上与后续形成的第一源漏层61(参考图24)正对，即，减少字线32与第一源漏层61的正对面积，从而降低漏电的风险。

参考图11(a)～图11(b)，图11(b)为图11(a)所示的半导体结构的俯视图，形成字线32后，还包括：在第一沟槽2中填充牺牲层22。牺牲层22可以在后续形成第二沟槽5、第二源漏层62、金属硅化物层63以及位线64等步骤中保护第一沟槽2不受到污染，从而保证半导体结构的性能。

示例地，在第一沟槽2中沉积氧化硅以作为牺牲层22。沉积氧化硅后还可以进行平坦化处理，以磨平衬底1的上表面和牺牲层22的上表面。在一些实施例中，牺牲层22的材料可以与第一隔离膜21的材料相同，如此，后续可以利用同一工艺步骤去除牺牲层22和第一隔离膜21，从而简化生产工艺。

参考图12，图12为俯视图，去除部分衬底1、部分牺牲层22以形成多个间隔设置的隔离沟槽4，多个隔离沟槽4在第二方向Y上延伸并在第三方向Z上排列。

示例地，在衬底1和牺牲层22上形成掩膜，利用掩膜刻蚀衬底1和牺牲层22。需要注意的是，在刻蚀过程中，字线32不能够被切断。

参考图13，图13为俯视图，形成多个间隔设置的隔离结构41；多个隔离结构41沿第二方向Y延伸且在第三方向Z上排布。隔离结构41包覆多条字线32，即隔离结构41未将字线32截断。此外，隔离结构41还将牺牲层22分割为多个。

示例地，在隔离沟槽4中填充氮化硅以作为隔离结构41，此后，进行平坦化处理以磨平衬底1、牺牲层22和隔离结构41的上表面。在一些实施例中，隔离结构41的材料可以与牺牲层22的材料不同，从而可以避免在后续去除牺牲层22的过程中消耗隔离结构41。

参考图14(a)～图14(b)，图14(b)为图14(a)所示的半导体结构的俯视图，形成隔离结构41后，在衬底1内形成第二沟槽5，第二沟槽5深度方向为第一方向X；第二沟槽5包括多个在第一方向X排布的第二子沟槽50，第二子沟槽50的侧壁呈外凸形。即第二沟槽5也具有波浪状的侧壁。隔离结构41还横跨第一沟槽2和第二沟槽5。

具体地，采用博世工艺形成第二沟槽5，有关第二沟槽5具体的形成工艺可参考第一沟槽2的详细说明。

需要说明的是，隔离结构41与衬底1的材料可以不同，因而在刻蚀衬底1以形成第二沟槽5的过程中，隔离结构41可以不被去除。

在另一些实施例中，也可以先形成沿第三方向Z延伸的第二沟槽5，此后，再形成沿第二方向Y延伸的隔离结构41，以将第二沟槽5分割为多个。比如，先在同一工艺步骤中形成第一沟槽2和第二沟槽5；此后，在第二沟槽5中填充牺牲材料；此后，在第一沟槽2中形成第一隔离膜21、字线32、绝缘层33等结构；此后，形成隔离结构41以横跨第一沟槽2和第二沟槽5。由于第一沟槽2和第二沟槽5可以集成在同一工艺步骤，因而简化生产工艺。

参考图15(a)～图15(b)，图15(b)为图15(a)所示的半导体结构的俯视图，在第二沟槽5的侧壁形成初始第二隔离膜511，位于相邻第二子沟槽50交界处的第二隔离膜51朝向第二子沟槽50的内部凸出设置。即，由于第二沟槽5的侧壁具有波浪形状，因而，形成于第二沟槽5侧壁的初始第二隔离膜511也具有波浪形状。

示例地，采用各向同性沉积工艺形成氮化硅膜以作为初始第二隔离膜511。

参考图16(a)～图16(b)，图16(b)为图16(a)所示的半导体结构的俯视图，以衬底1自身为掩膜，沿第一方向X刻蚀位于相邻第二子沟槽50的交界处的部分初始第二隔离膜511。即，采用各向异性刻蚀工艺将相邻第二子沟槽50交界处凸出的第二隔离膜51切平，从而使得此处的第二隔离膜51变薄。

参考图17，采用各向同性刻蚀工艺，去除位于相邻第二子沟槽50的交界处的剩余的初始第二隔离膜511，以露出位于相邻第二子沟槽50的交界处的衬底1，剩余的初始第二隔离膜511作为第二隔离膜51。也就是说，在各向同性刻蚀工艺中，相邻第二子沟槽50交界处较薄的初始第二隔离膜511会更快地被去除，从而暴露了一定宽度的衬底1。此步骤的半导体结构的俯视图未发生变化，可以参考图16(b)。

至此，基于图16(a)～图16(b)以及图17所示的步骤，可以去除位于相邻第二子沟槽50交界处的初始第二隔离膜511，以露出位于相邻第二子沟槽50的交界处的衬底1。

参考图18，对被第二隔离膜51露出衬底1进行掺杂处理以形成第二源漏层62。示例地，利用等离子体掺杂处理向衬底1内注入n型掺杂离子从而形成第二源漏层62。此步骤的半导体结构的俯视图未发生变化，可以参考图16(b)。

第二源漏层62和字线32均位于第一沟槽2与第二沟槽5之间，且第二源漏层62与字线32相对设置。第二源漏层62还与栅介电层31相接触。

另外，在第三方向Z上相邻排布的第二源漏层62被隔离结构41隔开，从而避免发生相互干扰。在第一方向X上排布的第二源漏层62被第二隔离膜51隔开，从而避免发生互联。

至此，基于图16(a)～图16(b)、图17以及图18所示的步骤，可以在相邻第二子沟槽50的交界处形成背向第二沟槽5凸出的第二源漏层62。也就是说，第二隔离膜51可以作为形成第二源漏层62的掩膜，从而避免相邻第二源漏层62在第一方向X上产生互联。

参考图19，去除靠近第二沟槽5内部的部分第二源漏层62，以形成接触口52。示例地，采用各向同性刻蚀去除被第二隔离膜51露出的部分第二源漏层62，以增大第二源漏层62被露出的面积。此步骤的半导体结构的俯视图未发生变化，可以参考图16(b)。

参考图20，在接触口52中形成金属硅化物层63。即，形成与第二源漏层62相接触的金属硅化物层63，且金属硅化物层63位于第二源漏层62靠近第二沟槽5内部的一侧。示例地，先在接触口52内沉积一层金属层，对金属层进行退火处理，以使金属层与第二源漏层62发生反应从而生成金属硅化物层63。

金属硅化物层63能够减少后续形成的位线64与第二源漏层62的接触电阻，从而提高半导体结构的电性能。在另一些实施例中，也可以不形成金属硅化物层63。

需要说明的是，接触口52能够增大金属硅化物层63与第二源漏层62的接触面积，从而降低接触电阻。在一些实施例中，金属硅化物层63可以只附着于接触口52的内壁，而不填充满接触口52，即后续形成的位线64还可以填充于接触口52，从而有利于增大位线64的填充空间，并且增大位线64与金属硅化物层63的接触面积。在另一些实施例中，金属硅化物层63也可以填充满接触口52。

参考图21(a)～图21(b)，形成填充第二沟槽5的多条位线64，位线64沿第一方向X延伸，位线64与第二源漏层62电连接，即每条位线64在第一方向X上与多个第二源漏层62电连接。在第三方向Z上相邻排布的两条位线64被隔离结构41隔开。位线64还与金属硅化物层63相接触。

示例地，在第二沟槽5中沉积钨和氮化钛等金属以作为位线64。沉积金属后，对金属进行抛光磨平。

参考图22(a)～图22(b)，回刻部分位线64，并形成第三隔离膜52以封闭第二沟槽5的顶部。第三隔离膜52能够对位线64起到保护作用，避免其受到污染、氧化。

参考图23(a)～图23(b)，形成位线64后，去除牺牲层22。另外，还去除位于第一子沟槽20侧壁的第一隔离膜21，从而露出第一子沟槽20的侧壁。

示例地，采用湿法刻蚀工艺去除牺牲层22和第一隔离膜21。

参考图24，去除牺牲层22后，在第一子沟槽20的侧壁形成第一源漏层61。第一源漏层61还与栅介电层31相接触。具体地，对第一子沟槽20的侧壁进行掺杂处理，以形成第一源漏层61。示例地，采用等离子体掺杂工艺在第一沟槽2内暴露的衬底1中注入n型掺杂离子。

需要注意的是，第一源漏层61在第二方向Y上的掺杂深度较浅，从而能够使得第一源漏层61与字线32在第一方向上X上错开，避免二者之间产生交叠区，或者减小二者的交叠面积，进而避免第一源漏层61与字线32之间发生漏电的问题。

另外，在第三方向Z上相邻排布的第一源漏层61被隔离结构41隔开，以避免相邻第一源漏层61之间发生相互干扰。

参考图25(a)～图25(b)，在第一沟槽2的侧壁以及衬底1的上表面形成初始介质层711，初始介质层711还覆盖第一源漏层61。示例地，沉积高介电常数材料以作为初始介质层711。高介电常数材料有利于提高电容容量。

参考图26(a)～图26(b)，去除位于衬底1上表面的初始介质层711，第一沟槽2侧壁的初始介质层711作为介质层71。

继续参考图26(a)～图26(b)，形成填充第一沟槽2的多个电容极板72，电容极板72还覆盖介质层71；多个电容极板72在第三方向Z上排列并在第一方向X上延伸。在第三方向Z上相邻排布的电容极板72被隔离结构41隔开。

也就是说，第一源漏层61、电容极板72、介质层71构成了电容，此电容与第一源漏层61、第二源漏层62和字线32所构成的晶体管相连。可以理解的是，由于第一源漏层61还作为电容的一个极板，因而有利于省去第一源漏层61与电容之间的电连接结构，如此，生产工艺更加简单。

示例地，在第一沟槽2中填充钨和氮化钛等金属作为电容极板72，此后，对电容极板72以及衬底1的上表面进行抛光处理。

参考图27(a)～图27(b)，回刻部分电容极板72，并沉积第四隔离膜23以封闭第一沟槽2的顶部，第四隔离膜23可以对电容极板72起到保护作用。示例地，第四隔离膜23的材料可以为氮化硅。

至此，基于图1(a)～图27(b)所示的步骤，可以完成3D DRAM的前段制造。值得注意的是，按照前述顺序进行各工艺步骤有利于减少对半导体结构的污染，减少杂质残留。在另一些实施例中，也可以对各工艺步骤的顺序可以进行调整。比如，先形成第二沟槽5，并基于波浪形状的第二沟槽5形成第二源漏层62、金属硅化物层63以及位线64等结构；此后，再形成第一沟槽2，并基于波浪形状的第一沟槽2形成字线32、介质层71、电容极板72等结构。再比如，先形成第一沟槽2、字线32、第一源漏层61、介质层71和电容极板72等结构，此后再形成第二沟槽5、第二源漏层62和位线64等结构。

综上所述，本公开实施例采用博世工艺形成具有波浪形状的第一沟槽2和第二沟槽5，并基于波浪形状的第一沟槽2形成字线32和第一源漏层61，基于波浪形状的第二沟槽5形成第二源漏层62。由此，可以在硅衬底1内形成晶体管，且避免使用IGZO和Superlattice这两种技术，从而可以减少半导体结构内的缺陷，提高半导体结构的性能。

如图27(a)～图27(b)、图28所示，本公开一实施例提供一种半导体结构，此半导体结构可以采用前述实施例提供的制造方法进行制造，有关此半导体结构的详细说明可以参考前述实施例。在此不再赘述。

半导体结构包括：衬底1，衬底1内具有第一沟槽2和第二沟槽5，且二者的深度方向均为第一方向X；第一沟槽2包括多个在第一方向X排布的第一子沟槽20，第二沟槽5包括多个在第一方向X排布的第二子沟槽50，且第一子沟槽20和第二子沟槽50的侧壁均呈外凸形；相邻第一子沟槽20的交界处具有背向第一沟槽2凸出的字线32；第一子沟槽20的侧壁具有第一源漏层61；相邻第二子沟槽50的交界处具有背向第二沟槽5凸出的第二源漏层62；第二源漏层62和字线32均位于第一沟槽2与第二沟槽5之间，且第二源漏层62与字线32相对设置。

下面将对半导体结构进行具体说明。

首先需要说明的是，半导体结构内具有第一方向X、第二方向Y和第三方向Z，这三个方向不相同。示例地，第一方向X垂直于第二方向Y和第三方向Z，且第二方向Y与第三方向Z垂直。在一些实施例中，半导体结构可以为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)。

半导体结构还包括：栅介电层31，栅介电层31覆盖字线32远离第一沟槽2内部的侧面，栅介电层31还与第一源漏层61和第二源漏层62相接触。即第一源漏层61、第二源漏层62、字线32和栅介电层31可以用于构成晶体管。

半导体结构还包括：填充第一沟槽2的多个电容极板72；多个电容极板72在第三方向Z上间隔排布且沿第一方向X延伸。半导体结构还包括：位于第一沟槽2侧壁的介质层71，介质层71还位于第一源漏层61与电容极板72之间。即第一源漏层61、介质层71和电容极板72构成电容。电容与晶体管可构成基本的存储单元。

参考图28，图28为图27(a)的局部放大图，在向字线32提供开启电压时，可形成两个沟道，即字线32上下两侧的第一源漏层61与第二源漏层62之间均有电流流动。在晶体管导通时，电容可以存储电荷或释放电荷。

继续参考图27(a)，由于上下两个晶体管共用一个第一源漏层61，因此，为了防止发生读写错误，可以不同时开启相邻两个晶体管。在一些实施例中，晶体管包括隔离晶体管和有效晶体管，隔离晶体管和有效晶体管在第一方向X上交替排列。向隔离晶体管提供常关的电压，以使其隔离两个有效晶体管。换言之，两个有效晶体管之间设有一个隔离晶体管，从而增大了有效晶体管之间的距离，且隔离晶体管处于常关状态，从而对两个有效晶体管起到隔离作用，避免相邻两个有效晶体管之间的相互干扰。

参考图27(b)，第一沟槽2和第二沟槽5在第二方向Y上排列，且二者均沿第三方向Z延伸。在一些实施例中，第一沟槽2为多个，第二沟槽5为多个，且第一沟槽2和第二沟槽5在第二方向Y上交替排布，从而有利于增多晶体管和电容的数量，进而提高存储容量。

在一些实施例中，参考图27(a)～图27(b)，多个第一源漏层61在第三方向Z上间隔排列；多个第二源漏层62在第三方向Z上间隔排列；字线32沿第三方向Z延伸。也就是说，多个晶体管可以在第三方向Z上排列，且字线32可以作为在第三方向Z上排列的多个晶体管的栅极。

半导体结构还包括填充于第二沟槽5的多条位线64，多条位线64在第三方向Z上间隔排布且沿第一方向X延伸；位线64与第二源漏层62电连接。也就是说，位线64与第一方向X排布的多个第二源漏层62电连接。位线64与外围电路电连接，位线64用于读取存储单元的存储数据或者向存储单元写入数据。

此外，半导体结构还包括隔离结构41，多个隔离结构41沿第二方向Y延伸且在第三方向Z上排布；隔离结构41横跨第一沟槽2和第二沟槽5。也就是说，隔离结构41用于隔离在第三方向Z上排列的多个晶体管，但并未截断字线32。具体地，在第三方向Z上相邻排布的第一源漏层61被隔离结构41隔开，在第三方向Z上相邻排布的第二源漏层62被隔离结构41隔开。此外，隔离结构41还用于隔离在第三方向Z上相邻的位线64，以及在第三方向Z上相邻的电容极板72。

综上所述，本公开实施例所提供的半导体结构具有3D堆叠的晶体管和电容，晶体管和电容构成存储单元。在第一方向X，可以通过不同时开启相邻存储单元的方式，以避免相邻存储单元的干扰。在第三方向Z，相邻存储单元被隔离结构隔开。

Claims (17)

1.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，在所述衬底内形成第一沟槽和第二沟槽，且二者的深度方向均为第一方向；

所述第一沟槽包括多个在所述第一方向排布的第一子沟槽，所述第二沟槽包括多个在所述第一方向排布的第二子沟槽，且所述第一子沟槽和所述第二子沟槽的侧壁均呈外凸形；

在相邻所述第一子沟槽的交界处形成背向所述第一沟槽凸出的字线；

在所述第一子沟槽的侧壁形成第一源漏层；

在相邻所述第二子沟槽的交界处形成背向所述第二沟槽凸出的第二源漏层；所述第二源漏层和所述字线均位于所述第一沟槽与所述第二沟槽之间，且所述第二源漏层与所述字线相对设置。

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述字线前，还包括：

在相邻所述第一子沟槽的交界处形成背向所述第一沟槽凸出的孔洞；

在所述孔洞的内壁形成栅介电层，所述栅介质层覆盖所述字线，并与所述第一源漏层和所述第二源漏层相接触。

3.根据权利要求2所述的半导体结构的制造方法，其特征在于，形成所述孔洞的步骤包括：

在所述第一沟槽的侧壁形成第一隔离膜，位于相邻所述第一子沟槽交界处的所述第一隔离膜朝向所述第一子沟槽的内部凸出设置；

去除位于相邻所述第一子沟槽交界处的所述第一隔离膜，以露出位于所述相邻所述第一子沟槽的交界处的所述衬底；

对被所述第一隔离膜露出所述衬底进行刻蚀，以形成所述孔洞。

4.根据权利要求3所述的半导体结构的制造方法，其特征在于，去除位于相邻所述第一子沟槽交界处的所述第一隔离膜，以露出位于所述相邻所述第一子沟槽的交界处的所述衬底；包括：

以所述衬底自身为掩膜，沿所述第一方向刻蚀位于相邻所述第一子沟槽的交界处的部分所述第一隔离膜；

采用各向同性刻蚀工艺，去除位于相邻所述第一子沟槽的交界处的剩余的所述第一隔离膜，以露出位于所述相邻所述第一子沟槽的交界处的所述衬底。

5.根据权利要求2所述的半导体结构的制造方法，其特征在于，还包括：在所述孔洞内形成绝缘层，所述绝缘层位于所述字线朝向所述第一沟槽的一侧；

所述栅介电层还覆盖所述绝缘层的表面。

6.根据权利要求2所述的半导体结构的制造方法，其特征在于，形成所述字线的步骤包括：

在所述第一沟槽的侧壁以及所述孔洞内形成初始字线；

采用各向同性刻蚀工艺以去除位于所述第一沟槽侧壁和所述孔洞内的部分所述初始字线，所述孔洞内剩余的所述初始字线作为所述字线。

7.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第一沟槽和所述第二沟槽在第二方向上排列，且二者均沿第三方向延伸；所述第二方向垂直于所述第三方向，且二者均垂直于所述第一方向；

所述字线沿所述第三方向延伸；

所述制造方法还包括：形成多个间隔设置的隔离结构；多个所述隔离结构沿第二方向延伸且在所述第三方向上排布；

所述隔离结构横跨所述第一沟槽和所述第二沟槽；所述隔离结构包覆多条所述字线；

在所述第三方向上相邻排布的所述第一源漏层被所述隔离结构隔开；

在所述第三方向上相邻排布的所述第二源漏层被所述隔离结构隔开。

8.根据权利要求7所述的半导体结构的制造方法，其特征在于，

还包括：形成填充所述第二沟槽的多条位线，所述位线沿所述第一方向延伸；所述位线与所述第二源漏层电连接；

在所述第三方向上相邻排布的两条所述位线被所述隔离结构隔开。

9.根据权利要求8所述的半导体结构的制造方法，其特征在于，

形成所述字线后，还包括：在所述第一沟槽中填充牺牲层；

形成所述牺牲层后，形成所述第二沟槽；

形成所述第二沟槽后，形成所述隔离结构，所述隔离结构还将所述牺牲层分割为多个；

形成所述隔离结构后，形成所述第二源漏层和所述位线；

形成所述位线后，去除所述牺牲层；

去除所述牺牲层后，对所述第一子沟槽的侧壁进行掺杂处理，以形成所述第一源漏层。

10.根据权利要求7所述的半导体结构的制造方法，其特征在于，形成所述隔离结构后，还包括：

在所第一沟槽的侧壁形成介质层，所述介质层还覆盖所述第一源漏层；

形成填充所述第一沟槽的多个电容极板，所述电容极板还覆盖所述介质层；在所述第三方向上相邻排布的所述电容极板被所述隔离结构隔开。

11.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第二源漏层的步骤包括：

在所述第二沟槽的侧壁形成初始第二隔离膜，位于相邻所述第二子沟槽交界处的所述第二隔离膜朝向所述第二子沟槽的内部凸出设置；

去除位于相邻所述第二子沟槽交界处的所述初始第二隔离膜，以露出位于所述相邻所述第二子沟槽的交界处的所述衬底；剩余的所述初始第二隔离膜作为第二隔离膜；

对被所述第二隔离膜露出所述衬底进行掺杂处理以形成所述第二源漏层。

12.根据权利要求1所述的半导体结构的制造方法，其特征在于，还包括：形成与所述第二源漏层相接触的金属硅化物层，且所述金属硅化物层位于所述第二源漏层靠近所述第二沟槽内部的一侧。

13.根据权利要求12所述的半导体结构的制造方法，其特征在于，在形成所述金属硅化物层前，还包括：

去除靠近所述第二沟槽内部的部分所述第二源漏层，以形成接触口；

在所述接触口中形成所述金属硅化物层。

14.一种半导体结构，其特征在于，包括：

衬底，所述衬底内具有第一沟槽和第二沟槽，且二者的深度方向均为第一方向；所述第一沟槽包括多个在所述第一方向排布的第一子沟槽，所述第二沟槽包括多个在所述第一方向排布的第二子沟槽，且所述第一子沟槽和所述第二子沟槽的侧壁均呈外凸形；

相邻所述第一子沟槽的交界处具有背向所述第一沟槽凸出的字线；

所述第一子沟槽的侧壁具有第一源漏层；

相邻所述第二子沟槽的交界处具有背向所述第二沟槽凸出的第二源漏层；所述第二源漏层和所述字线均位于所述第一沟槽与所述第二沟槽之间，且所述第二源漏层与所述字线相对设置。

15.根据权利要求14所述的半导体结构，其特征在于，还包括：栅介电层，所述栅介电层覆盖所述字线远离所述第一沟槽内部的侧面，所述栅介电层还与所述第一源漏层和所述第二源漏层相接触。

16.根据权利要求14所述的半导体结构，其特征在于，还包括：填充于所述第二沟槽的多条位线，多条所述位线在第三方向上间隔排布且沿所述第一方向延伸；所述第三方向垂直于所述第一方向；所述位线与所述第二源漏层电连接；

所述字线沿所述第三方向延伸；

多个所述第一源漏层在所述第三方向上间隔排列；多个所述第二源漏层在所述第三方向上间隔排列。

17.根据权利要求14所述的半导体结构，其特征在于，还包括：填充所述第一沟槽的多个电容极板；多个所述电容极板在第三方向上间隔排布且沿所述第一方向延伸；所述第三方向垂直于所述第一方向；

所述半导体结构还包括：位于所述第一沟槽侧壁的介质层，所述介质层还位于所述第一源漏层与所述电容极板之间。