JPH0377369A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置及びその製造方法に係り、特
にデータ蓄積領域（キャパシタ）に蓄積された電荷によ
り情報記憶を行う、１１〜ランジスタ／１データ蓄積領
域のメモリセル構造をもつ半導体記憶装置及びその製造
方法に関する。

（従来の技術） 第３図は従来のダイナミックＲＡＭ（ｄ、ＲＡＭ）の断
面図であって、２０は半導体基板、２１は分離領域、２
２はデータ線、２３はノード電極、２４は容量絶縁膜、
２５はプレート電極、２６はデータ蓄積領域、２７はＡ
、Ｑ（アルミニウム）配線である。

同図において、ｄＲ，Ａ　Ｍは、情報を電荷の形で保持
するデータ蓄積領域２６と、その電荷を外部回路とやり
とりするためのデータ線２２と、図示しないスイッチン
グＭ　ＯＳ　ｈランジスタとにより構成されている。

（発明が解決しようとする課題） １ユ述のような構成のｄＲＡＭのメモリセルは、増幅作
用が本質的に小さく、その分、低雑音化が重要となる。

しかし高集積・大容量化と共に、メモリセルからの信号
電圧が小さくなり、雑音は大きくなるため、これらの雑
音対策が−ｍ重要となる。

高集積・大容量化と共に雑音が増大する環内の１つとし
て、各種寄生容量の増大による影響があるが、特にデー
タ線間の寄生容量の増大によ−）で生じる雑音はｄＲＡ
Ｍを作成する上で重要な問題となる（これらの技術に関
しては″雑誌ニスペクトラム、ＶＯｌ、０＋、　Ｎ［１
１２１９８８−１２Ｐ、］、２　Ｂ立製作所伊藤″に記
載がある）。

本発明の目的は、高集積化を容易にし、しかも雑音の防
止を図り、動作の安定化を可能にした半導体記憶装置及
びその製造方法を提供することにある。

（課題を解決するための手段） 上記目的を達成するため、本発明は、半導体記憶装置と
して、メモリセルの同一センスアンプに接続される第１
のデータ対線と、この第１のデータ対線に隣接する第２
のデータ対線とを２層に形成し、前記第１のデータ対線
と第２のデータ対線との間に絶縁膜を介して定電位に固
定できる導電層を設けたことを特徴とし、また半導体記
憶装置の製造方法として、半導体基板に所定の構造を形
成したメモリセル領域上に第１のデータ対線をＬ列おき
に形成し、この第１のデータ対線上に形成した第１の絶
縁膜りに導電層を形威し、この導電層に第１の開孔部を
写真食刻法を用いて設け、次に導電Ｍ上に第２の絶縁膜
を形威した後、前記第１の開孔部内部に第２山開孔部を
設け、その後、前記第１のデータ対線に接続されたメモ
リセルに潰接するメモリセルと前記第２の開孔部で接続
した第２のデータ対線を形成し、この第２のデータ対線
上に形威した第３の絶縁膜上にデータ蓄積頭領を形威し
、さらにこのデータ蓄積領域上に形成した第福の絶縁股
上に前記導電Ｍに接続するＡ［配線を形成したことを特
徴とする。

（作　用） 上記手段を採用したため、第１−２第２のデータ対線を
層状に形成することによりデータ対線の高集積化が容易
になり、また隣接線の電位変化の影響が大きな各データ
対線間に、定電位に固定できる導電層を設けたことによ
る電磁シールドがなされることになる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明による半導体記憶装置の一実施例である
ｄＲＡＭの断面図であって、１はシリコンよりなる半導
体基板、２は分離領域、２ａはド磨の絶縁膜、３は第１
のデータ対線、４は第１の絶縁膜、５は導電層、６は第
２の絶縁膜、７は開１」部、８は第２のデータ対線、９
は第３の絶縁膜、１０はノード電極、１１は容量絶縁膜
、１２はプレート電極、１３はデータ蓄積領域、１４は
第４の絶縁膜、１５はＡＱ配線である。

同図において、所定の分離領域２とスイッチングＭ、０
５Ｉ−ランジスタ（図示せず）を形成した半導体基板↓
上に、下潮の絶縁膜２ａを介して１列おきに設けられた
第１のデータ対線３と、この第１のデータ対線；３に隣
接する残りの列に設けられた第２のデータ対線８とを、
第１の絶縁膜４．電磁シールド用の導電層５．第２の絶
縁膜６を介して屑状に形成しである。

前記導電層５の所定の領域に後述する方法で開孔部７が
設けられ、導電層５上に第３の絶縁膜９が形成されてい
る。そして前記開孔部７内部を通り、かつ半導体基板１
中のメモリセル領域所定部に接続するように第３の絶縁
膜９上には、ノード電極１０と容量絶縁膜１１とプレー
ト電極１２よりなるデータ蓄積領域１３が形成されてい
る。前記プレート電極１２の上には第４の絶縁膜１４を
介してＡＱ配線１５が形成されている。

なお、前記導電層５を定電位に固定するためのＡ、Ｑ配
線１５部分はメモリセル周辺領域で形成されるため図示
していない。

上記のｄＲＡＭのメモリセルは、情報を電荷の形で保持
するノード電極１０と容量絶縁膜１１とプレート電極１
２よりなるデータ蓄積領域１３と、その電荷を外部回路
とやりとりするためのデータ対線３゜８と、図示しない
スイッチングＭＯＳトランジスタにより構成されている
。

また前記第１のデータ対線３と第２のデータ対線８とは
、互いに碑接するメモリセルに接続され、かつ、メモリ
セルの同一センスアンプ（図示せず）に接続されている
。

上記の構成にしたため、配線間の干渉雑音の低減化が必
要な１トランジスタ／ｌデータ蓄積領域の構成であるメ
モリセルのデータ対線３，８間に定電位に固定できる導
電層５を介在させて電磁シールドしているので、雑音の
影響を受けずに安定した動作のｄＲＡＭとなる。

第２図（ａ）〜（ｄ、）は本発明による半導体記憶装置
の製造方法の一実施例の工程を説明するための断面図で
ある。

第２図（ａ）において、例えば絶縁膜埋込み分離法で形
成した分離領域２ヒ図示しないスイッチングＭＯＳトラ
ンジスタとを形成した半導体基板１−Ｌに、高融点金属
シリサイドや、そのポリサイドを用いた第１のデータ対
線３を写真食刻法で１列おきに形成し、その後、前記第
１のデータ対線３七に、ＣＶＤ法で形成した酸化シリコ
ン膜などからなる第１の絶縁膜４を介して、シリコン膜
、高融点金属シリサイド膜、高融点金属膜などの纏電ｗ
Ｊ５を例えばＣＶＤ法、またはスパッタ蒸着法で形成す
る。次に前記Ｓ電層５の所定の領域に前記導電層５の上
層と不磨を電気的に接続する第上の開孔部７ａをレジス
ト１６ａを用いた写真食刻法で形成する。

第２図（ｂ）において、前記導電Ｍ５辷に酸化ジノコン
膜などの第２の絶縁膜６をＣＶＤ法で形成し、前記第１
の開孔部７ａ内部の所定領域に写真食刻法を用いて図示
しない開孔部を形成し、次に１′＋ｆ記第（のデータ対
線３に隣接する残りの列に第２のデータ対線８を第１の
データ対線３と同一材料でレジスト１６ｂを用いて写真
食刻法によって形成する。

第２図（ｃ）において、前記第２のデータ対線８上に酸
化シリコン膜の第３の絶縁膜９をＣＶ　ＩＩ）法で形成
し１次に前記ト屓の絶縁膜２ａと第１、第２、第３の絶
縁膜４，６．９に第２の開孔部７ｂをレジスト１６ｅを
用いて写真食刻法により形成する。

第２図（ｄ）において、前記第３の絶縁膜９上と第２の
開孔部７ｂ内に、ノード電極１０と容量絶縁膜１１とプ
レート電極１２とからなるデータ蓄積領域１３を写真食
刻法を用いて形成する。

前記第２の開孔部７ｂで第工、第２のデータ対線３，８
と各データ蓄積領域１４とが接続することになる。

前記ノード電極１０とプレート電ｔ４１２の材料に、例
えばＣＶＤ法またはスパッタリング法で形成した多結品
シリコンや高融点金属シリサイドや高融点金属などの単
一膜またはそれらの複合膜を用いることが可能であり、
また前記容量絶縁１摸１１には。

熱酸化法やＣＶＤ法で形成したシリコン酸化膜。

ＣＶＤ法で形成したシリコン窒化膜、タンタル酸化膜、
ハフニウム酸化膜なとの誘電体膜、または例えば久バッ
タ蒸着法で形成したチタン酸バリウムなどの強誘電体膜
を、ｌ１ｉ−膜またはそれらの複合膜にして用いること
が可能である。

そして前記データ蓄積領域１３のプレート電ＰＡ１２上
に、ＣＶＤ法で形成したシリコン酸化膜などの第４の絶
縁膜１４を介し、写真食刻法を用いて前記導電層５や他
のト層領域に接続するＡＧ配線１５を形成することによ
り所望のｄ　ＲＡＭが完成される。

なお１本発明は前記実施例に限られるものでなく、例え
ば、データ蓄積領域１３を半導体基板１とデータ対線３
，８の間や、半導体基板土中に形成するなど、種々の変
形が可能である。

（発明の効果） 本発明によれば、第１のデータ対線と第２のデータ対線
との間に絶縁膜及び定電位に固定できる導電層を介在さ
せた層状構成とすることにより、データ対線の高集積化
が容易になると共に、データ対線間の干渉雑音が導電層
により電磁シールドされて低減され、動作の安定した半
導体装置及びその製造方法を提供できる。

【図面の簡単な説明】

第１図は本発明により半導体記憶装置の一実施例の断面
図、第２図（ａ）、第２図（ｂ）、第２図（Ｃ）。 第２図（ｄ）は本発明による半導体記憶装置の製造方法
の一実施例の工程を説明するための断面図。 第３図は従来例の半導体記憶装置の断面図である。 （・・・半導体基板、　２・・・分離領域、　２ａ・・
・下層の絶縁膜、　　３・・・第１のデータ対線、　４
・・・第１の絶縁膜、　５・・・導電層、６・・第２の
絶縁膜、　７ａ・・・第１の開口部、７ｂ・・・第２の
開口部、　８・・・第２のデータ対線、　　９・・・第
３の絶縁膜、　１０・・・ノード電極、１１・・・容量
絶縁膜、　１２・・・プレート電極、　１３・・・デー
タ蓄積領域、　１４・第４の絶縁膜、１５・・・ＡＱ配
線、　１６ａ。 １６ｂ、　１６ｃ・・・レジスト。

Claims (8)

【特許請求の範囲】
1. （１）メモリセルの同一センスアンプに接続される第１
   のデータ対線と、この第１のデータ対線に隣接する第２
   のデータ対線とを２層に形成し、前記第１のデータ対線
   と第２のデータ対線との間に絶縁膜を介して定電位に固
   定できる導電層を設けたことを特徴とする半導体記憶装
   置。
2. （２）前記導電層がシリコン膜であることを特徴とする
   請求項（１）記載の半導体記憶装置。
3. （３）前記導電層が高融点金属シリサイド膜であること
   を特徴とする請求項（１）記載の半導体記憶装置。
4. （４）前記導電層が高融点金属膜であることを特徴とす
   る請求項（１）記載の半導体記憶装置。
5. （５）半導体基板に所定の構造を形成したメモリセル領
   域上に第１のデータ対線を１列おきに形成し、この第１
   のデータ対線上に形成した第１の絶縁膜上に導電層を形
   成し、この導電層に第１の開孔部を写真食刻法を用いて
   設け、次に導電層上に第２の絶縁膜を形成した後、前記
   第１の開孔部内部に第２の開孔部を設け、その後、前記
   第１のデータ対線に接続されたメモリセルに隣接するメ
   モリセルと前記第２の開孔部で接続した第２のデータ対
   線を形成し、この第２のデータ対線上に形成した第３の
   絶縁膜上にデータ蓄積領域を形成し、さらにこのデータ
   蓄積領域上に形成した第４の絶縁膜上に前記導電層に接
   続するアルミニウム配線を形成したことを特徴とする半
   導体記憶装置の製造方法。
6. （６）前記導電層がＣＶＤ法で形成したシリコン膜であ
   ることを特徴とする請求項（５）記載の半導体記憶装置
   の製造方法。
7. （７）前記導電層がスパッタ蒸着法で形成した高融点金
   属シリサイド膜であることを特徴とする請求項（５）記
   載の半導体記憶装置の製造方法。
8. （８）前記導電層が、スパッタ蒸着法で形成した高融点
   金属膜であることを特徴とする請求項（５）記載の半導
   体記憶装置の製造方法。