JPH04122065A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04122065A JPH04122065A JP2243477A JP24347790A JPH04122065A JP H04122065 A JPH04122065 A JP H04122065A JP 2243477 A JP2243477 A JP 2243477A JP 24347790 A JP24347790 A JP 24347790A JP H04122065 A JPH04122065 A JP H04122065A
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- JP
- Japan
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- electrode
- bit line
- plate electrode
- potential
- capacity element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、Ｄ ＲＡ Ｍと称されており、トランジスタ
と容量素子とでメモリセルが構成されている半導体メモ
リに関するものである。
と容量素子とでメモリセルが構成されている半導体メモ
リに関するものである。
［発明の概要］
本発明は、上記の様な半導体メモリにおいて、電位を固
′定した導電層を容量素子とビット線との間に配するこ
とによって、安定な動作を確保することができる様にし
たものである。
′定した導電層を容量素子とビット線との間に配するこ
とによって、安定な動作を確保することができる様にし
たものである。
第２図は、オープンビット線構造を採用した積層容量型
ＤＲＡＭの一従来例を示している。この−従来例では、
Ｓｉ基板１１に形成されたトランジスタ１２と容量素子
１３とで１つのメモリセルが構成されている。
ＤＲＡＭの一従来例を示している。この−従来例では、
Ｓｉ基板１１に形成されたトランジスタ１２と容量素子
１３とで１つのメモリセルが構成されている。
トランジスタ１２のゲート電極がワード線１４であり、
容量素子１３は蓄積ノード１５とキャパシタ絶縁膜１６
とプレート電極１７とから成っている。
容量素子１３は蓄積ノード１５とキャパシタ絶縁膜１６
とプレート電極１７とから成っている。
トランジスタ１２はｎ゛拡散層２１．２２をソース・ド
レイン領域としており、ｎ゛拡散層２１には蓄積ノード
１５が接続され、ｎ゛拡散層２２にはコンタクト孔２３
を介してビット線２４が接続されている。
レイン領域としており、ｎ゛拡散層２１には蓄積ノード
１５が接続され、ｎ゛拡散層２２にはコンタクト孔２３
を介してビット線２４が接続されている。
プレート電極１７は層間絶縁膜２５に覆われており、ビ
ット線２４は層間絶縁膜２５上に延在しでいる。
ット線２４は層間絶縁膜２５上に延在しでいる。
［発明が解決しようとする課題］
ところで、ＤＲＡＭの高集積化に伴い、消費電力の増大
を防止するために電源電圧を低下させているので、メモ
リセル内における諸雑音への対策が課題になっている。
を防止するために電源電圧を低下させているので、メモ
リセル内における諸雑音への対策が課題になっている。
しかし、上述の一従来例では、プレート電極１７とビッ
トＩ２４との間には層間絶縁膜２５が存在しているだけ
であるので、第２図に示す様に、プレート電極１７とビ
ット線２４とが容量結合されている。
トＩ２４との間には層間絶縁膜２５が存在しているだけ
であるので、第２図に示す様に、プレート電極１７とビ
ット線２４とが容量結合されている。
このため、メモリセルからデータを読み出すためにビッ
ト線２４を充放電すると、このビ、／ト線２４がプレー
ト電極１７に干渉雑音を及ぼす。この結果、プレート電
極１７の電位が変動し、容量素子１３に記憶されている
データが破壊される危険がある。従って、この干渉雑音
が上述の諸雑音の中でも大きな問題になっている。
ト線２４を充放電すると、このビ、／ト線２４がプレー
ト電極１７に干渉雑音を及ぼす。この結果、プレート電
極１７の電位が変動し、容量素子１３に記憶されている
データが破壊される危険がある。従って、この干渉雑音
が上述の諸雑音の中でも大きな問題になっている。
この干渉雑音は、メモリセル面積を縮小するためにオー
プンビット線構造を採用した場合、折り返しビット線構
造の様にビット線対による雑音相殺効果を期待できない
ので、特に問題である。従って、上述の一従来例では、
安定な動作を確保することが難しい。
プンビット線構造を採用した場合、折り返しビット線構
造の様にビット線対による雑音相殺効果を期待できない
ので、特に問題である。従って、上述の一従来例では、
安定な動作を確保することが難しい。
これに対しては、プレート電極１７をシリサイド膜や金
属膜で形成して低抵抗化し、このプレート電極１７への
電荷供給効果を高めることによって、雑音によるプレー
ト電極１７の電位変動を防止する方法もある。
属膜で形成して低抵抗化し、このプレート電極１７への
電荷供給効果を高めることによって、雑音によるプレー
ト電極１７の電位変動を防止する方法もある。
しかし、プレート電極１７をシリサイド膜や金属膜で形
成するとキャパシタ絶縁膜１６を劣化させるので、この
方法は実用化が困難である。
成するとキャパシタ絶縁膜１６を劣化させるので、この
方法は実用化が困難である。
［課題を解決するための手段］
本発明による半導体メモリでは、電位を固定された導電
層２７が容量素子１３とピッＨ’ｉ２４との間に配され
ている。
層２７が容量素子１３とピッＨ’ｉ２４との間に配され
ている。
本発明による半導体メモリでは、導電層２７のために、
容量素子１３とビット線２４とが容量結合されていない
。従って、ビット線２４に電位変動があっても容量素子
１３に干渉雑音が発生せず、容量素子１３に記憶されて
いるデータの破壊がない。
容量素子１３とビット線２４とが容量結合されていない
。従って、ビット線２４に電位変動があっても容量素子
１３に干渉雑音が発生せず、容量素子１３に記憶されて
いるデータの破壊がない。
以下、オーブンビット線構造の積層容量型ＤＲＡＭに通
用した本発明の一実施例を、第１図を参照しながら説明
する。
用した本発明の一実施例を、第１図を参照しながら説明
する。
本実施例は、第１図に示す様に、プレート電極１７が５
ｉ０２膜等の絶縁膜２６に覆われており、この絶縁膜２
６上に電界シールド用のプレート電極２７が積層されて
おり、このプレート電極２７が層間絶縁膜２５に覆われ
ていることを除いて、第２図に示した一従来例と実質的
に同様の構成を有している。
ｉ０２膜等の絶縁膜２６に覆われており、この絶縁膜２
６上に電界シールド用のプレート電極２７が積層されて
おり、このプレート電極２７が層間絶縁膜２５に覆われ
ていることを除いて、第２図に示した一従来例と実質的
に同様の構成を有している。
プレート電極２７は、低抵抗であることが望ましいので
、金属タングステン等の高融点金属やそのシリサイド等
で形成されている。
、金属タングステン等の高融点金属やそのシリサイド等
で形成されている。
絶縁膜２６は、容量素子１３の容量には寄与しないので
、厚くすることができる。従って、プレート電極２７を
金属タングステン等で形成しても、この金属タングステ
ン等とプレート電極１７を形成している多結晶Ｓｉ等と
の反応物がキャパシタ絶縁膜１６に到達してこのキャパ
シタ絶縁膜１６が劣化するのを防止することができる。
、厚くすることができる。従って、プレート電極２７を
金属タングステン等で形成しても、この金属タングステ
ン等とプレート電極１７を形成している多結晶Ｓｉ等と
の反応物がキャパシタ絶縁膜１６に到達してこのキャパ
シタ絶縁膜１６が劣化するのを防止することができる。
プレート電極２７はプレート電極１７と同一のマスクで
パターニングしてもよく、そうすればマスク工程を削減
することができる。
パターニングしてもよく、そうすればマスク工程を削減
することができる。
プレート電極２７の電位はどの様な値に固定してもよい
。しかし、プレート電極１７と同一の電位（＋／２■ｃ
ｃ）にしておけば、絶縁膜２６に結晶欠陥が存在してい
ても、この結晶欠陥を介して両方のプレート電極１７．
２７間に５リーク電流が流れるのを防止することができ
る。
。しかし、プレート電極１７と同一の電位（＋／２■ｃ
ｃ）にしておけば、絶縁膜２６に結晶欠陥が存在してい
ても、この結晶欠陥を介して両方のプレート電極１７．
２７間に５リーク電流が流れるのを防止することができ
る。
この場合、コンタクト孔（図示せず）を介して両方のプ
レート電極１７．２７間士を接続させるが、このコンタ
クト孔はキャパシタ絶縁膜１６から十分に離れた位置に
設けるのが望ましい。
レート電極１７．２７間士を接続させるが、このコンタ
クト孔はキャパシタ絶縁膜１６から十分に離れた位置に
設けるのが望ましい。
これは、既述の理由と同様に、プレート電極１７を形成
している多結晶Ｓｉ等とプレート電極２７を形成してい
る金属タングステン等との反応物がキャパシタ絶縁膜１
６に到達してこのキャパシタ絶縁膜１６が劣化するのを
防止するためである。
している多結晶Ｓｉ等とプレート電極２７を形成してい
る金属タングステン等との反応物がキャパシタ絶縁膜１
６に到達してこのキャパシタ絶縁膜１６が劣化するのを
防止するためである。
以上の様な本実施例では、容量素子１３のプレート電極
１７とビット線２４との間に電界シールド用のプレート
電極２７が配されている。従って、ビット線２４がプレ
ート電極１７に干渉雑音を及ぼすのを防止することがで
き、プレート電極１７の電位が変動するのを防止するこ
とができる。
１７とビット線２４との間に電界シールド用のプレート
電極２７が配されている。従って、ビット線２４がプレ
ート電極１７に干渉雑音を及ぼすのを防止することがで
き、プレート電極１７の電位が変動するのを防止するこ
とができる。
［発明の効果］
本発明による半導体メモリでは、容量素子に記憶されて
いるデータの破壊がないので、安定な動作を確保するこ
とができる。
いるデータの破壊がないので、安定な動作を確保するこ
とができる。
第１図及び第２図は本発明の夫々−実施例及び−従来例
の側断面図である。 なお図面に用いた符号において、 １２−−−−−−−−一トランジスタ １３−−−−−−−−−− 容量素子 ２４−−−−−−−−−−−− ビット線２７−−−−
＝−−−−−−プレート電極である。
の側断面図である。 なお図面に用いた符号において、 １２−−−−−−−−一トランジスタ １３−−−−−−−−−− 容量素子 ２４−−−−−−−−−−−− ビット線２７−−−−
＝−−−−−−プレート電極である。
Claims (1)
- 【特許請求の範囲】 トランジスタと容量素子とでメモリセルが構成されてい
る半導体メモリにおいて、 電位を固定された導電層が前記容量素子とビット線との
間に配されている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243477A JPH04122065A (ja) | 1990-09-13 | 1990-09-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243477A JPH04122065A (ja) | 1990-09-13 | 1990-09-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122065A true JPH04122065A (ja) | 1992-04-22 |
Family
ID=17104473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243477A Pending JPH04122065A (ja) | 1990-09-13 | 1990-09-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11665882B2 (en) | 2020-01-20 | 2023-05-30 | Kioxia Corporation | Semiconductor memory device |
-
1990
- 1990-09-13 JP JP2243477A patent/JPH04122065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11665882B2 (en) | 2020-01-20 | 2023-05-30 | Kioxia Corporation | Semiconductor memory device |
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