JPH065817A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH065817A JPH065817A JP4160549A JP16054992A JPH065817A JP H065817 A JPH065817 A JP H065817A JP 4160549 A JP4160549 A JP 4160549A JP 16054992 A JP16054992 A JP 16054992A JP H065817 A JPH065817 A JP H065817A
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Landscapes
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Abstract
(57)【要約】
【目的】 データ蓄積領域(キャパシター)に蓄積され
た電荷により情報記憶を行うdRAMの製造方法に関
し、ビット線間側壁全面および上面を導電膜で電磁シー
ルドし、ビット線間の干渉雑音の低減を図る。 【構成】 所定の分離領域1、トランジスタ(図中省
略)を設けたシリコン基板2上に形成したビット線3の
上部および側壁全面に第1の絶縁膜4、第2の絶縁膜
(サイドヴォール)5を介して第2の導電膜6を設け、
その上部に、ノード電極7,容量絶縁膜8,プレート電
極9からなる所定のデータ蓄積領域(キャパシター)を
形成した後、第2の導電膜6および所定の下層領域に接
続する金属配線10を形成する。
た電荷により情報記憶を行うdRAMの製造方法に関
し、ビット線間側壁全面および上面を導電膜で電磁シー
ルドし、ビット線間の干渉雑音の低減を図る。 【構成】 所定の分離領域1、トランジスタ(図中省
略)を設けたシリコン基板2上に形成したビット線3の
上部および側壁全面に第1の絶縁膜4、第2の絶縁膜
(サイドヴォール)5を介して第2の導電膜6を設け、
その上部に、ノード電極7,容量絶縁膜8,プレート電
極9からなる所定のデータ蓄積領域(キャパシター)を
形成した後、第2の導電膜6および所定の下層領域に接
続する金属配線10を形成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に係り、特にデータ蓄積領域(キャパシタ)に蓄積
された電荷により情報記憶を行う、1トランジスタ/1
キャパシタのメモリセル構造を持つ半導体記憶装置の製
造方法に関するものである。
方法に係り、特にデータ蓄積領域(キャパシタ)に蓄積
された電荷により情報記憶を行う、1トランジスタ/1
キャパシタのメモリセル構造を持つ半導体記憶装置の製
造方法に関するものである。
【0002】
【従来の技術】図4は従来のダイナミックRAM(DR
AM)の断面図であって、20はシリコン基板(半導体
基板)、21は分離領域、22はビット線、23はノー
ド電極、24は容量絶縁膜、25はプレート電極、26
はデータ蓄積領域、27は第1のアルミ配線層である。
AM)の断面図であって、20はシリコン基板(半導体
基板)、21は分離領域、22はビット線、23はノー
ド電極、24は容量絶縁膜、25はプレート電極、26
はデータ蓄積領域、27は第1のアルミ配線層である。
【0003】図4において、DRAMのメモリセルは、
情報を電荷の形で保持するデータ蓄積領域26と、その
電荷を外部回路とやりとりするためのビット線22と、
図示しないスイッチングMOSトランジスタとにより構
成されている。
情報を電荷の形で保持するデータ蓄積領域26と、その
電荷を外部回路とやりとりするためのビット線22と、
図示しないスイッチングMOSトランジスタとにより構
成されている。
【0004】
【発明が解決しようとする課題】上記のような構成のD
RAMのメモリセルは、増幅作用が本質的に小さく、そ
の分、低雑音化が重要となる。しかも高集積・大容量化
と共に、メモリセルからの信号電圧が小さくなり、雑音
は大きくなるため、これらの雑音対策が一層重要とな
る。
RAMのメモリセルは、増幅作用が本質的に小さく、そ
の分、低雑音化が重要となる。しかも高集積・大容量化
と共に、メモリセルからの信号電圧が小さくなり、雑音
は大きくなるため、これらの雑音対策が一層重要とな
る。
【0005】高集積・大容量化と共に雑音が増大する理
由の1つとして、各種寄生容量の増大による影響がある
が、特にビット線間の寄生容量の増大によって生じる雑
音はDRAMを作製する上で重要な問題となる(これら
の技術に関しては、“雑誌:スぺクトラム,Vol.0
1 No.12 1988−12 p.12 日立製作
所 伊藤”に記載がある)。
由の1つとして、各種寄生容量の増大による影響がある
が、特にビット線間の寄生容量の増大によって生じる雑
音はDRAMを作製する上で重要な問題となる(これら
の技術に関しては、“雑誌:スぺクトラム,Vol.0
1 No.12 1988−12 p.12 日立製作
所 伊藤”に記載がある)。
【0006】本発明は上記問題を解決するもので、雑音
の防止を図り、動作の安定化を可能にした半導体記憶装
置の製造方法を提供することを目的とする。
の防止を図り、動作の安定化を可能にした半導体記憶装
置の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】上記問題を解決するため
に本発明は、半導体基板に所定のトランジスタを形成し
たメモリセル上に第1の導電膜と第1の絶縁膜を積層に
形成後、写真食刻法を用いて所定のビット線を前記第1
の絶縁膜および第1の導電膜に形成し、次に、前記半導
体基板上に第2の絶縁膜を形成後、異方性ドライエッチ
ング法を用いてビット線の側壁全面に第2の絶縁膜のサ
イドウォールを形成し、その上部に第2の導電膜を形成
後、前記第2の導電膜の所定領域に第1の開孔部を設
け、次に前記第2の導電膜上に形成した第3の絶縁膜上
に前記第1の開孔部内部の所定の領域を通って前記メモ
リセル領域に接続するデータ蓄積領域を形成し、その
後、前記データ蓄積領域上に形成した第4の絶縁膜上に
前記第2の導電膜、および、半導体基板中の所定の活性
領域に接続する金属配線を形成するものである。
に本発明は、半導体基板に所定のトランジスタを形成し
たメモリセル上に第1の導電膜と第1の絶縁膜を積層に
形成後、写真食刻法を用いて所定のビット線を前記第1
の絶縁膜および第1の導電膜に形成し、次に、前記半導
体基板上に第2の絶縁膜を形成後、異方性ドライエッチ
ング法を用いてビット線の側壁全面に第2の絶縁膜のサ
イドウォールを形成し、その上部に第2の導電膜を形成
後、前記第2の導電膜の所定領域に第1の開孔部を設
け、次に前記第2の導電膜上に形成した第3の絶縁膜上
に前記第1の開孔部内部の所定の領域を通って前記メモ
リセル領域に接続するデータ蓄積領域を形成し、その
後、前記データ蓄積領域上に形成した第4の絶縁膜上に
前記第2の導電膜、および、半導体基板中の所定の活性
領域に接続する金属配線を形成するものである。
【0008】
【作用】上記構成により、隣接線の電位変化の影響が大
きな各ビット線側壁全面、およびビット線の上部に定電
位に固定できる導電膜を設けたので、ビット線に対する
電磁シールドの効果が大きくなり、DRAMの動作の安
定化が可能となる。
きな各ビット線側壁全面、およびビット線の上部に定電
位に固定できる導電膜を設けたので、ビット線に対する
電磁シールドの効果が大きくなり、DRAMの動作の安
定化が可能となる。
【0009】
【実施例】以下本発明の実施例について図面を参照しな
がら説明する。本実施例は、図1に示すごとく、所定の
分離領域1、およびスイッチングMOSトランジスタ
(図中省略)を形成したシリコン基板2上に、所定のビ
ット線3および第1の絶縁膜4を形成し、さらにビット
線3の側壁全面に第2の絶縁膜のサイドウォール5を形
成した後、第1の絶縁膜4およびサイドウォール5を介
してビット線3の側壁全面および上部に第2の導電膜6
を形成し、その上部にノード電極7、容量絶縁膜8、プ
レート電極9よりなるデータ蓄積用キャパシタを形成し
たDRAMの製造方法を提供するものである。なお、図
1における10は、第2の導電膜6を定電位に固定する
ためのアルミ膜などで形成した金属配線、11は下部絶
縁膜である。
がら説明する。本実施例は、図1に示すごとく、所定の
分離領域1、およびスイッチングMOSトランジスタ
(図中省略)を形成したシリコン基板2上に、所定のビ
ット線3および第1の絶縁膜4を形成し、さらにビット
線3の側壁全面に第2の絶縁膜のサイドウォール5を形
成した後、第1の絶縁膜4およびサイドウォール5を介
してビット線3の側壁全面および上部に第2の導電膜6
を形成し、その上部にノード電極7、容量絶縁膜8、プ
レート電極9よりなるデータ蓄積用キャパシタを形成し
たDRAMの製造方法を提供するものである。なお、図
1における10は、第2の導電膜6を定電位に固定する
ためのアルミ膜などで形成した金属配線、11は下部絶
縁膜である。
【0010】次に、本実施例のDRAMの製造工程を図
1〜図3を参照して説明する。まず、図2に示すごと
く、例えば絶縁膜を用いた埋め込み分離法で形成した分
離領域1、およびスイッチングMOSトランジスタ(図
中省略)を形成したシリコン基板2上に、高融点金属シ
リサイドや、そのポリサイドを用いた第1の導電膜、お
よび、例えばCVD酸化シリコン膜などの第1の絶縁膜
4を形成し、これら第1の絶縁膜4および第1の導電膜
に写真食刻法を用いて所定のビット線3を形成する。こ
の時、第1の絶縁膜4の膜厚は後工程のエッチングによ
る膜減りを考慮して100nmから400nmが望まし
く、またビット線3の膜厚は所望の抵抗値に合わせて決
定することができる。
1〜図3を参照して説明する。まず、図2に示すごと
く、例えば絶縁膜を用いた埋め込み分離法で形成した分
離領域1、およびスイッチングMOSトランジスタ(図
中省略)を形成したシリコン基板2上に、高融点金属シ
リサイドや、そのポリサイドを用いた第1の導電膜、お
よび、例えばCVD酸化シリコン膜などの第1の絶縁膜
4を形成し、これら第1の絶縁膜4および第1の導電膜
に写真食刻法を用いて所定のビット線3を形成する。こ
の時、第1の絶縁膜4の膜厚は後工程のエッチングによ
る膜減りを考慮して100nmから400nmが望まし
く、またビット線3の膜厚は所望の抵抗値に合わせて決
定することができる。
【0011】この後、第1の絶縁膜4上に、例えば膜厚
50nmから300nmの酸化膜などの絶縁膜を形成
後、異方性ドライエッチング法を用いてビット線3の側
壁に50nmから300nmの第2の絶縁膜のサイドウ
ォール5を形成し、次に、第1の絶縁膜4およびサイド
ウォール5を介してシリコン膜、高融点金属シリサイド
膜、高融点金属などの第2の導電膜6を、例えばCVD
法、またはスパッタ蒸着法で形成する。この時、第2の
導電膜6の膜厚は、電磁シールド膜として作用する範囲
なら例えば200nm以下に薄くした方が段差軽減によ
い。また、シリコン膜を用いる場合は、リンやヒ素を膜
中に含有して金属状態にしなければならないことは言う
までもない。次に、第2の導電膜6の所定の領域に第1
の開孔部12を写真食刻法で形成する。なお、図2にお
ける13はレジストである。
50nmから300nmの酸化膜などの絶縁膜を形成
後、異方性ドライエッチング法を用いてビット線3の側
壁に50nmから300nmの第2の絶縁膜のサイドウ
ォール5を形成し、次に、第1の絶縁膜4およびサイド
ウォール5を介してシリコン膜、高融点金属シリサイド
膜、高融点金属などの第2の導電膜6を、例えばCVD
法、またはスパッタ蒸着法で形成する。この時、第2の
導電膜6の膜厚は、電磁シールド膜として作用する範囲
なら例えば200nm以下に薄くした方が段差軽減によ
い。また、シリコン膜を用いる場合は、リンやヒ素を膜
中に含有して金属状態にしなければならないことは言う
までもない。次に、第2の導電膜6の所定の領域に第1
の開孔部12を写真食刻法で形成する。なお、図2にお
ける13はレジストである。
【0012】次に、図3に示すごとく、第2の導電膜6
上に酸化シリコン膜などの第3の絶縁膜14をCVD法
で形成し、次に、第1の開孔部12の内部の所定の領域
の第3の絶縁膜14、および下部絶縁膜11に、第2の
開孔部15を写真食刻法を用いて形成する。なお、図3
における16はレジストである。
上に酸化シリコン膜などの第3の絶縁膜14をCVD法
で形成し、次に、第1の開孔部12の内部の所定の領域
の第3の絶縁膜14、および下部絶縁膜11に、第2の
開孔部15を写真食刻法を用いて形成する。なお、図3
における16はレジストである。
【0013】この後、図1に示すごとく、ノード電極
7、容量絶縁膜8、プレート電極9よりなるデータ蓄積
領域用キャパシタを写真食刻法を用いて形成する。この
時、ノード電極7、プレート電極9の材料に、例えばC
VD法、またはスパッタ蒸着法で形成した多結晶シリコ
ンや、高融点金属シリサイド、高融点金属の単一膜また
は複合膜を用いることが可能であり、また容量絶縁膜8
には、熱酸化法やCVD法で形成したシリコン酸化膜、
CVD法で形成したシリコンナイトライド膜、タンタル
酸化膜、ハフニウム酸化膜などの誘電体膜、または、例
えば、スパッタ蒸着法で形成したチタン酸バリウムなど
の強誘電体膜を、単一膜、または、それらの複合膜にし
て用いることが可能である。ノード電極7、またはプレ
ート電極9に多結晶シリコンを用いる場合、リンやヒ素
などの不純物を膜中に含有して金属状態にしなければな
らないことは言うまでもない。
7、容量絶縁膜8、プレート電極9よりなるデータ蓄積
領域用キャパシタを写真食刻法を用いて形成する。この
時、ノード電極7、プレート電極9の材料に、例えばC
VD法、またはスパッタ蒸着法で形成した多結晶シリコ
ンや、高融点金属シリサイド、高融点金属の単一膜また
は複合膜を用いることが可能であり、また容量絶縁膜8
には、熱酸化法やCVD法で形成したシリコン酸化膜、
CVD法で形成したシリコンナイトライド膜、タンタル
酸化膜、ハフニウム酸化膜などの誘電体膜、または、例
えば、スパッタ蒸着法で形成したチタン酸バリウムなど
の強誘電体膜を、単一膜、または、それらの複合膜にし
て用いることが可能である。ノード電極7、またはプレ
ート電極9に多結晶シリコンを用いる場合、リンやヒ素
などの不純物を膜中に含有して金属状態にしなければな
らないことは言うまでもない。
【0014】この後、CVD法で形成したシリコン酸化
膜などの第4の絶縁膜17を介して、写真食刻法で第2
の導電膜6や、他の所定の下層活性領域に接続する金属
配線10をアルミ膜などで形成すると所望のDRAMが
完成する。
膜などの第4の絶縁膜17を介して、写真食刻法で第2
の導電膜6や、他の所定の下層活性領域に接続する金属
配線10をアルミ膜などで形成すると所望のDRAMが
完成する。
【0015】なお、本発明は前記実施例に限られるもの
ではなく、例えば、キャパシタをシリコン基板とデータ
線の間や、シリコン基板中に形成することも可能であ
る。その他、本発明はその趣旨を逸脱しない範囲で種々
変形実施することができる。
ではなく、例えば、キャパシタをシリコン基板とデータ
線の間や、シリコン基板中に形成することも可能であ
る。その他、本発明はその趣旨を逸脱しない範囲で種々
変形実施することができる。
【0016】
【発明の効果】以上のように本発明によれば、高集積・
大容量化を図れるとともに、特に配線間の干渉雑音の低
減化が必要になる1トランジスタ/1キャパシタメモリ
セルのビット線の側面全面と上面を定電位に固定できる
導電膜で囲んで電磁シールドしているので、動作の安定
したDRAMの作製が可能となる。
大容量化を図れるとともに、特に配線間の干渉雑音の低
減化が必要になる1トランジスタ/1キャパシタメモリ
セルのビット線の側面全面と上面を定電位に固定できる
導電膜で囲んで電磁シールドしているので、動作の安定
したDRAMの作製が可能となる。
【図1】本発明の一実施例に係る半導体記憶装置(DR
AM)の構造を示す断面図である。
AM)の構造を示す断面図である。
【図2】同半導体記憶装置(DRAM)の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図3】同半導体記憶装置(DRAM)の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図4】従来のスタック型メモリセルの構造を示す断面
図である。
図である。
1 分離領域 2 シリコン基板(半導体基板) 3 ビット線 4 第1の絶縁膜 5 サイドウォール(第2の絶縁膜) 6 第2の導電膜 7 ノード電極 8 容量絶縁膜 9 プレート電極 10 金属配線 12 第1の開孔部 14 第3の絶縁膜 15 第2の開孔部 17 第4の絶縁膜
Claims (4)
- 【請求項1】 半導体基板に所定のトランジスタを形成
したメモリセル領域上に、第1の導電膜と第1の絶縁膜
を積層に形成した後、写真食刻法を用いて所定のビット
線を前記第1の導電膜および第1の絶縁膜に形成し、次
に、前記半導体基板上に第2の絶縁膜を形成し、この
後、異方性ドライエッチング法を用いてビット線の側壁
全面に第2の絶縁膜のサイドウォールを形成し、その上
部に第2の導電膜を形成した後、前記第2の導電膜の所
定領域に第1の開孔部を設け、次に前記第2の導電膜上
に形成した第3の絶縁膜上に前記第1の開孔部内部の所
定の領域を通って前記メモリセル領域に接続するデータ
蓄積領域を形成し、その後、前記データ蓄積領域上に形
成した第4の絶縁膜上に前記第2の導電膜、および、半
導体基板中の所定の活性領域に接続する金属配線を形成
する工程を有する半導体記憶装置の製造方法。 - 【請求項2】 第2の導電膜が、CVD法で形成したシ
リコン膜である請求項1記載の半導体記憶装置の製造方
法。 - 【請求項3】 第2の導電膜が高融点金属シリサイド膜
である請求項1記載の半導体記憶装置の製造方法。 - 【請求項4】 第2の導電膜が高融点金属膜である請求
項1記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4160549A JPH065817A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4160549A JPH065817A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065817A true JPH065817A (ja) | 1994-01-14 |
Family
ID=15717396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4160549A Pending JPH065817A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065817A (ja) |
-
1992
- 1992-06-19 JP JP4160549A patent/JPH065817A/ja active Pending
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