JPH02288363A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH02288363A
JPH02288363A JP1110505A JP11050589A JPH02288363A JP H02288363 A JPH02288363 A JP H02288363A JP 1110505 A JP1110505 A JP 1110505A JP 11050589 A JP11050589 A JP 11050589A JP H02288363 A JPH02288363 A JP H02288363A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、不揮発性メモリ搭載ロジック半導体装置お
よびその製造方法に関する。
（従来の技術） 従来、不揮発性メモリ搭載ロジック半導体装置において
、ロジック部のゲートと、メモリ部の浮遊ゲートとは同
一の工程にて形成され、材料を共用していた。
例えば、浮遊ゲートと、ロジック部のゲートとが、同一
の工程にて形成されたポリシリコン層で形成されている
場合、し、きい値制御用の不純物はその工程上、このポ
リシリコン層形成以前に、メモリ部、およびロジック部
両方のチャネル領域に導入しておく必要かある。
しかしながら、このような工程であると、しきい値制御
用の不純物を導入し、ポリシリコン層を形成した後に、
メモリ部の浮遊ゲートと、制御ゲートとを分離するため
の第２のゲート酸化膜（Ｉｎｔｅｒ　Ｐｏ１ｙ）を形成
する熱工程が入る。このため、この熱工程時に通過する
熱履歴を、ロジック部のチャネル領域に導入されている
しきい値制御用の不純物が受けることになる。このよう
に、ロジック部のチャネル領域に導入されているしきい
値制御用の不純物が、メモリ部の第２のゲート酸化膜（
ｌｎｔｅｒ　Ｐｏ１ｙ）形成時の熱履歴を受けると、ロ
ジック部のチャネルプロファイルが乱され、しきい値の
制御が難しくなり、所望のチャネルプロファイルに合せ
込むことが困難となってしまう。
すなわち、従来のロジック部のゲートと、メモリ部の浮
遊ゲートとが同一材料で構成されている不揮発性メモリ
搭載ロジック半導体装置であると、ロジック部において
、チャネルプロファイルが乱されてしまうので、ロジッ
ク部の微細化には適していない。さらに、従来では、メ
モリ部の浮遊ゲートと、ロジック部のゲートとが、同一
の工程にて形成されたポリシリコン層で形成されている
。
このため、メモリ部と、ロジック部とにおいて、双方の
ゲート電極の膜厚や、特性等を変えるには、いずれかの
ゲート酸化膜上に、ホトレジストをのせる工程を経なけ
ればならないので、装置の信頼性の低下、例えばゲート
耐圧の低下等を引き起こす恐れがある。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、不揮
発性メモリ搭載ロジック半導体装置およびその製造方法
において、メモリ部の浮遊ゲートと、ロジック部のゲー
トとの膜厚、および特性等を、それぞれ変えることを可
能とし、さらにロジック部のＭＯＳＦＥＴのしきい値の
制御性を向上させ、容易に所望のチャネルプロファイル
に合せ込むことを可能とする、微細化に適して、かつ信
頼性の高い不揮発性メモリ搭載ロジック半導体装置およ
びその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による不揮発性メモリ搭載ロジック半導体装置
によれば、メモリ部の浮遊ゲートと、ロジック部のゲー
トとが、それぞれ異なる材料で形成された導電層にてな
ることを特徴とする。
また、この装置の第１の製造方法は、半導体基板表面に
、素子分離領域としての第１の絶縁膜を形成する工程と
、この第１の絶縁膜により分離された素子領域表面に、
メモリ部の第１のゲート絶縁膜となる第２の絶縁膜を形
成する工程と、メモリ部のチャネル領域に対し、しきい
値制御用の不純物を導入する工程と、メモリ部の浮遊ゲ
ートとなる第１の材料による第１の導電層を形成する工
程と、この第１の導電層を、浮遊ゲートのチャネル幅方
向の寸法を決定、並びにロジック部形成領域を露出する
ようにパターニングする工程と、メモリ部の第２のゲー
ト絶縁膜、およびロジック部のゲート絶縁膜となる第３
の絶縁膜を形成する工程と、ロジック部のチャネル領域
に対し、しきい値制御用の不純物を導入する工程と、メ
モリ部の制御ゲート、およびロジック部のゲートとなる
第２の４電層を、前記第１の材料とは異なる第２の材料
で形成する工程と、この第２の導電層を、制御ゲート、
および浮遊ゲートのチャネル長方向の・Ｊ法、並びにゲ
ートのチャネル長方向、およびチャネル幅方向の寸法、
および配線を決定するように、パターニングする工程と
を具備することを特徴とする。
この装置の第２の製造方法は、不揮発性メモリ搭載ロジ
ック半導体装置の製造方法において、半導体Ｕ板表面に
、素子分離領域としての第１の絶縁膜を形成する工程と
、この第１の絶縁膜により分離された素子領域表面に、
メモリ部の第１のゲト絶縁膜となる第２の絶縁膜を形成
する工程と、メモリ部のチャネル領域に対し、しきい値
制御用の不純物を導入する工程と、メモリ部の浮遊ゲー
トとなる第１の材料による第１の導電層を形成する工程
と、この第１の導ｚｄ層を、浮遊ゲートのチャネル幅方
向の寸法を決定、並びにロジック部形成領域を露出する
ようにパターニングする工程と、このパターニングされ
た第１の導電層表面に、第３の絶縁膜を形成する工程と
、この第３の絶縁膜上に酸化レートの低い第４の絶縁膜
を形成する工程と、これら第３および第４の絶縁膜を、
ロジック部形成領域が露出するように、除去する工程と
、犠牲絶縁膜となる第５の絶縁膜を形成する工程と、ロ
ジック部のチャネル領域に対し、しきい値制御用の不純
物を導入する工程と、上記第５の絶縁膜を除去する工程
と、ロジック部のゲート絶縁膜となる第６の絶縁膜を形
成する工程と、メモリ部の制御ゲート、およびロジック
部のゲートとなる第２の導７ヒ層を、前記第１の材料と
は異なる第２の材料で形成する工程と、この第２の導電
層を、制御ゲート、および浮遊ゲートのチャネル長方向
の寸法、並びにゲートのチャネル長方向、およびチャネ
ル幅方向の寸法、および配線を決定するように、パター
ニングする工程とを具備することを特徴とする。
（作用） 上記のような不揮発性メモリ搭載ロジック半導体装置お
よびその製造方法にあっては、少なくともメモリ部の浮
遊ゲートと、ロジック部のゲートとが、それぞれ異なる
材料による導体層にてなっているので、それぞれの導体
層を所望の特性に制御することができる。
また、上記装置の第１の製造方法にあっては、ロジック
部のＭＯＳＦＥＴのチャネルプロファイルを乱すことな
く形成できる。
上記装置の第２の製造方法にあっては、さらにロジック
部において、犠牲酸化の工程が導入でき、かつメモリ部
の制御ゲートと、浮遊ゲートとを電気的に分離する第２
のゲート絶縁膜の膜厚、およびロジック部のゲート絶縁
膜の膜厚が、それぞれ独立して制御することが可能とな
る。
（実施例） 以下、図面を参照して、この発明の実施例に係わる不揮
発性メモリ搭載ロジック半導体装置およびその製造方法
について説明する。
まず、この発明の第１の実施例に係わる不揮発性イモリ
搭載ロジック半導体装置およびその製造方法を、第１図
（ａ）ないし第１図Ｃｆ’）の製造工程順に示した断面
図を参照して説明する。
第１図（ａ）に示すように、半導体基板１０１の表面に
、例えば選択酸化法により、素子分離領域となるフィー
ルド酸化膜１０２を形成する。次に、このフィールド酸
化膜１０２によって分離された素子領域表面に、例えば
熱酸化法により、メモリ部の第１のゲート酸化膜となる
第１の熱酸化膜１０３を形成する。次に、全面に、ホト
レジスト１０４を塗布し、写真蝕刻法により、メモリ部
のチャネル領域上に、開孔部１０５を形成する。
次に、ホトレジスト１０４をブロックとして、この開孔
部１０５から、上記第１の熱酸化膜１０３を通して、し
きい値制御用の不純物１０６をイオン注入する。ここで
、図中の１０６−は、このしきい値制御用の不純物１０
６が注入された領域を示している。
次に、第１図（ｂ）に示すように、上記ホトレジスト１
０４を除去する。次に、全面に、例えばＣＶＤ法により
、メモリ部の浮遊ゲートとなる第１のポリシリコン層１
０７を形成する。次に、この第１のポリシリコン層１０
７を導体化するために、所定の不純物を、第１のポリシ
リコン層１０７に対し、イオン注入する。次に、図示し
ないホトレジストを塗６１シ、写真蝕刻法により、この
第１のポリシリコン層１０７を、メモリ部の浮遊ゲート
のチャネル幅方向の寸法が決定、並びにロジック部形成
領域が露出されるようにパターニングする。次に、この
パターニングされた第１のポリシリコン層１０７の表面
、および露出したロジック部形成領域表面に、例えば熱
酸化法により。
メモリ部の第２ゲート酸化Ｉ漠（Ｉｎｔｃｒ　Ｐｏ１ｙ
）　、およびロジック部のゲート酸化膜となる第２の熱
酸化膜１０８を形成する。
次に、第１図（Ｃ）に示すように、全面に、ホトレジス
ト１０９を塗布し、写真蝕刻法により、ロジック部のチ
ャネル領域上に、開孔部１１０を形成する。次に、ホト
レジスト１０９をブロックとして、この開孔部１１０か
ら、上記第２の熱酸化膜１０８を通して、しきい値制御
用の不純物１１１をイオン注入する。ここで、図中の１
１１−は、このしきい値制御用の不純物１１１が注入さ
れた領域を示している。
次に、第１図（ｄ）に示すように、全面に、例えばＣＶ
Ｄ法により、メモリ部の制御ゲート、およびロジック部
のゲートとなる第２のポリシリコン層１１２を形成する
。次に、この第２のポリシリコン層１０９を導体化する
ために、所定の不純物を、第２のポリシリコン層１０９
に対し、イオン注入する。
次に、第１図（ｅ）に示すように、前記第２のポリシリ
コン層１１２、第２の熱酸化膜１０８、および第１のポ
リシリコン層１０７を、順次、ＣＤＥ法、ＲＩＥ法、Ｗ
ｅｔ処理等により、メモリ部の制御ゲート、および浮遊
ゲートのチャネル長方向の寸法、並びにロジック部のゲ
ートのチャネル長方向、およびチャネル幅方向の寸法が
決定されるようにパターニングする。ここで、メモリ部
の制御ゲート１１２″、浮遊ゲート１０７゛およびロジ
ック部のゲート１１２′と、ロジック部の第１ゲート酸
化膜１０３−１第２のゲート酸化膜１０８−　およびロ
ジック部のゲート酸化膜１０８′とが、それぞれ形成さ
れる。次に、メモリ部の制御ゲート１１２゛　およびロ
ジック部のゲート１１２′、およびフィールド酸化膜１
０２をマスクとして、半導体基板１０１とは、反χ：Ｉ
導電型である不純物１１３を、自己整合的に、イオン注
入し、拡散させることにより、ソース／ドレイン領域１
１３゛を形成する。この時、メモリ部においても、ソー
ス／ドレイン領域（図示せず）が同時に形成される。
次に、第１図（ｆ）に示すように、全面に、例えばＣＶ
Ｄ法により、層間絶縁膜としてＣＶＤ酸化膜１１４を形
成する。この後、図示はしないが、このＣＶＤ酸化膜１
１４を通して、半導体装置の所定の場所に対してコンタ
クト孔を開孔し、所定の配線を配することにより、第１
の実施例に係わる不揮発性メモリ搭載ロジック半導体装
置が製造される。
このような、不揮発性メモリ搭載ロジック半導体装置お
よびその製造方法によると、メモリ部の浮遊ゲート１０
７″と、ロジック部のゲート１１２′とが、それぞれ異
なる工程にて形成されたポリシリコン層から構成される
ことになる。したがって、メモリ部の浮遊ゲート１０７
−と、ロジック部のゲート１１２′との膜厚、および特
性等を変えることが可能となる。さらに、メモリ部の第
２のゲート酸化膜（Ｉｎｆｅｒ　Ｐｏ１ｅ’）となる第
２の熱酸化膜１０８の形成後に、ロジック部のしきい値
制御用の不純物１１１が導入されるようになる。このこ
とから、このしきい直制御用の不純物１１１は、第２の
熱酸化膜１０８形成時の熱履歴を受けなくなる。このよ
うに熱履歴を受けなくなると、ロジック部のチャネルプ
ロファイルが乱されることなく、しきい値の制御性も向
上し、容易に所望のチャネルプロファイルに合せ込むこ
とが可能となる。したがって、ロジック部において、微
細化に適したＭＯＳＦＥＴを形成することが可能となる
。
また、メモリ部の第１のゲート酸化膜１０３′と、ロジ
ック部のゲート酸化膜１０８′との膜ｊＩＮも、それぞ
れ異なるように形成できる。
次に、この発明の第２の実施例に係わる不揮発性メモリ
搭載ロジック半導体装置およびその製造方法を、第２図
（ａ）ないし第２図（ｆ）の製造工程順に示した断面図
を参照して説明する。
第２図（ａ）に示すように、半導体基板２０１の表面に
、例えば選択酸化法により、素子分離領域となるフィー
ルド酸化膜２０２を形成する。次に、このフィールド酸
化膜２０２によって分離された素子領域表面に、例えば
熱酸化法により、メモリ部の第１のゲート酸化膜となる
第１の熱酸化膜２０３を形成する。次に、全面に、ホト
レジスト２０４を塗布し、写真蝕刻法により、メモリ部
のチャネル領域上に、開孔部２０５を形成する。
次に、ホトレジスト２０４をブロックとして、この開孔
部２０５から、上記第１の熱酸化膜２０３を通して、し
きい値制御用の不純物２０６をイオン注入する。ここで
、図中の２０６′は、このしきい値制御用の不純物２０
６が注入された領域を示している。
次に、第２図（ｂ）に示すように、上記ホトレジスト２
０４を除去する。次に、全面に、例えばＣＶＤ法により
、メモリ部の浮遊ゲートとなる第１のポリシリコン層２
０７を形成する。次に、この第１のポリシリコン層２０
７を導体化するために、所定の不純物を、第１のポリシ
リコン層２０７に対し、イオン注入する。次に、図示し
ないホトレジストを塗布し、写真蝕刻法により、この第
１のポリシリコン層２０７を、メモリ部の浮遊ゲートの
チャネル幅方向の寸法が決定、並びにロジック部形成領
域が露出されるようにバターニングする。次に、全面に
、例えば熱酸化法により、第２の熱酸化膜２０８を形成
する。次に、この第２の熱酸化膜２０８上に、第１の窒
化膜２０９を形成する。次に、この第１の窒化膜２０９
を酸化し、第３の酸化膜２１０を形成する。次に、第２
の窒化膜２１１を再度形成する。次に、図示しないホト
レジストを塗布し、写真蝕刻法により、これらの第２の
窒化膜２１１、第３の酸化膜２１０、第１の窒化膜２０
９、および第２の熱酸化膜２０８を、ロジック部形成領
域から除去し、表面を露出させる。次に、全面に、ロジ
ック部の犠牲酸化膜をとなる第４の熱酸化膜２１２を形
成する。
次に、第２図（Ｃ）に示すように、全面に、ホトレジス
ト２１３を塗布し、写真蝕刻法により、ロジック部のチ
ャネル領域上に、開孔部２１４を形成する。次に、ホト
レジスト２１３をブロックとして、この開孔部２１４か
ら、犠牲酸化膜である上記第４の熱酸化膜２１２を通し
て、しきい値制御用の不純物２１５をイオン注入する。
ここで、図中の２１５−は、このしきい値制御用の不純
物２１５が注入された領域を示している。
次に、第２図（ｄ）に示すように、前記犠牲酸化膜であ
る第４の熱酸化膜２１２を全面的に除去し、再度、ロジ
ック部形成領域表面を露出させる。
次に、全面に、例えば熱酸化法により、ロジック部のゲ
ート酸化膜となる第５の絶縁膜２１６を形成す、る。次
に、全面に、例えばＣＶＤ法により、メモリ部の制御ゲ
ート、およびロジック部のゲートとなる第２のポリシリ
コン層２１７を形成する。
次に、この第２のポリシリコン層２１７を導体化するた
めに、所定の不純物を、第２のポリシリコン層２１７に
対し、イオン注入する。
次に、第２図（ｅ）に示すように、前記第２のポリシリ
コン層２１７、第５の熱酸化膜２１６、第２の窒化膜２
１１、第３の酸化膜２１０、第１の窒化膜２０９、第２
の熱酸化膜２０８、第１のポリシリコン層２０７、およ
び第１の熱酸化膜２０３を、順次、ＣＤＥ法、Ｒ２Ｈ法
、Ｗｅｔ処理等により、メモリ部の制御ゲート、および
浮遊ゲートのチャネル長方向の寸法、並びにロジック部
のゲートのチャネル長方向、およびチャネル幅方向の寸
法が決定されるようにバターニングする。
ここで、メモリ部の制御ゲー）２１７−１浮遊ゲート２
０７″　およびロジック部のゲート２１７′と、ロジッ
ク部の第１ゲート酸化膜２０３−１酸化膜２０８、窒化
膜２０９、酸化膜２１０、窒化膜２１１、および酸化膜
２１６′からなる第２のゲート絶縁膜（Ｉｎｔｅｒ　Ｐ
ｏ１ｙ）　　およびロジック部のゲート酸化膜２１６′
とが、それぞれ形成される。次に、メモリ部の制御ゲー
ト２１７″　およびロジック部のゲート２１７’および
フィールド酸化膜２０２をマスクとして、半導体基板２
０１とは、反対導電型である不純物２１８を、自己整合
的に、イオン注入し、拡散させることにより、ソース／
ドレイン領域２１８゛を形成する。この時、メモリ部に
おいても、ラス／ドレイン領域（図示せず）が同時に形
成される。
次に、第２図（ｆ）に示すように、全面に、例えばＣＶ
Ｄ法により、層間絶縁膜としてＣＶＤ酸化膜２１９を形
成する。この後、図示はしないが、このＣＶＤ酸化膜２
１９を通して、半導体装置の所定の場所に対してコンタ
クト孔を開孔し、所定の配線を配することにより、第２
の実施例に係わる不揮発性メモリ搭載ロジック半導体装
置が製造される。
このような、不揮発性メモリ搭載ロジック半導体装置お
よびその製造方法によると、メモリ部のｌ￥遊アゲート
２０フ１およびロジック部のゲート２１７′が、それぞ
れ異なる工程にて形成されたポリシリコン層から構成さ
れることになる。したがって、第１の実施例同様、メモ
リ部の浮遊ゲート２０７−と、ロジック部のゲート２１
７′との膜厚、および特性等を変えることが可能となる
。
さらに、メモリ部の、窒化膜と、酸化膜との積層構造に
よる第２のゲート絶縁膜（Ｉｎｔｅｒ　Ｐｏ１ｙ）を形
成後に、ロジック部のしきい値制御用の不純物２１５か
導入されるようになる。このことから、このしきい値制
御用の不純物２１５は、第１の実施例同様、第２のゲー
ト絶縁膜形成時の熱履歴を受けなくなるので、ロジック
部において、微細化に適したＭＯＳＦＥＴを形成するこ
とか可能となる。
また、この第２の実施例によれば、第１のポリシリコン
層２０７上に窒化膜と、酸化膜との積層構造による絶縁
膜を形成することから、ロジック部において、犠牲酸化
膜２１２を導入することが可能となる。この犠牲酸化の
工程を導入することによって、ロジック部のゲート酸化
膜２１６′の膜質は良質なものとなり、ロジック部のＭ
ＯＳＦＥＴのゲート耐圧を向上させることができ、信頼
性も向上できる。
また、メモリ部の第１のゲート酸化膜２０３′と、第２
のゲート絶縁膜（Ｉｎｔｅｒ　Ｐｏ１ｙ）と、ロジック
部のゲート酸化膜２１６′との膜厚も、それぞれ異なる
ように形成できる。
尚、上記第２の実施例において、例えば耐圧等の特性を
良好とするために、窒化膜２０９、酸化膜２１０、およ
び窒化膜２１１の３層構造絶縁膜を、第２のゲート絶縁
膜（Ｉｎｔｅｒ　Ｐｏ１ｙ）に用いたが、用途によって
は、酸化レートの低い、例えば窒化膜１層でも差しつか
えない。
このように、この発明によれば、特にメモリ部の第２の
ゲート絶縁膜（Ｉｎｔｅｒ　Ｐｏ１ｙ）形成後（通常、
温度９５０〜１１００℃で形成する。）、ロジック部の
しきい値制御用の不純物を導入している。このことから
、ロジック部において、熱履歴が削減されることにより
、ここに、微細化に適したＭＯＳＦＥＴが形成可能とな
る。したがって、ロジック部の微細化は、ロジックＬＳ
Ｉ単体と同様に進めることが可能となり、特にロジック
部に比較し、メモリ部か面積的に小さいような不揮発性
メモリ搭載ロジック半導体装置において、この発明は、
特に有効なものとなる。
［発明の効果］ 以上説明したようにこの発明によれば、不揮発性メモリ
搭載ロジック半導体装置およびその製造方法において、
メモリ部の浮遊ゲートと、ロジック部のゲートとの膜厚
、および特性等を、それぞれ変えることかｆｉｌ能とな
り、さらにロジック部のＭ　ＯＳ　Ｆ　Ｅ　Ｔのしきい
値の制御性が向上され、容易に所望のチャネルプロファ
イルに合せ込むことが可能となる、微細化に適して、か
つ信頼性の高い不揮発性メモリ搭載ロジック半導体装置
およびその製造方法が提供される。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｆ）はこの発明の第１の実
施例に係わる不揮発性メモリ搭載ロジック半導体装置を
製造工程順に示した断面図、第２図（ａ）ないし第２図
（「）はこの発明の第２の実施例に係わる不揮発性メモ
リ搭載ロジック半導体装置を製造工程順に示した断面図
である。 １０１・・・半導体基板、１０２・・・フィールド酸化
膜、１０３・・・第１の熱酸化膜、１０３゛・・・第１
のゲート酸化１１＋、、１０４・・・ホトレジスト、１
０５・・・開孔部、１０６・・・しきい値制御用不純物
イオン、１０６″・・・不純物イオン注入領域、１０７
・・・第１のポリシリコン層、１０７−・・・浮遊ゲー
ト、１０８・・・第２の熱酸化膜、１０８′・・・第２
のゲート絶縁膜、１０９・・・ホトレジスト、１１０・
・・開孔部、１１１・・・しきい値制御用不純物イオン
、１１１″・・・不純物イオン注入領域、１１２・・・
第２のポリシリコン層、１１２　・・・制御ゲート、１
１２″・・・ゲート、１１３・・・ソース／４ドレイン
領域形成用不純物イオン、１１３′・・・ソース／ドレ
イン領域、１１４・・・ＣＶＤ酸化膜、２０１・・・半
導体Ｊ！仮、２０２・・・フィールド酸化膜、２０３・
・・第１の熱酸化膜、２０３″・・・第１のゲート酸化
膜、２０４・・・ホトレジスト、２０５・・・開孔部、
２０６・・・しきい値制御用不純物イオン、２０６′・
・・不純物イオン注入領域、２０７・・・第１のポリシ
リコン層、２０７′・・・ｉｆ−遊ゲート、２０８・・
・第２の熱酸化膜、２０　Ｑ・・・第１の窒化膜、２１
０・・・第３の酸化膜、２１１・・・第２の窒化膜、２
１２・・・第４の熱酸化膜、２１３・・・ホトレジスト
、２１４・・・開孔部、２１５・・・しきい値制御用不
純物イオン、２１５゛・・・不純物イオン注入領域、２
１６・・・第５の熱酸化膜、２１７・・・第２のポリシ
リコン層、２１７″・・・制御ゲート、２１７′・・・
ゲート、２１８・・・ソース／ドレイン領域１し成用不
純物イオン、２１８゛・・・ソース／ドレイン領域、２
１９・・・ＣＶＤ酸化膜。 第１図（ａ） 第１図（ｂ） 第１図（ｃ） 第１ 図（ｅ） 第 図 （ｆ） 第 図 （ａ） 第 図（ｂ） 第２図（ｃ） −一佳１−一≠−Ｊ乙μμ＝

Claims (4)

    【特許請求の範囲】
  1. （１）不揮発性メモリ搭載ロジック半導体装置において
    、メモリ部の浮遊ゲートと、ロジック部のゲートとが、
    それぞれ異なる材料の導電層にてなることを特徴とする
    不揮発性メモリ搭載ロジック半導体装置。
  2. （２）前記ロジック部のゲートと、メモリ部の制御ゲー
    トとが、それぞれ同一の材料の導電層にてなることを特
    徴とする請求項（１）記載の不揮発性メモリ搭載ロジッ
    ク半導体装置。
  3. （３）不揮発性メモリ搭載ロジック半導体装置の製造方
    法において、半導体基板表面に、素子分離領域としての
    第１の絶縁膜を形成する工程と、この第１の絶縁膜によ
    り分離された素子領域表面に、メモリ部の第１のゲート
    絶縁膜となる第２の絶縁膜を形成する工程と、メモリ部
    のチャネル領域に対し、しきい値制御用の不純物を導入
    する工程と、メモリ部の浮遊ゲートとなる第１の材料に
    よる第１の導電層を形成する工程と、この第１の導電層
    を、浮遊ゲートのチャネル幅方向の寸法を決定、並びに
    ロジック部形成領域を露出するようにパターニングする
    工程と、メモリ部の第２のゲート絶縁膜、およびロジッ
    ク部のゲート絶縁膜となる第３の絶縁膜を形成する工程
    と、ロジック部のチャネル領域に対し、しきい値制御用
    の不純物を導入する工程と、メモリ部の制御ゲート、お
    よびロジック部のゲートとなる第２の導電層を、前記第
    １の材料とは異なる第２の材料で形成する工程と、この
    第２の導電層を、制御ゲート、および浮遊ゲートのチャ
    ネル長方向の寸法、並びにゲートのチャネル長方向、お
    よびチャネル幅方向の寸法、および配線を決定するよう
    に、パターニングする工程とを具備することを特徴とす
    る不揮発性メモリ搭載ロジック半導体装置の製造方法。
  4. （４）不揮発性メモリ搭載ロジック半導体装置の製造方
    法において、半導体基板表面に、素子分離領域としての
    第１の絶縁膜を形成する工程と、この第１の絶縁膜によ
    り分離された素子領域表面にメモリ部の第１のゲート絶
    縁膜となる第２の絶縁膜を形成する工程と、メモリ部の
    チャネル領域に対し、しきい値制御用の不純物を導入す
    る工程とメモリ部の浮遊ゲートとなる第１の材料による
    第１の導電層を形成する工程と、この第１の導電層を、
    浮遊ゲートのチャネル幅方向の寸法を決定、並びにロジ
    ック部形成領域を露出するようにパターニングする工程
    と、このパターニングされた第１の導電層表面に、第３
    の絶縁膜を形成する工程と、この第３の絶縁膜上に酸化
    レートの低い第４の絶縁膜を形成する工程と、これら第
    ３および第４の絶縁膜を、ロジック部形成領域が露出す
    るように、除去する工程と、犠牲絶縁膜となる第５の絶
    縁膜を形成する工程と、ロジック部のチャネル領域に対
    し、しきい値制御用の不純物を導入する工程と、上記第
    ５の絶縁膜を除去する工程と、ロジック部のゲート絶縁
    膜となる第６の絶縁膜を形成する工程と、メモリ部の制
    御ゲート、およびロジック部のゲートとなる第２の導電
    層を、前記第１の材料とは異なる第２の材料で形成する
    工程と、この第２の導電層を、制御ゲート、および浮遊
    ゲートのチャネル長方向の寸法、並びにゲートのチャネ
    ル長方向、およびチャネル幅方向の寸法、および配線を
    決定するように、パターニングする工程とを具備するこ
    とを特徴とする不揮発性メモリ搭載ロジック半導体装置
    の製造方法。
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