TWI227049B - Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device - Google Patents

Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device Download PDF

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Description

1227049 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種非揮發性- 法’且特別是有關於_種具有選擇電：：f其製， 憶胞結構之非揮發性記憶體元件 2 — :S0N0S圯 【先前技術】 千以及製造此兀件的方法。 通常用來儲存資料的半導_ 元件以及非揮發性元件電H2可分成揮發性 存儲存的資料，即使供應電源性;己.m: 源無法一直供應或是缓當中斷# 田供應電 電爆8# m D ^ ί 時’其戈是當元件僅能需求低 ^時，其例如是行動電話、儲存音樂及\或影像^己憶 及f他1用裝置，大多會使用非揮發性記憶體元件。 叫此體元件之記憶胞電晶體堆 以一構於記憶胞電晶體之通道 -般是先在1層中形成兀件的形成步驟 -: 矽層以作為-電荷捕捉層、形成- =;、此_結構通常稱為石夕-氧化石夕-氮切-氧化石夕-Γ (S0N0S)記憶胞結構。 =1圖係為_具有-般3()_記憶胞結構之非揮發性記憶 體疋件的剖面示意圖。 請參照第1圖，氧化矽-氮化矽-氧化矽（0Ν0)層110係 11785pif.ptd 第8頁 1227049
形成在矽基底102上’且一源極區1〇4以及一汲極區1〇6係 彼此相距一預定距離而形成於矽基底1〇2中。^肋層丨^且 ^ 一堆疊結構，其係由以一第一氧化矽層形成之一穿遂層 1 2、以一氮化矽層形成之一電荷捕捉層丨丨4以及以一第二 氧化矽層形成之一阻障層116所構成，且依序堆疊在矽基 底102之一表面上。另外，控制閘電極12〇係形成在⑽〇層 11 0上，且控制閘電極丨2〇係由一多晶矽層所形成。
在此非揮發性記憶體元件中，執行程式化或是寫入操 作之方法係將一正偏壓施加在控制閘電極丨2〇以及汲極區 1〇6上，並將源極區104接地。而施於控制閘電極12()以及 汲極區1 06之正偏壓會導致一垂直電場以及一水平電場產 生，其中此水平電場係沿著通道區而從源極區丨〇4往汲極 ^ 106。由於電場的產生，電子會被推離源極區1〇4而加速 前往汲極區1 0 6。沿著通道區移動之電子會獲得能量，且 部分的電子會進入熱狀態而能獲得足夠的能"t進6入1電荷捕 捉層114 ,而越過穿遂層112之位能阻障。這種情形經常是 發生在接近汲極區106之處，這是因為電子可以在此區域 獲得最大的能量。當處於熱狀態的電子進入電荷捕捉層 114時，處於熱狀態的電子將會陷於電荷捕捉層°ιΐ4中二儲 存在其中，因此記憶胞之啟始電壓將會提高。 在此非揮發性記憶體元件中，抹除操作之執行需要利 用不同於程式化或讀取記憶胞的電壓。例如，施予一正偏 壓於没極區106，並且施予-負偏壓於_控制閘"電糾2〇， 之後使源極區104浮置。如此一來，儲存在電荷捕捉層ιΐ4
1227049 五、發明說明（3) 之電子將會往；i：及極區1 q 6銘叙 移至電荷捕捉層丨"中 = w中之電洞將會 子便會被移除或是被電洞中和儲而存二電荷捕捉層114之電 缺而目士 ^ 中和而使得記憶胞被抹除。 ^ — ” 述結構之非揮發性記憶體元件於雙位- 模式執行程式化操作時，並盔法力 、 ^ 換言之，程式化操作必須在單一 j ^制電机。 執，通道區中之電流無 2 將會持續的消耗。 口此口丨刀的電源 【發明内容】 因此，本發明之實施例係提供一種具有選擇電晶士 構以及S0N0S記憶胞結構之非揮發性記憶體元 其。 能於雙位元模式下執行操作，並且當於進行程摔^吏其 時，能控制通道區中之雷冷 ,^ ? Λ 操作 電々丨L。本&明亦知出一種製造此非 揮發性記憶體元件之方法。 衣k此非 顯易ί讓士述和其他㈣、特徵、和優點能更明 " 、牛一較佳實施例，並配合所附圖式，作詳 細說明如下： Μ 、 1下汗 【實施方式】 以下f配合圖式詳細說明本發明之實施例 以包含許多，不同之形式，而並非限定在以下之實施： 中’以下所提供之實施例係用來使本發明之揭露完全且 正’且可以使熟省该項技術者能完全瞭解本發明。 第2圖疋依照本發明一較佳實施例之具有選擇電晶體 結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖面 第10頁 1227049 五、發明說明（4) 示意圖。 請參照第2圖，一非揮發性記憶體元件之一記憶胞包 括位於〆矽半導體基底200上之一S0N0S記憶胞I以及一選 擇電晶體I I ° 一源極區2 0 2以及一沒極區2 0 4彼此係以一預 定距離分開於半導體基底2 0 0中，且一雜質區2 0 6係位於源 極區2 0 2以及汲極區2 〇 4之間。 一粢直結構2 1 0以及一閘絕緣層2 2 2係相對靠近的配置 在一起。垂直結構2 10係由依序堆疊在半導體基底2〇〇表面 上之一穿遂層212、一電荷捕捉層214以及一阻障層216所 構成，且垂直結構21 0係位於源極區2 0 2以及雜質區2 0 6之 間。因此垂直結構2 1 0係配置在靠近源極區2 〇 2之處。穿遂 層2 1 2以及阻障層2 1 6例如是氧化層，而電荷捕捉層21 4例 如是氮化矽層。一控制閘電極232係形成在阻障層206以及 閘絕緣層222上，且控制閘電極232例如是多晶石夕層。另 外’一金屬矽化物層240係形成在控制閘電極232上，此金 屬石夕化物層240可以降低記憶體元件中之字元線的電阻 值。 選擇電晶體I I之閘絕緣層2 2 4係形成在汲極區2 〇 4以及 雜貝£2〇6之間的半導體基底200上。選擇電晶體η之閘電 極234係形成在閘絕緣層224上。閘絕緣層224例如是氧化 層 而閘電極2 3 4例如是多晶碎層。 雜質區206可以被30仰8記憶胞1以及選擇電晶體11兩 者使用，且其係一直處於浮置狀態。由於雜質區^〇6 一直 處於浮置狀態，因此其係作用為一媒介’以轉移源極區
11785pif.ptd 第11頁 1227049 五、發明說明（5) 2 0 2以及汲極區2 0 4之間之一電流。特別是，依照於選擇電 晶體11之閘電極234施加偏壓與否，一反轉層會形成在沒 極區2 0 4以及雜質區2 0 6之間。亦即，倘若在閘電極2 3 4施 加一正偏麼，一反轉層將會形成在汲極區204以及雜質區 2 0 6之間，而因此形成一通道區，其例如是電流移動之路 徑。相反的’若在閘電極2 3 4未施加偏壓，在汲極區2 〇 4以 及雜質區206之間將不會形成反轉層，因此也不會形成有 通道區。亦即在汲極區2 〇 4以及雜質區2 〇 6之間電流移動的 路徑將不會存在。 倘若在汲極區204以及雜質區206之間未存在有一通 道’ SONOS記憶胞之程式化操作將無法進行。亦即，儘管 在SONOS記憶胞I之控制閘電極232以及源極區2〇2有施加適 當的偏壓（例如在控制閘電極232施加約7· 5伏特的電壓並 且在源極區2 0 2施加約6 · 5伏特的電壓）以進行非揮發性記 憶胞=程式化操作，此程式化操作仍無法執行。這是因為 無法提供載子至雜質區2〇6，除非開啟選擇電晶體丨丨，以 ^汲極區204以及雜質區206之間形成一通道區。相反的， 若選擇電晶體II有開啟，而在汲極區2〇4以及雜質區2〇6之 間形成有一通道區，載子將可以不斷的從汲極區2〇4提供 3質區206。接著，載子將提供至雜質區206，而電子將 層2 1 4中I的電子將會進入熱狀態而被捕捉於電荷捕捉 層214中，如此即可以執行程式化操作。 所述’ SONOS圮憶胞I之程式化操作是依照選擇電 11785pif.ptd 第12頁 1227049 五、發明說明（6) 晶體π之狀態而定。因此，依照選擇電晶體丨丨之使用，便 可以在雙位元單元中操作S〇N〇S記憶胞ί，而並非在單一位 元單元中操作。 倘若開啟選擇電晶體Π，並且在S0N0S記憶胞I之控制 問232以及源極區2〇2施予適當的偏壓以執行程式化操作， 雜質區206以及源極區2〇2之間的電流將會受到汲極區2〇4 以及雜質區206之間的電流的影響。另外，汲極區204以及 雜質區2 0 6之間的電流可以依照施加在選擇電晶體I丨之閘 電極2 34的偏壓而改變。因此，依照本發明較佳實施例之 非揮發性記憶體元件，當於程式化操作時，藉由控制施加 j選擇電晶體II之閘電極234的偏壓，可以減低電流消耗 呈因此’當於程式化操作時，電源的消耗可以減低。 為了要抹除非揮發性記憶體元件之資料，通常會使用 熱電洞抹除（HHE)之方法，但其他方法亦可以取代之。當 利用HHE方法抹除非揮發性記憶體元件之資料時，藉由施 加一負偏壓（例如是—7· 5伏特）至控制閘電極232以及一正 偏壓（例如6· 5伏特）至源極區2〇2，以於源極區2〇2附近引 f崩潰。倘若崩潰發生時，在源極區2〇2附近將會產生許 多載子，且載子中的部分電洞會因垂直電場之故而被捕捉 荷捕捉層214中。在電荷捕捉層214中之被捕捉的電洞 會與已經被捕捉在電荷捕捉層214中的電子結合，因此 得啟始電壓降低。在卜；+、e、ra 關閉的狀態。_ 述之過程中’選擇電晶體11係保持 第3圖疋依照本發日月另_較佳實施例之具有選擇電晶
11785pif.ptd 第13頁 1227049 五、發明說明（7) 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 第3圖之非揮發性記憶體元件包括一 S0N0S記憶胞結構 I以及一選擇電晶體結構I I ’其係與第2圖之非揮發性記憶 體元件相似。S 0 N 0 S記憶胞結構I與選擇電晶體結構I I係共 用浮置狀態的雜質區20 6，其整體之結構係與第2圖之非揮 發性記憶體元件相似，因此相似的標號部分在此將省略描 述。以下僅說明第2圖與第3圖之結構不相同之處。另外， 程式化操作以及抹除操作也與先前所述相似，因此在此也 不再描述。 請參照第3圖，選擇電晶體11之一閘電極234，係形成 在一閘絕緣層2 2 4 ’上，並且位於一絕緣層間隙壁2 7 〇之一 侧壁上。值得注意的是，閘電極2 3 4，之寬度w係小於第2圖 中選擇電晶體II之閘電極234的寬度，因此可以改善元件 之積集度。當於形成第2圖中選擇電晶體η之閘電極234 時’ U景々製程的步驟是無法避免的，而微影製程之限制會 影響閘電極234之寬度。然而，當於形成第3圖中選擇電晶 之閘電極234’時，以多晶矽層形成的閘電極234，可以 完全以餘刻來進行而不需進行微影製程，因此閘電極234, 之寬度將不會受到微影製程之限制。 第4圖是依照本發明又一較佳實施例之具有選擇電晶 體結構以及SONOS記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 明參照第4圖，依照此實施例之非揮發性記憶體元件
11785pif.ptd 第14頁 1227049 五、發明說明（8) ~ 包括一S0N0S記憶胞結構I以及兩個選擇電晶體結構，例如 是一第一選擇電晶體I I以及一第二選擇電晶體丨j I。此 S0N0S記憶胞結構I包括彼此分離開來的一第一垂直結構 410以及一第二垂直結構420，且第一以及第二垂直結構 4 1 0、420係由ΟΝΟ結構所構成。SONOS記憶胞結構I、第一 選擇電晶體I I以及第二選擇電晶體I I I係形成在一石夕半導 體基底4 00上。在半導體基底400之部分區域中，一源極區 4 0 2以及一汲極區4 0 4係彼此分開的形成在其中。在源極區 4 0 2以及没極區4 0 4之間係形成有兩個雜質區，其例如是一 第一雜質區406以及一第二雜質區408。第一雜質區4〇6係 位於S0N0S記憶胞結構I以及第一選擇電晶體丨][之間的一區 域中。第二雜質區408係位於S0N0S記憶胞結構！以及第二 選擇電晶體III之間的一區域中。而第一雜質區406以及第 二雜質區408持續處於浮置狀態。 S 0 N 0 S記憶胞結構I包括第一垂直結構41 〇、一閘絕緣 層4 3 2以及第二垂直結構4 2 0 ’其係直線排列於第一雜質區 406以及第二雜質區408之間的半導體基底4〇〇上。第一垂 直結構410係由依序堆疊於半導體基底4〇〇上之一第一穿遂 層4 1 2、一第一電荷捕捉層41 4以及一第一阻障層4 1 6所構 成。同樣的，第二垂直結構420係由依序堆疊於半導體基 底400上之一第二穿遂層422、一第二電荷捕捉層424以及 一第二阻障層4 2 6所構成。第一垂直結構4 1 〇係配置在靠近 第一雜質區406之處，而第二垂直結構4 20係配置在靠近第 二雜質區408之處。閘絕緣層432之厚度較第一以及第二垂
11785pif.ptd 第15頁 1227049 五、發明說明（9) 直結構410、420薄。另外，一控制閘電極442係形成在第 一垂直結構410、第二垂直結構420以及閘絕緣層432上。 而一金屬矽化物層4 5 0係形成在控制閘電極4 4 2上。 第一選擇電晶體結構I I包括位於源極區4 〇 2以及第一 雜質區4 0 6之間的一第一閘絕緣層4 3 4以及位於第一閘絕緣 層434上之一第一閘電極4 44。同樣的，第二選擇電晶體結 構II I包括位於第二雜質區4〇8以及源極區4〇4之間的一第 二閘絕緣層4 3 6以及位於第二閘絕緣層4 3 6上之一第二閘電 極 4 4 6。 在上述之非揮發性記憶體元件中，二個位元資料可以 儲存在一記憶胞中。這是因為，電子或電洞可以分別被捕 捉於第一電荷捕捉層414以及第二電荷捕捉層424中。在 此’包含於第一電荷捕捉層41 4内之位元稱為左位元，包 含於第二電荷捕捉層424内之位元稱為右位元。第2圖以及 第3圖之非揮發性記憶體元件非常相似，除了非揮發性記 憶體元件之程式化以及讀取操作需分別執行每一位元之程 式化=及讀取之外。而抹除第3圖之非揮發性記憶體元件 中^資料的方法係與抹除第2圖之非揮發性記憶體元件中 =貝料的方法不相同，抹除第3圖之非揮發性記憶體元件 中之資料的方法係利用F — N穿遂之方式來完成。 、為了程式化非揮發性記憶胞之左位元，分別施加7. 5 =特。以及6· 5伏特之電壓至控制閘電極442以及源極區 办/上述之偏壓值只是一個實例，其他偏壓值也可以用 /施加於控制閘電極442以及源極區4〇2。另外，將汲極區
1227049 五、發明說明（ίο) 404接地。此後，要求第二選擇電晶體I I I開啟，即施予偏 壓至第二選擇電晶體111之第二閘電極446。此時，將會在 第二雜質區408以及汲極區404之間形成一通道，並且在第 一雜質區406以及第二雜質區408之間產生垂直及水平電 場。由於電場之故，電子會由第二雜質區4〇8加速前往第 一雜質區406，且部分達到熱狀態的電子會被捕捉至第一 電荷捕捉層4 1 4。以上所述，左位元之程式化係由右往左 執行（在此之後皆稱為第一方向）。 同樣的，為了程式化非揮發性記憶胞之右位元
1 ^ •一 〜〜，儿/U ， 刀乃,J
施加7· 5伏特以及6· 5伏特之電壓至控制閘電極442以及汲 極區404。上述之偏壓值只是一個實例，其他偏壓值也可 以用來施加於控制閘電極442以及汲極區404。另外，將源 極區402接地。此後，要求第一選擇電晶體丨丨開啟，即施 予偏壓至第一選擇電晶體丨丨之第一閘電極4 4 4。此時，將 會在源極區402以及第一雜質區406之間形成一通道，並且 在=一雜質區406以及第二雜質區4〇8之間產生垂直及水平 電場由於電場之故，電子會由第一雜質區406加速前往 第二雜質區408，且部分達到熱狀態的電子會被捕捉至第 二電荷捕捉層424。以上所述，右位元之程式化係由左往 右執行（在此之後皆稱為第二方向）。 為了讀取非揮發性記憶胞之左位元，預定的偏壓值將 二=^於控制閘電極442以及源極區4〇2。此偏壓值需大於 妯執仃程式化操作時之偏壓值。另外，將汲極區4〇4接 。此後，要求第一選擇電晶體丨丨開啟，即施加偏壓至第
1227049 五、發明說明（11) ' 1 一選擇電晶體11之第一閘電極444，如此，即可以以第二 方向讀取左位元。 β同樣的’為了讀取非揮發性記憶胞之右位元，預定的 偏壓值將會施加於控制閘電極442以及源極區4〇2。此偏壓 值需小於於執行程式化操作時之偏壓值。另外，將汲極區 404接地。此後，要求第二選擇電晶體〖丨1開啟，即施加偏 壓至第二選擇電晶體丨丨j之第二閘電極446，如此，即可以 以第一方向讀取右位元。 第5圖是依照本發明再一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 依照此實施例之非揮發性記憶體元件包括一s〇N〇s記 憶胞結構I以及兩個選擇電晶體結構，例如是一第一選擇 :晶？11以及-第二選擇電晶體1】！。其整體結構係與第4 =揮發性記憶體元件相Μ。因此相同標號的部分將不 =述。第5圖中不同於第4圖之結構將會清楚描述之，而 Λ=非揮發Γί憶體元件其程式化操作以及抹除操作 白與第4圖之非揮發性記憶體元件相似，因此不再贅述。 凊參照第5圖’第-選擇電晶體"之 444,係以一側壁間隙壁之形式 ]電才 462上，其中第一絕緣層間隙\开==一絕緣層間隙壁 於第4圖中非揮發性記憶體元件 1 2之寬度W1係小 -t ^ 4 4 4 ^ ^ W，0 ,b Λ Λ" t - ^ 1 ^ ^ 乂改善疋件之積集度。於形
11785pif.ptd 第18頁 !227〇49 五、發明說明（12) ίϊΐ圖Λ之第Λ選擇電晶體π之第1電極444時，無可 影響門雷搞二4微影皆製程’而由於微影製程之限制，因此會 電晶二5笛一之寬度。然而，於形成第5圖中之第-選擇 444，係一：閘電極444’日夺，以多晶矽層形成之閘電極 電極m元全^用钱刻製冑’而無須進行微影製程，因此閘 玉444不會受到微影製程之限制。 以一 的，’、第二選擇電晶體111之一第二閘電極446,係 上，：間隙壁之形式形成在一第二絕緣層間隙壁4" 436> 第一絕緣層間隙壁464係形成於一第二閘絕緣層 第4 (si ^值得，主思的是，第二閘電極446，之寬度W2係小於 Fe 非揮發性記憶體元件之第二選擇電晶體I I I之第二 ’電極446之寬度，因此可以改善元件之積集度。於形成 中之第二選擇電晶體ΠΙ之第二閘電極446時，無可 I的需進行微影製程，而由於微影製程之限制，因此會 ;二第二閘電極446之寬度。然而，於形成第5圖中之第二 =一電晶體I 11之第二閘電極446’ _，以多晶石夕層形成之 =二閘電極446’係完全使用蝕刻製程，而無須進行微影製 ’因此第二閘電極446’不會受到微影製程之限制。 第6Α圖至第6D圖是用以辅助說明第2圖之非揮發性記 w體元件之製造方法的剖面示意圖。 4參照第6A圖，一ΟΝΟ層21 0’係形成在一矽半導體基 底200^上，此0Ν0層21〇,係由依序堆疊於半導體基底2〇()上 之一氧化矽穿遂層2 11、一氮化矽電荷捕捉層2丨3以及一氧 化矽阻障層2 1 5所構成。在一實施例中，形成穿遂層2丨】之
1227049 五、發明說明（13) 方法例如是對半導體基底200進行一熱氧化製程。此熱氧 化製程可以在包含有氮其例如是一氧化二氮氣體或是一氧 化氮氣體之大氣壓力下進行，因此穿遂層211亦可能是氣 氧化矽層。而電荷捕捉層2 1 3以及阻障層2 1 5是以低壓化學 氣相沈積法（LPCVD)形成的。電荷捕捉層213亦可以利用對 穿遂層211進行氮化步驟而形成。在形成關〇層21〇，之後， 一罩幕層圖案其例如是一光阻層圖案6〇〇，係形成在阻障 層215上。此光阻層圖案6〇〇係部分的覆蓋阻障層215之表 面且暴露出部分阻障層215之表面。 請參照第6B圖，利用光阻層圖案6〇〇作為一蝕刻罩幕 進行一蝕刻製程，以形成一垂直結構21 〇，其係由氧化層 圖案所形成之穿遂層2 1 2、由氮化矽層圖案所形成之電荷 捕捉層2 1 4以及由氧化矽層圖案所形成之阻障層2丨6依序堆 疊所構成。而未配置有垂直結構21〇之表面係暴露出來。 因此，在剝除光阻層圖案600之後，藉由一熱氧化製程以 ，暴露的半導體基底2〇〇表面上形成一氧化矽層22〇，。此 氧化矽層220’係作為SONOS記憶胞之閘絕緣層以及選擇電 晶體之閘絕緣層之用。在進行熱氧化製程之前，可以進行 一離子植入步驟，以調整啟始電壓。 明參照第6 C圖’在氧化矽層2 2 〇，以及阻障層2 1 6上形 成一多晶矽層230，以作為一閘電極之導電層。此多晶矽 層2 3 0例如疋利用化學氣相沈積法所形成。在一實施例 中，當進行一化學氣相沈積製程時，可以摻雜n型雜質（例 如磷）於多晶矽層230中，其係利用混有1〇 %含量之磷化氫
1227049 五、發明說明（14) 氣體之混合氣體作為氣體源，以使多晶矽層230具有相較 於未摻雜之多晶矽有較高的導電性。之後，於多晶矽層 230上形成一金屬矽化物層240，以降低閘極線之電阻值。 金屬石夕化物層2 4 0可以是石夕化嫣、石夕化始或是石夕化鈦。 之後，請參照第6 D圖，在金屬矽化物層2 4 0上形成一 光阻層圖案610。為了形成光阻層圖案610，先將一光阻層 形成在金屬矽化物層2 4 0上，之後依據傳統的微影製程對 光阻層進行曝光以及顯影步驟。而形成的光阻層圖案6 1 〇 包括一第一開口 621 笫 開口 6 2 2以及 ’ —— -— |7yj V-· 623。第一開口621係暴露出後續於半導體基底2〇〇形成源 極區之處，第二開口 622係暴露出後續於半導體基底2〇〇形 成雜質區之處，第三開口 623係暴露出後續於半導體基底 200形成汲極區之處。之後，利用光阻層圖案61〇作為一蝕 刻罩幕進行一蝕刻製程，以使分別對應於第一開口 621、 ^二開口 622以及第三開口 623之半導體基底2〇〇之表面暴 露出來。此時，一控制閘電極232以及選擇電晶體之一閘 電極234已經形成且彼此分開。同樣的，位於控制閉電極 2二1: ί f絕緣層222以及位於閘電極234底下之閘絕緣 層2 24也已經形成且彼此分開。 植入^ 光阻層圖案61G ’並且進行—傳統之離子 沒極^204以Λ在半導體基底2GQ中形成—源極區202、一 程中將可能繼續'开雜質區206，如第2圖所示。在後續的製 未成對應沒極區204之金屬内連線，其並
1227049 五、發明說明（15) 第7A圖至第7C圖是用以辅助説明第3圖之非揮發性記 憶體元件之製造方法的剖面示意圖。 請參照第7A圖，首先進行與第6A圖至第6C圖相同之製 程。之後，在金屬矽化物層240上形成一光阻層圖案700， 其與第6D圖並不相同，此光阻層圖案700僅包括一第一開 口 7 0 1以及一第二開口 7 〇 2。第一開口 7 0 1係暴露出後續預 定於半導體基底200形成源極區之處，第二開口 7〇2係暴露 出後續預定形成汲極區以及選擇電晶體之處。利用光阻層 圖案7 0 0作為一蝕刻罩幕進行一蝕刻製程，以使部分半導 體基底200暴露出來。此時，控制閘電極232以及位於控制 閘電極232底下之閘絕緣層222會被定義出來。在執行^餘 刻製程之後，剝除光阻層圖案7 〇 〇。 請參照第7B圖，利用控制閘電極232以及一預定的離 子植入罩幕（未繪示）為罩幕進行一離子植入步驟，以在半 導體基底200中形成一源極區2〇2以及一雜質區2〇6。在離 子植入步驟進行完之後，移開預定的離子植入罩幕。之 後’在半導體基底200之整個表面上形成一絕緣層mo,， 並且在絕緣層270’上形成一多晶矽層234,，，其係用以 為選擇電晶體之閘電極的導電層。 請參照第7C圖，進行一非等向蝕刻製程，以部分 除第7B圖之多晶矽層234，，以及第7B圖之絕緣層27〇，，秒 到金屬石夕化物層240暴露出來，即形成選擇電晶體之閑 緣層224’以及絕緣層間隙壁270，且閘電極234，係形成在 閘絕緣層224’上之絕緣層間隙壁27〇的一側壁上。^擇電
11785pif.ptd 第22頁 1227049 五、發明說明（16) 晶體之閘電極234，係 及非等向蝕刻製程形 極234， 。 乂 僅以堆疊第7B圖之多晶矽層234,，以 成’因此可以形成具有小寬度之閘電 Λ #之2 如第3圖所示，利用預定的離子植入罩幕（未繪 I π 罩幕進行一離子植入步驟，以在半導體基底200 鋒y 、/及極區2 0 4。然後，移除預定的離子植入罩幕。後 =可以繼續形成對應汲極區204之金屬内線連製程，其並 未繪示於第7C圖中。
第8 A圖至第8D圖是用以輔助說明第4圖之非揮發性記 憶體^件之製造方法的剖面示意圖。 一請參照第8A圖，在以矽形成的半導體基底400上形成 ΟΝΟ層410 ’此όνο層41〇’係由依序堆疊於半導體基底
4 0 〇上^之一氧化矽穿遂層411、一氮化矽電荷捕捉層41 3以 及一氧化矽阻障層41 5所構成。在一實施例中，形成穿遂 層41 ^之方法例如是對半導體基底4〇〇進行一熱氧化製程。 ，熱氧化製程可以在包含有氮其例如是一氧化二氮氣體或 疋一氧化氮氣體之大氣壓力下進行，因此穿遂層411亦可 ，是氮氧化石夕層。而電荷捕捉層4丨3以及阻障層41 5是以低 壓化學氣相沈積法（LPCVD)形成的。電荷捕捉層413亦可以 利用對穿遂層411進行氮化步驟而形成。在形成〇Ν〇層41〇, 之後’ 一罩幕層圖案係形成在阻障層4丨5上，其例如是一 光阻層圖案8 0 0。此光阻層圖案8 〇 〇係彼此以一預定距離分 離開來，且覆蓋住部分阻障層4丨5之表面，暴露出部分阻 障層4 1 5之表面。
1227049 五、發明說明（17) 請參照第8B圖’利用光阻層圖案8〇〇作為一蝕刻罩幕 進行一蝕刻製程，以形成一第一垂直結構41〇以及一第二 垂直結構420，其彼此以一預定距離分離開來。第一垂直 結構4 1 0係由氧化層圖案所形成之第一穿遂層4〗2、由氮化 矽層圖案所形成之第一電荷捕捉層414以及由氧化矽層圖 案所形成之第一阻障層416依序堆疊所構成。同樣的，第 —垂直結構4 20係由氧化層圖案所形成之第二穿遂層422、 由氮化矽層圖案所形成之第二電荷捕捉層424以及由氧化 矽層圖案所形成之第二阻障層426依序堆疊所構成。而未 酉己置有第一垂直結構41 〇以及第二垂直結構42〇之半導體基 底4〇0表面係暴露出來。在剝除綠層圖細q之後，藉由 二= Λ製程以在暴露的半導體基底400表面上形成一氧 m。由於此熱氧化製程之作用，在第-垂直結構 垂直結構42〇之間的半導體基底4〇〇上會形成 緣層一氧切層43◦，係作為兩= 二m之用。在進行熱氧化製程以形成氧化石夕層 昭：二進行一離子植入步驟’以調整啟始電壓。 :參”、、第8C圖，在閘絕緣層432、氧 二：=5及第二阻障層426上形成- 學氣相沈積法所例如是利用化 沈積製程時，中，當進行一化學氣相 中=用：以摻雜η型雜質(例如磷)於多晶石夕層44。 氣體源:、以：；Γ=。量Λ麟Λ氣氣體之混合 夕曰曰矽層440具有相較於未摻雜之多晶石夕有 1227049 五、發明說明（18) 較高的導電性。之後，於多晶矽層440上形成一金屬石夕化 物層4 5 0，以降低閘極線之電阻值。金屬矽化物層4 5 0可以 是矽化鎢、矽化鈷或是矽化鈦。 之後，請參照第8D圖，在金屬矽化物層450上形成一 光阻層圖案810。為了形成光阻層圖案810，先將一光阻層 形成在金屬矽化物層4 5 0上，之後依據傳統的微影製程對 光阻層進行曝光以及顯影步驟。而形成的光阻層圖案8 1 〇 包括一第一開口 821、一第二開口 822、一第三開口 823以 及一第四開口 8 2 4。第一開口 8 21係暴露出後續預定於半導 體基底400形成源極區之處，第二開口 822係暴露出後續預 定於半導體基底400形成第一雜質區之處，第三開口 M3係 暴露出後續預定於半導體基底40 0形成第二雜質區之處， 第四開口 824係暴露出後續預定於半導體基底4〇〇形成汲極 區之處。之後，利用光阻層圖案81 〇作為一蝕刻罩幕進行 一蝕刻製程，以使分別對應於第一開口 82 1、第二開口 822、第三開口 823以及第四開口 824之半導體基底4〇〇之表 面暴露出來。此時，一控制閘電極442、一第一選擇電晶 體之一第一閘電極444以及一第二選擇電晶體之一第二閉 電極4 4 6已經形成且彼此分開。同樣的，位於第一選擇電 晶體之第一閘電極444底下之第一閘絕緣層434以及位於第 二選擇電晶體之第二閘電極446底下之第一閘絕緣層436係 與第一垂直結構410及第二垂直結構420彼此分開。 ' 之後’移除光阻層圖案810，並且進行一傳統之離子 植入步驟’因此在半導體基4 〇 〇中形成一源極區μ 2、一、、
1227049 五、發明說明（19) 極區404、一第一雜質區406以及一第二雜質區408，如第4 圖所示。在後績的製程中將可能繼續形成對應源極區402 以及沒極區404之金屬内連線，其並未繪示於第8D圖中。 第9A圖至第9C圖是用以辅助說明第5圖之非揮發性記 憶體元件之製造方法的剖面示意圖。
請參照第9A圖，首先進行與第8A圖至第8C圖相同之製 程。之後，在金屬矽化物層450上形成一光阻層圖案9〇〇， 其與第8D圖並不相同，此光阻層圖案900僅包括一第一開 口 901以及一第二開口 9〇2。第一開口 9〇1係暴露出後續預 定形成汲極區以及第一選擇電晶體之處，第二開口 9 〇 2係 暴露出後續預定形成汲極區以及第二選擇電晶體之處。利 用光阻層圖案9 〇 〇作為一蝕刻罩幕進行一蝕刻製程，以使 邛刀半導體基底4〇〇暴露出來。此時，控制閘電極mo以及 位於控制閘電極440底下之閘絕緣層432會被定義出來。在 執行元餘刻製程之後’剝除光阻層圖案g 〇 〇。 明參照第9B圖’利用控制閘電極440以及一預定的 入罩幕（未繪示）為罩幕進行一離子植入 丄體基底4。◦中形成一第一雜質區4〇6以及一第：雜以 在離子植入步驟進行完之後，移開預定的
罩幕。之後’在半導體基底400之整個夹 植入 JS4〇n>， ^ 個表面上形成一絕綾 ^430 ，並且在絕緣層430，，上报忐夕曰A 深 其係用ri从4够、始 上幵/成一多晶矽層440，，， 電極的導電層。 透擇電曰曰體之第-以及第二閉 0月參照第9 C圖，進行一非等向钱列劁 Π蚀刻製耘，以部分的移
1227049 五、發明說明（20) 除第9B圖之多晶矽層440’，以及第9B圖之絕緣層43〇，，， 到金屬石夕化物層450暴露出來，即形成第一選擇電曰 第一閘絕緣層434’與第一絕緣層間隙壁462，且第: 電晶體之第一間電極444’係形成在第—閘絕緣層4以，上以 及第一絕緣層間隙壁462上。同樣的，亦同時形成 擇電晶體之第二閘絕緣層436,與第二絕緣層間隙壁46；，' 且第二選擇電晶體之第二閘電極446,係形成在第二 層436’上以及第二絕緣層間隙壁464上。第一以及二選 擇電晶體之第一以及第二閘電極444’與446,係僅以沈積製 J以及非等向蝕刻製程形成，因此可以形成 = 第一以及第二閘電極444,與446，。 見X & -、後，如第5圖所示，利用預定的離子植入罩幕（未緣 不）作為一罩幕進行一離子植入步驟，以在半導’ 中形成源極區402以及汲極區404。然後，銘广猫:一 偏之金屬内線連製程，其並未緣示於第及及極區 本發明之特殊實施例將以未限制 明…，本發明提供一種非揮發件依 其包括—半導體基底；—源極區以及 隐：兀件， 分開的形成在基底之特定區域中；一雜 係彼此 區以及汲極之間之基底特定區域中，且ς暂=成在源極 置狀態；一垂直結構，g己置在 雜：係為-浮 f體基底上之-第，，且其係以4;;區之間的半 捉層以及-阻障層依序堆疊於源極區以及^區二荷捕
11785pif.ptd 第27頁 1227049 五、發明說明（21) 控制閘絕緣層，配置在祕區以及 :緣層係鄰接於垂直結構；一控制問電極之：成：= 構=及控制閘絕緣層上；一閘絕緣層， = 導體基底上；以及-閑電㉟，=問絕緣 層上。較佳的是，此電荷捕捉層係為非導電陡 極區較佳的是，在第_區域中之垂直結構係形成於鄰接源 上。此元件更包括-金屬石夕化物層，形成在控制閉電極 較佳的是，控制閘絕緣層比垂直結 括一絕緣層間隙壁，配置在垂直妹 咖 牛更i 壁之中較靠近雜質區之一；= =制問電極之侧 緣層間隙壁上具有一側壁閘極結構。$ ’閘電極在絕 依據本發明之另一目的，本發明提供一 j體，其包括一半導體基底；一源極 一 5己 彼ί分開的形成在基底之特定區域中；一Γ!雜 質&以及一第二雜質區，位於源極區以及 =雜 分開的形成在基底之特定區域中，且 a彼此 置狀態且鄰接於源極區，第二雜質區係為一浮 質區之間之第一第區Ξί:;鄰:：第第：：質質[區以及第二雜 結構包括依序堆疊的一第一穿遂層、—第U-垂直 及一第一阻障層；一第二垂直έ 電何捕捉層以 第二雜質區之間之第-、"冓位於第一雜質區以及 之間之第一£域上，且鄰接於第二雜質區，第 Η 11785pif.ptd
mm I 第28頁 1227049
二垂直結構包括依序堆疊的一第二穿遂層、一第二電荷 捉層以及一第二阻障層；一控制閘絕緣層，配置在第一垂 直結構以及第二垂直結構之間的半導體基底上；一控制閘 電極，位於第一垂直結構、控制問絕緣層以及第二垂直結 構上；> =第一閘絕緣層，配置在源極區以及第一雜質區^ 間的半導體基底上；一第一閘電極，位於第一閘絕緣層 上，一第二閘絕緣層，配置在第二雜質區以及汲極區之間 的半導體基底上；以及一第二閘電極，位於第二閘絕緣層 較 非導電 此 上。 較 直結構 佳的是， 性。 元件更包 第一電荷捕捉層以及第二電荷捕捉層係為 括一金屬矽化物層，形成在控制閘電極 控制閘絕緣層比第一垂直結構以及第二垂 此元件更包括一第一絕緣層間隙壁，配置 以及控制閘電極之側壁之中較靠近第一雜 。較佳的是，第一閘電極在第 壁閘極結構。 d嘈间 佳的是，此元件更包括m緣層間隙壁， 以及控制閘電極之側壁之中較靠近第二雜 。較佳的是，第二閘電極在第【門 具有一側壁閘極結構。 七緣層間 據本發明之另一目的，本發明提供一 佳的是， 薄。 較佳的是， 在第一垂直結構 質區之 隙壁上 較 在第二 質區之 隙壁上 依 一側壁上 係為一側 垂直結構 一側壁上 種非揮發性記 ι!Η 11785pif.ptd 第29頁 1227049
憶體元件的製造方法，此方 形成用以形成一穿遂層之一 捕捉層之一非導電性材料層 二絕緣層；在第二絕緣層上 第一罩幕層圖案作為一餘刻 捕捉層以及阻障層堆疊而成 成之後，移除第一罩幕層圖 基底上形成一氧化層，其係 一選擇電晶體之一閘絕緣層 成一導電層，其係用以形成 之一閘電極；在導電層上形 二罩幕層圖案作為一蝕刻罩 體基底之一第一區域的垂直 出控制閘電極，並且在半導 層上疋義出閘電極；移除第 質離子植入製程，以於半導 極區、一雜質區以及一汲極 閘電極對準。 較佳的是，第一絕緣層 化矽層，非導電性材料層係 化矽層，而第二絕緣層以化 層0 此方法更包括在導電層 依據本發明之另一目的 法包括在一半導體基底上依序 第一絕緣層、用以形成一電荷 以及用以形成一阻障層之一第 形成一第一罩幕層圖案；利用 罩幕，以形成由穿遂層、電荷 之一垂直結構；在触刻製程完 案；於垂直結構暴露的半導體 用以形成一控制閘絕緣層以及 ;在氧化層以及垂直結構上形 一控制閘電極以及選擇電晶體 成一第二罩幕層圖案；利用第 幕進行一蚀刻製程，以在半導 結構以及控制閘絕緣層上定義 體基底之一第二區域之閘絕緣 二罩幕層圖案；以及進行一雜 體基底之特定區域中形成一源 區’且其係與控制閘電極以及 係以熱氧化之方式而形成之氧 以化學氣相沈積法而形成之氮 學氣相沈積法而形成之氧化矽 上形成一金屬矽化物層。 ，本發明提供一種非揮發性記
1227049 五、發明說明（24) ~ 憶體元件的製造方法，此方法包括在一半導體基底上依序 形成用以形成一穿遂層之一第一絕緣層、用以形成一電荷 捕捉層之一非導電性材料層以及用以形成一阻障層之一第 二絕緣層；在第二絕緣層上形成一第一罩幕層圖案；利用 第一罩幕層圖案作為一蝕刻罩幕，進行一蝕刻製程以形成 由穿遂層、電荷捕捉層以及阻障層依序堆疊之一垂直結 構；在姓刻製程完成之後，移除第一罩幕層圖案；於被垂 直結構暴露的半導體基底上形成用以形成一控制閘絕緣層 一第三絕緣層；在第三絕緣層以及垂直結構上形成用以形 成一控制閘電極之一第一導電層；在用以形成控制閘電極 之導電層上形成一第二罩幕層圖案；利用第二罩幕層圖案 作為一蝕刻罩幕進行一蝕刻製程，以在半導體基底之一^ 一區域該垂直結構以及控制閘絕緣層上定義出控制閘電 極；移除第二罩幕層圖案；利用控制閘電極以及一預定第 一離子植入罩幕作為一罩幕進行一離子植入步驟，以在半 導體基底之一特定區域形成一雜質區；形成一第四絕緣 層，以形成覆蓋控制閘電極以及半導體基底之一絕緣層間 隙壁並形成一選擇電晶體之一閘絕緣層；在第四絕緣層上 形成用以形成選擇電晶體之一閘電極的一第二導電層；於 第二導電層以及第四絕緣層上進行一非等向蝕刻製程，以 在控制閘電極的一側壁其係位於垂直結構的對向，形成一 絕緣層間隙壁；在絕緣層間隙壁上以一側壁閘極之型式形 成問電極’以及在半導體基底中之特定區域植入雜質離 子，以在被控制閘電極以及閘電極暴露的區域形成一源極
1227049 五、發明說明（25) 區以及一沒極區 較佳 化矽層， 化砍層， 層。 此方 較佳 等向姓刻 依據 憶體元件 形成用以 用以形成 層以及用 層；在第 圖案係覆 利用第一 在第一區 一阻障層 幕層圖案 形成由第 的是，第 非導電性 而第二絕 法更包括 的是，於 製程係為 本發明之 的製造方 形成一第 一第一以 以形成一 二絕緣層 蓋住半導 罩幕層圖 域上形成 依序堆疊 作為一蝕 二穿遂層 堆疊而構成之一第 除第一罩幕層圖案 導體基底 緣層、一 二絕緣層係以熱氧化之方式而形成之氧 料層係以化學氣相沈積法而形成之氮 、、層以化學氣相沈積法而形成之氧化矽 在第一 第二導 一回蝕 另一目 法，此 一以及 導電層上 電層以及 刻製程。 的，本發 方法包括 形成一金屬 第四絕緣層 石夕化物層。 上進行之非 一第二穿 及一第二電荷捕 及一第二 第一以 上形成 體基底 一第一罩 之一第一 暴露的半 控制閘絕 明提供一種非揮發性記 在一半導體基底上依序 遂層之一第一絕緣層、 捉層之一非導電性材料 阻障層之一 幕層圖案， 區域以及一 案作為一蝕刻罩幕，進行一 由第一穿遂層 而構成 刻罩幕 、第二 二垂直 :於被 上形成 第一電荷捕 垂直結構； 刻製程以在 層以及第二 結構；在姓刻製程完 結構以及第 緣層，其係 之一第一 ’進行蝕 電荷捕捉 第一垂直 一第三絕 第二絕緣 第一罩幕層 第二區域； 餘刻製程以 捉層以及第 利用第一罩 第^區域上 阻障層依序 成之後，移 二垂直結構 用以形成一 絕緣層、— 第一選擇電晶體之一第一閘
11785pif.ptd 第32頁 1227049 五、發明說明（26) 第二選擇電晶體之一第二閘絕緣層；在第三絕緣層、第一 垂直結構以及第二垂直結構上形成一導電層，其係用以形 成一控制閘電極、第一選擇電晶體之一第一閘電極以及第 二選擇電晶體之一第二閘電極；在導電層上形成一第二罩 幕層圖案；利用第二罩幕層圖案作為一蝕刻罩幕進行一蝕 刻製程’以定義出與第一垂直結構以及第二垂直結構對準 之f制間電極，在半導體基底上定義出第一閘絕緣層以及 第二閘電極’其係與控制閘電極之一側壁分離開來，並且 在半導體基底上定義出第二閘絕緣層以及第二閘電極，其 3與控制閉電極之另一側壁分離開來；移除第二罩幕層圖 以及進行一離子植入製程，以於半導體基底中形成一 Ϊ =、一第一雜質區、一第二雜質區以及-沒極區，以 吏其與控制閘電極、第一閘電極以及第二閘電極對準。 情f 2 ^本f明之另一目的，本發明提供一種非揮發性記 ==形成一穿遂層之一第一絕緣層、 二絕d:電性材料層以及用以形成-阻障層之-第 罩幕#圓幸it絕緣層上形成一第一罩幕層圖案，第一 κ層圖案係覆蓋住半導體基底之一第 _ 製程以在第一區域上形成由一第一穿2幕：j仃；， 在第u,層序堆疊之一第一垂直結構，並且 成由一第二穿遂層、-第二電荷捕捉層i 第—阻p早層依序堆疊之-第二垂直結構；在 11785pif.ptd 第33頁 1227049 五、發明說明（27) 完成之後’移除第一罩幕層圖案；於被第一垂直結構以及 第二垂直結構暴露的半導體基底上形成一第三絕緣層，其 係用以形成一控制閘絕緣層、一第一選擇電晶體之一第一 閘絕緣層、一第二選擇電晶體之一第二閘絕緣層；在第三 絕緣、第一垂直結構以及第二垂直結構上形成用以形成一 控制閘電極之一第一導電層；在第一導電層上形成一第二 罩幕層圖案’利用第二罩幕層圖案作為一姓刻罩幕進行一 蝕刻製程，以在半導體基底之一第一區域的第一垂直結 構]第二垂直結構以及控制閘絕緣層上定義出控制閘電 極，移除第二罩幕層圖案；利用控制閘電極以及一預定第 一離子植入罩幕作為一罩幕進行一離子植入步驟，以在控 制閘電極兩側之半導體基底中形成一第一雜質區以及一第 二雜質區；形成一第四絕緣層，其係用以形成一第一選擇 電晶體之一第一閘絕緣層以及一第二選擇電晶體之一第二 閘絕緣層，以覆蓋控制閘電極以及半導體基底之一暴露的 區域，在第四絕緣層上形成一第二導電層，其係用以形成 第一選擇電晶體之一第一閘電極以及第二選擇電晶體之一 第一閘電極，於第二導電層以及第四絕緣層上進行一非等 向蝕刻製程，以在控制閘電極的兩側壁 成一源極區以及一沒極區。 間隙壁以及-第二絕緣層間隙壁，並且在第'[緣層邑= 壁以及第一絕緣層間隙壁上形成側壁閘極型式之一第一 電極以及一第二閘電極；以及於被控制閘電極、第一: 極以及第二閘電極暴露的半導體基底中植入雜質離子以^ ta* 一— \ί& 士51 ΓΞΓ »、》 Τ7 1— 一》 ^ 11785pif.ptd 第34頁 1227049 五、發明說明（28) 較佳的是 等向姓刻製程 如以上所 記憶胞結構之 擇電晶體可控 當的電路連接 進行程式化操 體之閘電極的 降低電源消耗 製造方法可以 件。 雖然本發 限定本發明， 和範圍内，當 範圍當視後附 ’於第二導電層以及第四絕緣層上進行之非 係為一回餘刻製程。 述，依據上述之具有選擇電晶體以及S0N0S 非揮發性記憶體元件及其製造方法，透過選 制S0N0S程式化之操作，以使其可以藉由適 裝置進行雙位元的程式化操作。另外，當於 作^的電流量可以藉由控制施加在選擇電晶 電壓而減低，因此當於進行程式化時，可以 。再者，依據本發明之非揮發性記憶體及其 廣泛的應用在許多元件，例如是埋置式元 明已以較佳實施例揭露如上u 任何熟習此技藝者，在不脫離本 可作些許之更動與潤飾，因此本發日:= 之申凊專利範圍所界定者為準。 ’、β
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圖式簡單說明 第1圖是具有一般S0N0S記憶胞結構之非揮發性記憶體 元件之剖面示意圖。 第2圖是依照本發明一較佳實施例之具有選擇電晶體 結構以及SON0S記憶胞結構之非揮發性記憶體元件之别面 示意圖。 第3圖是依照本發明另一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之别 面示意圖。 第4圖是依照本發明又一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之刺 面示意圖。 第5圖是依照本發明再一較佳實施例之具有選擇電晶 體結構以及S0N0S記憶胞結構之非揮發性記憶體元件之剖 面示意圖。 第6A圖至第6D圖是製造第2圖之非揮發性記憶體元件 之剖面示意圖。 第7A圖至第7C圖是製造第3圖之非揮發性記憶體元件 之剖面示意圖。
第8 A圖至第8 D圖是製造第4圖之非揮發性記憶體元件 之剖面示意圖。 第9A圖至第9C圖是製造第5圖之非揮發性記憶體元件 之剖面示意圖。 【圖式標示說明】 102、20 0、400 :基底
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1227049 圖式簡單說明 104 106 112 114 116 110 120 206 222 234 240 270 600 210, 220, 230 621 901 270, 202、402 :源極區 204、404 :汲極區 212、412、211、411 :穿遂層 214、414、213、413 ;電荷捕捉層 216、416、215、415 :阻障層 210、410、420 :垂直結構（ΟΝΟ 層） 232、442、440 :控制閘電極 406、408 :雜質區 224、224’ 、434、432、436 :閘絕緣層 234，> 444 > 446 > 444J > 446，：閘電極 450 :金屬矽化物層 462、464 :絕緣層間隙壁 610、700、800、810、900 :光阻層圖案 、410’ ： 0N0 層 、4 3 0,:氧化矽層 234’，、440’，：多晶矽層 622 、623 、7〇1 、702 、821 、822 、823 、824 902 :開口 、4 3 0 ’ ’ ：絕緣層
11785pif.ptd 第37頁

Claims (1)

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• 種非揮發性記憶體元件，包括： 一半導體基底； 源f區以及一没極區，形成在該基底中 雜貝區’形成在該源極區以及該汲極之間，其中該 貝區係為一浮置狀態 本逡二垂直結構’配置在該源極區以及該雜質區之間的該 基底上之一第一區域，且其係以一穿遂層、一電荷 足層以及一阻障層依序堆疊於該源極區以及該雜質區之 一，制閘絕緣層，配置在該源極區以及該雜質區之 間’且該控制閘絕緣層係鄰接於該垂直結構； 一控制閘電極，形成在該垂直結構以及該控制閘絕緣 層上； 一問絕緣層，配置在該雜質區以及該汲極區之間的該 半導體基底上；以及 一閘電極，位於該閘絕緣層上。 2·如申請專利範圍第1項所述之非揮發性記憶體元 件’其中該電荷捕捉層係為#導線性。 3·如申請專利範圍第1項所述之非揮發性記憶體元 件其中在泫第一區域中之該蚕直結構係形成於鄰接該源 極區。 4 ·如申請專利範圍第1項所述之非揮發性記憶體元 件，更包括一金屬矽化物層，形成在該控制閘電極上。 5·如申請專利範圍第1項所述之非揮發性記憶體元
1227049 六、申請糊棚 "~ 件，其中該控制閘絕緣層比該垂直結構薄。 6 ·如申請專利範圍第丨項所述之非揮發性記憶體元 件’更包括一絕緣層間隙壁，酌置在該垂直結構以及該控 制閘電極之側壁之中較靠近續雜質區之一側壁上。 7 ·如申請專利範圍第6項所述之非揮發性記憶體元 件’其中該閘電極在該絕綾声間隙壁上具有一側壁閘極結 構。 8· —種非揮發性記憶體元件，包括·· 一半導體基底； 一源極區以及一沒極區； 第一雜質區以及一第二雜質區，位於該源極區以及 5亥^極之間，該第一雜質區係為一浮置狀態且鄰接於該源 極區’該第二雜質區係為浮置狀態且鄰接於該汲極區； 。一第一垂直結構，位於該第一雜質區以及該第二雜質 區之間’且鄰接於該第一雜質區，該第一垂直結構包括依 序堆疊的一第一穿遂層、一第一電荷捕捉層以及一第一阻 障層； 口 一第二垂直結構，位於該第一雜質區以及該第二雜質 ，之=，且鄰接於該第二雜質區，該第二垂直結構包括依 堆豎的一第二穿遂層、一第二電荷捕捉層以及一第二阻 一垂直結構以及該第二
一控制閘絕緣層，配置在該第 垂直結構之間； 一控制閘電極，位於該第一垂直結構、該控制閘絕緣
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1 2 ·如申請專利範圍第8項所述之非揮發性記憶體元 件，更包括一第一絕緣層間隙璧，配置在該第一垂直結構 ^及”亥控制閘電極之側壁之#較靠近該第一雜質區之一側 壁上。 1 3·如申請專利範圍第1 2項所述之非揮發性記憶體元 件’其中該第一閘電極在該第/絕緣層間隙壁上具有一 壁閘極結構。 1 4.如申請專利範圍第8項所述之非揮發性記憶體元 件更包括一第一絕緣層間隙受，配置在該第二垂直結構
1227049 ::該控制閘電極之側壁之中較靠近該第二雜質區之一側 #，專利範圍第14項所述之非揮發性記憶體元 壁閘極結;冓閘電極在該第二絕緣層間隙壁上具有〆側 該方法包 括·· 16· 一種非揮發性記憶體元件的製造方法， 在一半導體基底上依序形成用以形成一穿遂層之一第 一絕緣層、用以形成一電荷捕捉層之一非導電性材料層以 及用以形成一阻障層之一第二絕緣層； 在該第二絕緣層上形成一第一罩幕層圖案； 利用該第一罩幕層圖案作為一蝕刻罩幕，蝕刻該穿遂 層、該電荷捕捉層以及該阻障層，以形成一垂直結構； 在該蝕刻製程完成之後，移除該第一罩幕層圖案； 於被該垂直結構暴露的該半導體基底上形成一氧化 層’其係用以形成一控制閘絕緣層以及一選擇電晶體之一 閘絕緣層； 在該氧化層以及該垂直結構上形成一導電層，其係用 以形成一控制閘電極以及該選擇電晶體之一閘電極； 在該導電層上形成一第二罩幕層圖案； 利用該第一罩幕層圖案作為一姓刻罩幕進行一姓刻製 程，以在該半導體基底之一第一區域的該垂直結構以及該 控制閘絕緣層上定義出該控制閘電極，並且在該半導體基 底之一第二區域之該閘絕緣層上定義出該閘電極；
11785pif.ptd 第41頁 1227049 六、申請專利範圍 移除該第二罩幕層圖案；以及 進行一雜質離子植入製程，以形成一源極區、一雜質 區以及一没極區，且其係與該控制閘電極以及該閘電極對 準。 1 7·如申請專利範圍第1 6項所述之方法，其中該第一 絕緣層係以熱氧化之方式而形成之氧化矽層，該非導電性 材料層係以化學氣相沈積法而形成之氮化矽層，而該第二 絕緣層以化學氣相沈積法而形成之氧化矽層。 1 8·如申請專利範圍第丨6項所述之方法，其中該方法 更包括在該導電層上形成一金屬矽化物層。 1 9 · 一種非揮發性記憶體元件的製造方法，該方法包 括： 在一半導體基底上依序形成用以形成一穿遂層之一第 一絕緣層、用以形成一電荷捕捉層之一非導電性材料層以 及用以形成一阻障層之^一第二絕緣層； 在該第二絕緣層上形成一第一罩幕層圖案； 利用該第一罩幕層圖案作為一餘刻罩幕，進行一独刻 製程以形成具有該穿遂層、該電荷捕捉層以及該阻障層之 一垂直結構； 在該蝕刻製程完成之後，移除該第一罩幕層圖案； 於被該垂直結構暴露的該半導體基底上形成用以形成 一控制閘絕緣層之一第三絕緣層； 在該第三絕緣層以及該垂直結構上形成用以形成一控 制閘電極之一第一導電層；
11785pif.ptd 第42頁 1227049
之該導電層上形成一第二罩 在用以形成該控制閘電極 幕層圖案； 利用該第^一*罩幕層圖案作 程，以在該半導體基底之一第 控制閘絕緣層上定義出該控制 移除該第二罩幕層圖案； 利用該控制閘電極以及一 一罩幕進行一離子植入步驟， 區域形成一雜質區； 為一餘刻罩幕進行一敍刻製 一區域的該垂直結構以及該 閘電極； 預定第一離子植入罩幕作為 以在該半導體基底之一特定 、，成一第四絕緣層，其係用以形成覆蓋該控制閘電極 以及該半導體基底之一絕緣層間隙壁以及一選擇電晶體之 一閘絕緣層； 在該第四絕緣層上形成用以形成該選擇電晶體之一 電極的一第二導電層； 於該第二導電層以及該第四絕緣層上進行一非等向餘 刻製程’以在該控制閘電極的一側壁其係位於該垂直結構 的對向，形成一絕緣層間隙壁； 在該絕緣層間隙壁上以一側壁閘極之型式形成一閉 極；以及 於被該控制閘電極以及該閘電極暴露的該半導體基底 中植入雜質離子以形成一源極區以及一汲極區。 2 0 ·如申請專利範圍第丨9項所述之方法，其中該第一 絕緣層係以熱氧化之方式而形成之氧化矽層，該非導電性 材料層係以化學氣相沈積法而形成之氮化矽層，而該第二
1227049 六、申請專利範圍 絕緣層以化學氣相沈積法而形成之氧化梦層。 21·如申請專利範圍第】9項所述之方法，其中該方法 更包括在該第一導電層上形成/金屬梦化物層。 2 2 ·如申請專利範圍第】9項所述之方法，其中於該第 二導電層以及該第四絕緣層上進行之該非等向蝕刻製程 為一回韻刻製程。 ' 2 3 · —種非揮發性記憶體元件的製造方法，該方 括： 匕 二穿 荷捕 第二 幕層 區域製程 荷捕 程以 捕捉 導體 在一半導體基底上依序形成用 遂層之一第一絕緣層、用以形 捉層之一非導電性材料層以及 阻障層之一第二絕緣層； 在該第二絕緣層上形成一第一 圖案係覆蓋住該半導體基底之 9 利用該第一罩幕層圖案作為一 以在該第一區域上形成包括該 捉層以及該第一阻障層之一第 利用該第一罩幕層圖案作為一 在该第二區域上形成包括該第 層以及該第二阻障層之一第二 在該蝕刻製程完成之後，移除 於被該第一垂直結構以及該第 基底上形成一第三絕緣層，其 以形成一第一以及〜 成一第一以及一第二 用以形成一第一以I 罩幕層圖案，該第 一第一區域以及— 罩 第 餘刻罩幕，進行—麵 第一穿遂層、該第— 一垂直結構； 蝕刻罩幕’進行餘刻 二穿遂層、該第二^ 垂直結構； 該第一罩幕層圖案； 二垂直結構暴露的言亥 係用以形成一控制間
第44頁 1227049 六、申請專利範圍 緣層、一第一選擇雷曰雜 選 擇電晶體之-第= ;;=T第一問絕緣層以及-第 在該第三絕緣層、綠 構上形成-導電層，其；：垂直2構以及該第二垂直結 選擇電晶體之一第一 ^雷1形成一控制閘電極、該第一 二閘電極； 閘電極以及該第二選擇電晶體之—第 成-第二罩幕層圖案； 程，以定義出；該Ϊ!以為-㈣罩幕進行-餘刻製 之該控制閘電，，並在該直結構對準 離開來，並且在以體=與！ΐ制問電極之-側壁分 及該第二閘電極，其# ;二二5出該第二閘絕緣層以 來； 其係與5亥控制閘電極之另一侧壁分離開 移除該第二罩幕層圖案· β進：-離子植入製程:、以於該半導體基底中形成一源 極區、-第-雜質區、一第二雜質區以及一汲極‘，以;吏 ^與該控制閘電極、該第一閘電極以及該第二閘電極對 24. —種非揮發性記憶體元件的製造方法，該方法包 括： / 在一半導體基底上依序形成用以形成一 一 -絕緣層、用以形成_電荷捕捉層之―非導電性二㈣以 及用以形成一阻障層之一第二絕緣層； 4竹曰
1227049 六、申請專利範圍 圖案係覆蓋住j半i:基ϋ:”案：該第 罩 區域以及一第 幕層圖案係覆蓋住該半導體基底之 區域 第二電 垂直結 利用該第一罩幕層圖案作為一蝕刻罩 製程以在該第一區域上形成由一第一穿遂声行一蝕刻 捕捉層以及一第一阻障層依序堆疊而成之二莖二第一電荷 構，並且在該第二區域上形成由一第二穿遂層y垂直結 荷捕捉層以及一第二阻障層依序堆疊而成之一第 在該蝕刻製程完成之後，移除該第一罩幕 $被該第二垂直結構以及該第二垂直結構暴露的該半 導體基底上形成-第三絕緣；I，其係用以形成—控制間絕 緣層、一第一選擇電晶體之一第一閘絕緣層、一 電晶體之一第二閘絕緣層； 一選擇 在該第三絕緣層、該第一垂直結構以及該第二垂直結 構上形成用以形成一控制閘電極之一第一導電層； 在該第一導電層上形成一第二罩幕層圖案； 利用该第二罩幕層圖案作為一蝕刻罩幕進行一蝕刻製 程’以在該半導體基底之一第一區域的該第一垂直結構、 該第二垂直結構以及該控制閘絕緣層上定義出該控制閘電 極； 移除該第二罩幕層圖案； 利用該控制閘電極以及一預定第一離子植入罩幕作為 一罩幕進行一離子植入步驟，以在該控制閘電極兩側壁旁 11785pif.ptd 第46頁 1227049
形成一第一雜質區以及一第二雜質區； =成一第四絕緣層，其係用以形成一第 之-第-閘絕緣層以及一第二選擇電晶體之一第：二:曰， 層，以覆蓋該控制閘電極以及該半導體基一三=、， 域； -〜恭路的區 其係用以形成 二選擇電晶體 一在該第四絕緣層上形成一第二導電層， 該第選擇電晶體之一第一閘電極以及該第 之一第二閘電極；
於該第二導電層以及該第四絕緣層上進行一 玄•程，以在該控制閘電極的兩側壁形一 一 ^ :壁以及-第二絕緣層間隙壁，並且在該二以 以及該第二絕緣層間隙壁上形成侧壁閘極 之s ‘ 閘電極以及一第二閘電極；以及 式之一第- =被該控制閘電極、該第一閘電極以及該第二閘電 〜路的该半導體基底中植入雜質離子以形成一 ^ 一汲極區。 1 L Μ Z 其中該非等 ’該方法包
25·如申請專利範圍第24項所述之方法， 向钱刻製程包括一回蝕刻製程。 2 6 · —種非揮發性記憶體元件的製造方法 括： 在 半導體基底中形成一源極區、一沒極區以及一雜 質區’該雜質區係位於該源極區以及該汲極區之間且配置 成一浮置狀態； 在該源極區以及該雜質區之間依序堆疊一穿遂層、一
11785pif.ptd 第47頁 1227049 六、申請專利範圍 電荷捕捉層以及一阻障層，以形成一垂直結構； 在該源極區以及該汲極區之間且鄰接於該垂直結構之 處形成一控制閘絕緣層； 在該垂直結構以及該控制閘絕緣層上形成一控制閘電 極； 在该雜質區以及該源極區之間形成一閘絕緣層；以及 在忒閘絕緣層上形成一閘電極。 結構2【括如氧H專f範圍第26項所述之方法’其中該垂直 虱化矽-氧化矽結構。
11785pif.ptd 第48胃
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