KR950004535A - 플레쉬 메모리 및 그 제조방법 - Google Patents

플레쉬 메모리 및 그 제조방법 Download PDF

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KR950004535A KR1019930014716A KR930014716A KR950004535A KR 950004535 A KR950004535 A KR 950004535A KR 1019930014716 A KR1019930014716 A KR 1019930014716A KR 930014716 A KR930014716 A KR 930014716A KR 950004535 A KR950004535 A KR 950004535A
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Abstract

본 발명은 플레쉬 메모리 및 그 제조방법에 관한 것으로서, 반도체 기판상에 사각형상의 질화막 패턴을 형성하고, 그 측벽에 폴리 실리콘으로 스페이서 형상의 플루팅 게이트를 형성한다. 그 다음 상기 질화막 패턴을 제거하고, 상기 플루팅 게이트의 양측에 소오스 및 드레인을 형성하며, 사각 틀체 형상의 플루팅 게이트 내측에는 선택채널을 형성하고, 상부에 소오스에서 드레인이 중첩되는 조절게이트를 형성하였으므로, 종래 스프릿 게이트형 플레쉬 메모리에 비하여 소자의 크기를 작게 형성하여 고집적화를 실현할 수 있는 효과가 있다. 또한 데이타의 기록은 드레인과 접한 플루팅 게이트 하부의 게이트 산화막을 통하여 진행되며, 소거는 소오스와 중첩되어 있는 플루팅 게이트와 접한 게이트 절연막을 통하여 진행되고, 소자의 작동은 플루팅 게이트 내측의 선택채널 부분에서 진행되므로 과잉소거를 방지할 수 있으며, 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

플레쉬 메모리 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 플레쉬 메모리의 레이아웃도, 제4도는 본 발명에 의해 플레쉬 메모리를 제조하되 제3도에서의 선 Ⅳ-Ⅳ에 따라 도시한 단면도, 제5도 (A)~(G)는 본 발명에 따른 플레쉬 메모리의 제조공정도.

Claims (6)

  1. 플레쉬메모리에 있어서, 제1도전형의 반도체 기판상에 형성된 게이트 산화막과, 상기 게이트 산화막의 상부에 형성된 사각 틀체 형상의 플루팅 게이트와, 상기 플루팅 게이트 내측 반도체 기판에 문턱전압 조절을 위하여 제1도전형의 불순물로 형성된 선택채널과, 상기 사각 틀체 형상의 플루팅 게이트와는 중첩되고 제2도전형의 불순물로 반도체기판에 형성된 소오스와, 상기 소오스와는 이격된 반도체 기판에 제2도 전형의불순물로 형성된 드레인과, 상기 사각 틀체형상의 플루팅 게이트들 표면에 형성된 층간 절연막과, 상기 층간 절연막 및 게이트 산화막상에 형성된 조절 게이트를 구비하는 플레쉬 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2도전형이 성로 반대도전형이며, 제1도전형이 P형이며, 제2도전형이 N형인플레쉬 메모리.
  3. 제1항에 있어서, 상기 드레인 가장자리의 반도체 기판에 제 1도전형의 고농도 불순물 영역을 형성하여 고에너지 전자(hot carrier)의 생성을 용이하게 하는 플레쉬 메모리.
  4. 플레시 메모리의 제조방법에 있어서, 제1도전형의 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막상에 4각 형상의 질화막 패턴을 형성하는 단계와, 마스크를 이용하여 예정된 소오스 영역의 반도체기판에 제2도전형의불순물을 주입하여 소오스를 형성하는 단계와, 노출되어진 산화막을 제거하고 노출되어진 반도체 기판과 질화막 패턴을형성하는 단계와, 상기 게이트 산화막상에 폴리실리콘층을 형성한 후 전면 식각하여 상기 질화막 패턴의 측벽에 사각 틀체 스페이서 형상의 플루팅 게이트를 형성하는 단계와, 제2도전형의 불순물을 반도체 기판에 주입하여 예정된 드레인 영역에 드레인을 형성하는 단계와, 상기 질화막 패턴을 제거하고, 질화막 패턴이 제거된 반도체 기판에 제1도전형의 불순물을 주입하여 문턱전압 조절을 위한 선택채널을 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는단계와, 상기 게이트 산화막 및 층간 절연막상에 폴리실리콘으로 조절 게이트를 형성하는 단계를 포함하는 플레쉬 메모리의 제조방법.
  5. 제4항에 있어서, 상기 산화막, 게이트 산화막 및 층간 절연막을 각각 열산화 및 화학기상 증착중 어느 하나의 방법으로 형성하는 플레쉬 메모리의 제조방법.
  6. 제4항에 있어서, 상기 질화막 패턴의 질화막과 조절 게이트의 폴리실리콘층을 각각 화학기상 증착방법으로형성하는 플레쉬 메모리 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930014716A 1993-07-30 1993-07-30 플레쉬 메모리 및 그 제조방법 KR960013510B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359859B1 (ko) * 1998-12-30 2003-02-20 주식회사 하이닉스반도체 메모리소자의 셀트랜지스터

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