KR20120034794A - 수직 프로젝션을 갖는 플로우팅 게이트 구조 - Google Patents

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Abstract

기판의 표면으로부터 신장되는 프로젝션을 갖는 플로우팅 게이트 구조(230)가 서술된다. 이 프로젝션(232, 234)은 플로우팅 게이트와 제어 게이트를 결합시키기 위하여 증가된 표면적을 플로우팅 게이트에 제공한다. 일 실시예에서, 워드 라인은 플로우팅 게이트의 양측상에서 하방향으로 신장되어 동일한 스트링(string)에서 인접 플로우팅 게이트를 차폐한다. 또 다른 실시예에서, 프로젝션을 지닌 플로우팅 게이트를 제조하기 위한 공정이 서술된다. 이 프로젝션은 플로우팅 게이트의 나머지와 자체 정렬되도록 형성된다.

Description

수직 프로젝션을 갖는 플로우팅 게이트 구조{FLOATING GATE STRUCTURE WITH VERTICAL PROJECTIONS}
본 발명은 일반적으로, 비휘발성 플래시 메모리 시스템에 관한 것이며, 특히, 메모리 셀의 아키텍쳐 및 메모리 셀의 어레이와 이들을 형성하는 공정에 관한 것이다.
특히, 플래시 EEPROM(전기적으로 소거가능 및 프로그램가능 판독 전용 메모리) 셀의 어레이를 사용하는 소형 카드 형태의 많은 상업적으로 성공한 비휘발성 메모리 제품이 현재 사용되고 있다. 한가지 유형의 아키텍쳐로서 NAND 어레이를 들 수 있는데, 이 어레이에서 16 또는 32와 같은 2개 이상의 메모리 셀의 일련의 스트링은 셀의 칼럼을 형성하기 위하여 기준 전위 및 개별적인 비트 라인들 간에서 하나 이상의 선택 트랜지스터와 함께 접속된다. 워드 라인은 많은 수의 이들 칼럼 내에서 셀에 걸쳐서 신장된다. 칼럼 내의 개별적인 셀은 스트링 내의 나머지 셀이 어렵게 턴온되도록 함으로써 프로그래밍 동안 판독되고 입증되어, 스트링을 통해서 흐르는 전류가 어드레스된 셀에 저장되는 전하 레벨을 따르도록 한다. 메모리 시스템의 부분으로서 NAND 아키텍쳐 어레이 및 이의 동작의 예는 본원에 전반적으로 참조된 미국 특허 6,046,935호에서 발견된다.
소스 및 드레인 확산들 간에서 "분리-채널"을 갖는 또 다른 유형의 어레이에서, 셀의 플로우팅 게이트는 채널의 한 부분 위에 위치되고, 워드 라인(또한 제어 게이트라 칭함)은 다른 채널 부분 위뿐만 아니라 플로우팅 게이트 위에 위치된다. 이는 직렬로 2개의 트랜지스터, 즉 플로우팅 게이트 상의 전하량과 채널 부분을 통해서 흐를 수 있는 전류량을 제어하는 워드 라인 상의 전압의 조합을 갖는 한 트랜지스터(메모리 트랜지스터) 및 게이트로서 단지 작용하는 워드 라인을 갖는 다른 한 트랜지스터(선택 트랜지스터)를 지닌 셀을 형성한다. 워드 라인은 플로우팅 게이트의 로우에 걸쳐서 신장된다. 메모리 시스템에 사용되는 이와 같은 셀 및 이들을 제조하는 방법의 예들이 본원에 참조된 미국 특허 제5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 및 6,281,075호에 제공된다.
이 분리 채널 플래시 EEPROM 셀의 수정은 플로우팅 게이트 및 워드 라인 간에 위치되는 스티어링 게이트를 부가한다. 어레이의 각 스티어링 게이트는 워드 라인에 수직한 플로우팅 게이트의 한 칼럼에 걸쳐서 신장된다. 이 효과는 워드 라인이 선택된 셀을 판독 또는 프로그래밍할 때 동시에 2가지 기능을 수행하도록 하지 않도록 한다. 이들 2가지 기능은 (1) 선택 트랜지스터의 게이트로서 작용하고(따라서, 선택 트랜지스터를 턴온 및 오프시키는 적절한 전압을 필요로 한다), (2) 워드 라인 및 플로우팅 게이트 간의 전계(용량) 결합을 통해서 소망 레벨로 플로우팅 게이트의 전압을 구동시키는 것이다. 단일 전압으로 최적의 방식으로 이들 기능들 둘 다를 수행하는 것을 종종 곤란하게 한다. 스티어링 게이트의 부가로 인해, 워드 라인은 단지 기능(1) 만을 수행할 필요가 있는 반면에, 부가된 스티어링 게이트는 기능(2)을 수행한다. 플래시 EEPROM에서 스티어링 게이트의 사용은 본원에 참조된 예를 들어 미국 특허 5,313,421 및 6,222,762에 서술된다.
상술된 2가지 유형의 메모리 셀 중 어느 한 메모리 셀에서, 셀의 플로우팅 게이트는 기판으로부터 전자를 플로우팅 게이트로 주입함으로써 프로그램된다. 이는 채널 영역에서 적절하게 도핑함으로써 그리고 적절한 전압을 소스, 드레인 및 나머지 게이트(들)에 인가함으로써 성취된다. 소위 "소스 측" 주입이 바람직한데, 이는 또한 상술한 특허 제5,313,421호 서술된다.
메모리 셀을 소거하기 위하여 플로우팅 게이트로부터 전하를 제거하는 2가지 기술은 상술된 2가지 유형의 메모리 셀 어레이들 둘 다에서 사용된다. 한 가지 기술은 전자가 플로우팅 게이트 및 기판 간의 유전층의 일부를 통해서 터널링하도록 하는 적절한 전압을 소스, 드레인 및 다른 게이트(들)에 인가함으로써 기판에 대해 소거하는 것이다. 다른 소거 기술은 플로우팅 게이트 및 또 다른 게이트 간에 위치된 터널 유전층을 통해서 플로우팅 게이트로부터 및 또 다른 게이트로 전자를 전달하는 것이다. 상술된 제1 유형의 셀에서, 제3 소거 게이트는 이 목적을 위하여 제공된다. 스티어링 게이트의 사용 때문에 3개의 게이트를 이미 갖는 상술된 제2 유형의 셀에서, 플로우팅 게이트는 제4 게이트를 부가함이 없이 워드 라인에 대해 소거된다. 이 나중 기술이 제2 기능을 워드 라인에 의해 수행될 제2 기능을 다시 부가하지만, 이들 기능들은 여러번 수행됨으로, 2 가지 기능들로 인한 절충을 행할 필요성을 피하게 한다. 어느 한 소거 기술이 사용될 때, 많은 수의 메모리 셀은 "플래시"에서 동시 소거를 위하여 모두 그룹화된다. 한 가지 방법에서, 이 그룹은 충분한 메모리 셀을 포함하여 디스크 섹터에 저장된 사용자 데이터의 량, 즉 512 바이트 더하기 일부 오버헤드 데이터를 저장한다. 또 다른 방법에서, 각 그룹은 많은 디스크 섹터의 데이터 가치와 동일한 사용자 데이터의 수천 바이트를 유지하도록 하는 충분한 셀을 포함한다. 멀티-블록 소거, 결함 관리 및 이외 다른 플래시 EEPROM 시스템 특징은 본원에 참조된 미국 특허 5,297,148에 서술된다.
대부분의 모든 집적 회로 애플리케이션에서 처럼, 일부 집적 회로 기능을 수행하는데 필요로 되는 실리콘 기판 면적을 축소하고자 하는 노력이 플래시 EEPROM 시스템에 존재한다. 소정 크기 메모리 카드 및 다른 유형의 패키지의 저장 용량을 증가시키거나 용량을 증가시키고 크기를 감소시키기 위하여, 실리콘 기판의 소정 면적에 저장될 수 있는 디지털 데이터의 량을 계속적으로 증가시키는 것이 바람직하다. 데이터의 저장 밀도를 증가시키는 한 가지 방법은 메모리 셀 당 데이터의 1 비트 이상을 저장하는 것이다. 이는 플로우팅 게이트 전하 레벨 전압 범위의 윈도우를 2가지 이상의 상태로 분할함으로써 성취된다. 4개의 이와 같은 상태의사용은 각 셀이 2비트의 데이터를 저장하도록 하며, 8개의 상태는 셀 당 3비트의 데이터를 저장하도록 하는 등등이다. 다수의 상태 플래시 EEPROM 아키텍쳐 및 동작은 본원에 참조된 미국 특허 5,043,940 및 5,172,338에 서술된다.
증가된 데이터 밀도는 또한 메모리 셀 및/또는 전체 어레이의 물리적 크기를 감소시킴으로써 성취될 수 있다. 집적 회로의 크기를 축소시키는 것은 모든 유형의 회로에 대해서 공통적으로 수행되는데, 그 이유는 처리 기술이 더 작은 피쳐 크기(feature size)를 구현시키는데 걸리는 초과 시간을 개선시키기 때문이다. 그러나, 통상 이 방식에 의한 소정 회로 레이아웃의 축소는 제한되는데, 그 이유는 축소를 제약하는 적어도 하나의 피쳐가 존재하여 전체 레이아웃이 축소될 수 있는 량을 제한하기 때문이다. 이것이 발생될 때, 설계자들은 이의 기능을 수행하도록 하는데 필요로 되는 실리콘 면적의 량을 감소시키기 위하여 구현되는 회로의 새롭거나 상이한 레이아웃 또는 아키텍쳐로 변경시킬 것이다. 상술된 플래시 EEPROM 집적 회로 시스템의 축소는 유사하게 제약될 수 있다.
또 다른 플래시 EEPROM 아키텍쳐는 각 플로우팅 게이트 상의 다수 상태들의 저장과 함께 이중 플로우팅 게이트 메모리 셀을 사용한다. 이 유형의 셀에서, 2개의 플로우팅 게이트는 소스 및 드레인 확산들 간의 채널에 걸쳐서 포함되어 있는데, 선택 트랜지스터는 이 소스 및 드레인 사이에 있다. 스티어링 게이트는 플로우팅 게이트의 각 칼럼을 따라서 포함되고 워드 라인은 플로우팅 게이트의 각 로우를 따라서 그 위에 제공된다. 판독 또는 프로그래밍을 위하여 소정 플로우팅 게이트에 액세스할 때, 관심을 둔 플로우팅 게이트를 포함하는 셀의 다른 플로우팅 게이트 위의 스티어링 게이트는 전하 레벨이 그 위에 존재할지라도 다른 플로우팅 게이트 아래의 채널을 턴온 시킬 정도로 충분히 높게 상승된다. 이는 동일한 메모리 셀에서 관심을 둔 플로우팅 게이트를 판독 또는 프로그래밍시 팩터로서 다른 플로우팅 게이트를 효율적으로 제거한다. 예를 들어, 자신의 상태를 판독하도록 사용될 수 있는 셀을 통해서 흐르는 전류량은 관심을 둔 플로우팅 게이트 상의 전하량의 함수이지만 동일한 셀에서 다른 플로우팅 게이트의 함수가 되지 않는다. 이 셀 어레이 아키텍쳐 및 동작 기술의 예가 본원에 전반적으로 참조된 미국 특허 5,712,180, 6,103,573 및 6,151,248에 서술되어 있다.
이들 및 다른 유형의 비휘발성 메모리에서, 플로우팅 게이트 및 이를 통과하는 제어 게이트 간의 필드 결합 량은 주위깊게 제어된다. 결합량은 플로우팅 게이트에 결합되는 제어 게이트 상에 걸리는 전압 퍼센티지를 결정한다. 백분율 결합은 제어 게이트의 표면에 중첩하는 플로우팅 게이트의 표면적 량을 포함하는 다수의 팩터에 의해 결정된다. 중첩 면적의 량을 최대화함으로써 플로우팅 및 제어 게이트 간의 백분율 결합을 최대화하는 것이 종종 바람직하다. 결합 면적을 증가시키는 한 가지 방법은 본원에 전반적으로 참조된 Yuan 등에게 허여된 미국 특허 5,343,063에 서술되어 있다. 이 특허에 서술된 방법은 플로우팅 게이트를 통상보다 두껍게 만들어 제어 게이트와 결합될 수 있는 큰 수직 표면을 제공한다. 이 특허 출원에 서술된 방법은 수직 프로젝션을 플로우팅 게이트에 부가함으로써 플로우팅 및 제어 게이트 간의 결합을 증가시킨다.
인접 플로우팅 및 제어 게이트 간의 수직 결합 면적을 증가시킬 때, 각 셀이 점유하는 기판의 면적을 증가시키지 않는 방식으로 그와 같이 행하는 것이 더욱 바람직하다.
본 발명의 목적은 개선된 특성, 특히, 플로우팅 게이트를 제어 게이트에 결합시키는 증가된 표면적을 갖는 플로우팅 게이트 구조를 제공함에 있다.
본 발명은 개선된 특성을 갖는 플로우팅 게이트 구조를 포함한다. 특히, 플로우팅 게이트를 제어 게이트에 결합시키는 증가된 표면적을 갖는 플로우팅 게이트가 서술된다. 증가된 면적은 2개의 부분들로부터 플로우팅 게이트를 구성함으로써 성취될 수 있다. 관련된 방법은 본원에 전반적으로 참조된 Jack H. Yuan이 2002년 10월 9일에 출원한 계류중인 출원 10/268,635에 서술되어 있다. 제1 플로우팅 게이트 부분은 종래 기술의 플로우팅 게이트 구조와 유사하다. 제2 플로우팅 게이트 부분은 제1 플로우팅 게이트 부분의 상부 표면으로부터 신장된다. 제2 플로우팅 게이트 부분은 워드 라인 방향에서 제1 플로우팅 게이트 부분의 제지로 신장될 수 있지만 워드 라인 방향에 수직한 방향으로 제1 플로우팅 게이트 부분 보다 좁게된다. 이는 제어 게이트가 플로우팅 게이트 주위를 랩핑하도록 하여 워드 라인 방향에 수직한 방향으로 플로우팅 게이트를 차폐한다.
또 다른 실시예는 개선된 플로우팅 게이트 구조를 만드는 자체-정렬 공정을 포함한다. 이 공정에서, 실리콘 이산화물과 같은 재료층은 제1 플로우팅 게이트 부분 위의 층에서 개구들을 지닌 기판을 커버하도록 사용된다. 이들 개구는 제1 게이트 부분에 자체 정렬된다. 이들 개구는 정렬을 필요로 하지 않는 공정에서 제2 게이트 부분이 위치를 설정하도록 사용된다. 이 개구는 측벽 스페이서를 형성함으로써 좁게된다. 그 후, 제2 플로우팅 게이트 부분은 좁은 개구에서 형성된다.
본 발명의 부가적인 양상, 장점 및 특징은 첨부 도면과 관련한 이들 상세한 예에 대한 이하의 설명에 포함된다.
본 발명에 따르면 윙과 같은 구조를 가짐에 따라 플로우팅 게이트와 제어 게이트 간의 결합되는 영역이 증가되고, 이에 따라, 플로우팅 게이트와 제어 게이트 간의 결합 비율이 증가하는 표면적을 갖는 플로우팅 게이트 구조를 제공할 수 있다.
도 1은 본 발명의 각종 양상들이 구현되는 플래시 EEPROM 시스템의 블록도.
도 2a는 본 발명을 사용하는 플로우팅 게이트 메모리 셀의 평면도.
도 2b는 도 2a의 어레이의 플로우팅 게이트를 도시한 도면.
도 3a는 폴리실리콘 증착 후 제조의 중간 단계에서 II-II를 따라서 도 2a의 어레이의 단면을 도시한 도면.
도 3b는 도 3a와 동일한 제조 단계에서 I-I을 따른 도 2a의 어레이의 단면을 도시한 도면.
도 4a는 실리콘 질화물의 증착 및 에칭 후 도 3a와 동일한 도면.
도 4b는 실리콘 질화물의 증착 및 에칭 후 도 3b와 동일한 도면.
도 5a는 실리콘 이산화물의 증착 및 실리콘 질화물의 제거 후 도 4a와 도일한 도면.
도 5b는 실리콘 이산화물의 증착 및 실리콘 질화물의 제거 후 도 4b와 동일한 도면.
도 6a는 질화물 스페이서 및 제2 폴리실리콘 플로우팅 게이트 소자들의 형성 후 도 5a와 동일한 도면.
도 6b는 질화물 스페이서 및 제2 폴리실리콘 플로우팅 게이트 소자의 형성후 도 5b와 동일한 도면.
도 7a는 워드 라인 방향에서 인접 플로우팅 게이트의 분리 후 도 6a와 동일한 도면.
도 7b는 워드 라인 방향에서 인접 플로우팅 게이트의 분리 후 도 6b와 동일한 도면.
도 8a는 인터폴리 유전체의 증착후 도 7a와 동일한 도면.
도 8b는 인터폴리 유전체의 증착후 도 7b와 동일한 도면.
도 9a는 폴리실리콘 제어 게이트 층의 증착후 도 8a와 동일한 도면.
도 9b는 폴리실리콘 제어 게이트 층의 증착후 도 8b와 동일한 도면.
본 발명의 각종 양상을 포함하는 메모리 시스템의 예는 일반적으로 도 1의 블록도에 도시된다. 많은 수의 개별적으로 어드레스가능한 메모리 셀은 로우 및 칼럼의 규칙적인 어레이(110)에 배열되지만, 다른 셀의 물리적 배열이 가능하다. 셀의 어레이(110)의 칼럼을 따라서 신장되는 본원에 지정된 비트 라인은 라인(150)을 통해서 비트 라인 디코더 및 구동기 회로(130)와 전기적으로 접속된다. 셀의 어레이(110)의 로우를 따라서 신장되는 본 명세서에서 지정된 워드 라인은 라인(170)을 통해서 워드 라인 디코더 및 구동기 회로(190)에 전기적으로 접속된다. 각 디코더(130 및 190)은 메모리 제어기(180)로부터 버스(160)를 통해서 메모리 셀 어드레스를 수신한다. 디코더 및 구동 회로는 또한 각 제어 및 상태 신호 라인(135 및 195)을 통해서 제어기(180)에 접속된다.
제어기(180)는 라인(140)을 통해서 호스트 장치(도시되지 않음)에 접속될 수 있다. 이 호스트는 개인용 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 각종 다른 휴대용 전자 장치, 등일 수 있다. 도1의 메모리 시스템은 통상 여러 기존 물리적 및 전기적 표준들, 가령 PCMCIA, CompactFlashTM Association, MMCTM Association 및 이외 다른 것들로부터 하나에 따라서 카드로 구현될 수 있다. 카드 포맷일 때, 라인(140)이 호스트장치의 상보적인 커넥터와 인터페이스하는 카드 상의 커넥터에서 종료된다. 많은 카드의 전기 인터페이스는 ATA 표준을 따르는데, 이 표준에서 메모리 시스템은 자기 디스크 드라이브인 것처럼 호스트에 나타난다. 다른 메모리 카드 인터페이스 표준이 또한 존재한다. 카드 포맷에 대한 대안으로서, 도1에 도시된 유형의 메모리 시스템은 호스트 장치에 영구 임베드될 수 있다.
디코더 및 구동기 회로(130 및 190)는 각 제어 및 상태 라인(135 및 195)에서 제어 신호에 따라서 버스(160)를 자신들의 각 어레이(110) 라인에서 적절한 전압을 발생시켜, 프로그래밍, 판독 및 소거 기능을 실행시킨다. 전압 레벨 및 다른 어레이 파라미터를 포함하는 임의의 상태 신호가 어레이(110)에 의해 동일한 제어 및 상태 라인(135 및 195)을 통하여 제어기(180)에 제공된다. 회로(130) 내의 다수의 감지 증폭기는 어레이(110) 내의 어드레스된 메모리 셀의 상태를 나타내는 전류 또는 전압 레벨을 수신하고, 판독 동작 동안 라인(145)을 통하여 그러한 상태에 관한 정보를 제어기(180)에 제공한다. 많은 수의 메모리 셀의 상태를 병렬로 판독할 수 있도록 하기 위하여 통상적으로 많은 수의 감지 증폭기가 사용된다. 판독 및 프로그램 동작 동안, 셀의 하나의 로우는 통상적으로 회로(1340)에 의해 선택되는 어드레스된 로우 내의 다수의 셀을 액세스하기 위하여 회로(190)를 통하여 동시에 어드레스된다. 소거 동작 동안, 각각의 많은 로우 내의 모든 셀은 통상적으로 동시 소거를 위한 블록으로서 함께 어드레스된다.
실리콘 기판상에 형성된 NAND 메모리셀 어레이(110)의 예의 평면도가 도 2a에 도시되며, 여기서, 전도성 소자의 반복적인 구조의 작은 부분이 설명의 명확화를 위하여 소자들간에 존재하는 유전체 층의 적은 세부항목들과 함께 도시된다. 셜로우 트렌치 격리(STI) 영역(210)은 기판의 표면을 통해 확장하여 형성된다. 본 명세서에 컨벤션(convention)을 제공하기 위하여, STI 영역은 제1 x-방향으로 이격되어 떨어지고, 제2 y-방향으로 확장된 길이를 가지며, 이러한 제1 및 제2 방향은 본질적으로 서로 직교인 것으로 도시된다.
STI 영역들(210) 간에, y-방향으로 끼운 메모리 셀의 스트링(220)이 존재한다. 따라서, 스트링의 방향은 STI 영역의 방향과 평행하다. 각각의 스트링(220)은 직렬로 접속된 많은 메모리 장치를 포함한다. 도 2a는 각각의 스트링에 대해 도시된 세 개의 메모리 셀을 갖는 세 개의 이와 같은 스트링(220)의 부분들을 도시한다. 그러나, 스트링(220)은 도 2a에 도시되지 않은 부가적인 셀을 포함한다. 또한, 어레이(110)는 도 2a에 표현되지 않은 부가적인 스트링을 포함한다. 이 유형의 어레이는 각 스트링에 16, 32 이상의 셀을 갖는 수천 개의 스트링을 가질 수 있다.
각각의 메모리 셀은 플로우팅 게이트(230) 및 y-방향의 양측 상에서 상기 플로우팅 게이트에 인접한 기판 내의 전도성 소스/드레인 영역(240)을 포함한다. 스트링은 STI 영역(210)에 의해 분리된다. 이러한 STI 영역(210)은 인접한 스트링 내의 셀의 소스/드레인 영역(240)으로부터 소스/드레인 영역(240)을 전기적으로 격리시키는 격리 소자를 형성한다. y-방향을 따라서, 소스/드레인 영역(240)은 인접 셀에 의해 공유된다. 소스/드레인 영역(240)은 한 셀을 다른 셀에 전기적으로 접속시키므로, 셀의 스트링을 형성한다. 이 예에서 소스/드레인 영역(240)은 필요로 되는 에어리어에서 기판 내로 불순물을 주입함으로써 형성된다.
도 2a의 실시예에 도시된 플로우팅 게이트(230)는 도 2b에 도시된 것보다 더 양호할 수 있는 두 개의 부분을 포함한다. 제1 플로우팅 게이트 부분(231)은 얇은 실리콘 이산화물 (산화물) 층 상의 기판의 표면에 걸쳐 확장하는 한 시트의 폴리실리콘으로부터 형성된다. 제1 플로우팅 게이트 부분(231)은 종래의 플로우팅 게이트와 유사하다. 제2 플로우팅 게이트 부분(232)은 상기 제1 플로우팅 게이트 부분(231)의 상부 표면(233)으로부터 상부로 돌출한다. 도 2b에 도시된 예에서, 제2 플로우팅 게이트 부분(232)은 제1 플로우팅 게이트 부분(231)과 직각으로 교차하는 한 시트의 재료이다. 제2 플로우팅 게이트 부분(232)은 x-방향으로 제1 플로우팅 게이트 부분(231)의 에지로 확장하지만, y-방향에서는 훨씬 더 좁다. 따라서, 이것은 제1 플로우팅 게이트 부분(231)의 상부 표면(233)의 일부가 노출되도록 한다. 도시된 실시예에서, 제2 플로우팅 게이트 부분(232)은 y-방향에서 양측 상으로 확장하는 윙 부분(234)을 갖는다. 이러한 윙 부분(234)은 이 실시예에서 STI 영역(210)에 걸쳐 확장한다. 이러한 윙 부분(234)은 본 발명에 필수적이지는 않지만, 이후에 그 윙들 위에 그리고 그 윙들 주위에 형성되는 워드 라인과 결합되는 플로우팅 게이트(230)의 표면 에어리어를 증가시키는데 적합하다. 게다가, STI 영역에 걸쳐 플로우팅 게이트(230)를 확장시키면 x-방향으로 인접한 플로우팅 게이트를 분리시키는 에칭 공정과 STI 영역(210) 간의 일부 오정렬(misalignment)이 허용된다.
이러한 실시예의 제1 및 제2 플로우팅 게이트 부분(231, 232)은 두 모두가 도핑된 폴리실리콘으로 이루어진다. 폴리실리콘은 또한 도핑되지 않은 형태로 증착될 수 있고 이후에 주입되어 도핑된 폴리실리콘을 형성할 수 있다. 다른 적절한 전기 전도성 재료가 또한 도핑된 폴리실리콘 대신 사용될 수 있다.
워드 라인(250)은 도 2a에 x-방향의 어레이에 걸쳐 확장하는 것으로 도시된다. 워드 라인(250)은 플로우팅 게이트(230)의 부분 위에 놓이고, 플로우팅 게이트(230)를 또한 부분적으로 둘러싼다. 도시된 실시예에서, 워드 라인(250)은 제1 플로우팅 게이트 부분(231)의 상부 표면(233)의 노출된 부분 위에 놓이고 제2 플로우팅 게이트 부분(232)의 상부 표면과 측면을 둘러싼다. 제2 플로우팅 게이트 부분(232)은 플로우팅 게이트(230)와 제어 게이트를 결합시키는 플로우팅 게이트의 표면 에어리어에 부가된다. 이러한 증가된 에어리어는 종래의 플로우팅 게이트에 비하여 개선된 결합 비율을 제공한다. 예를 들어, x 및 y-방향으로 디멘전(D)을 가지는 제1 플로우팅 게이트 부분을 갖는 이 실시예의 플로우팅 게이트는 x 및 y-방향으로 디멘전(D)을 갖는 종래의 게이트에 비하여 플로우팅 게이트(230)와 제어 게이트간의 결합의 에어리어의 25% 증가를 제공할 수 있다. 에어리어가 이와 같이 25% 증가하면 제어 게이트와 플로우팅 게이트간의 결합 비율이 8% 증가된다는 것이 발견되었다. 플로우팅 게이트(230)의 디멘전(D)은 일반적으로 사용되는 포토리소그래피 공정에 대한 최소 소자 크기(minimum feature size)이다. 그러나, 이것이 필수적이지는 않다. 이러한 종류의 장치에서 감소된 크기가 일반적으로 바람직하지만, 본 발명이 임의의 특정 크기에 국한되지 않는다는 것을 이해할 것이다.
금속 컨덕터 층은 도 2a에 도시되어 있지 않다. 폴리실리콘 소자가 통상적으로 금속보다 상당히 낮은 전도성을 가지기 때문에, 금속 컨덕터는 폴리실리콘 소자의 길이를 따라 주기적인 간격으로 임의의 중간층을 통하여 각각의 금속 라인으로 행해진 접속을 갖는 별도의 층에 포함된다. 또한, 워드 라인은 상기 워드 라인의 전기 전도성을 증가시키기 위하여 금속 또는 금속-실리콘 부분을 포함할 수 있다. 예를 들어, 코발트 도는 텅스텐과 같은 고융점 금속이 사용되어 폴리실리콘 층의 최상부에 실리콘층을 형성할 수 있다. 규화물 재료는 폴리실리콘보다 더 높은 전도성을 가지므로, 워드 라인을 따른 전기 전도를 개선시킨다.
도 3a 및 도 3b는 어레이 제조의 중간 단계에서 도 2a의 어레이의 두 개의 직교 단면도를 도시한다. 도 3a는 섹션(II-II)을 따라 취해진 도 2a의 y-방향에서 본 도면을 도시한다. 도 3b는 섹션(I-I)을 따라 취해진 도 2a에 나타낸 x-방향에서 본 도면을 도시한다. 도 3b에서, STI 영역(210)이 형성되고, 게이트 유전체(310) 및 폴리실리콘(320)의 스트립이 이들 간에 형성된다. 이러한 폴리실리콘 스트립(320)은 이후에 개개의 플로우팅 게이트 부분 내에 형성된다. 도 3a는 하나의 이와 같은 스트립(320)을 따른 단면을 도시한다. 도 3b는 동일한 제조 단계이지만, 도 3a와 수직 방향을 따르는 동일한 구조의 도면을 제공한다. 이들 간에 세 개의 폴리실리콘 스트립(320) 및 STI 영역(210)을 도 3에서 볼 수 있다. 이와 같은 구조에 대한 통상적인 폴리실리콘 두게는 약 400 옹거스트롱이다. STI는 통상적으로 폴리실리콘 스트립(320)의 상부 표면 위에서 약 400 옹거스트롱으로 확장하고 STI는 메모리 셀들의 스트링들 간의 격리를 제공하기 위하여 기판의 표면(370)) 아래에서 2000 옹거스트롱으로 확장할 수 있다.
도 4a 및 도 4b는 패터닝 및 에칭 단계보다 앞서는, 마스킹 재료, 이 예에서 실리콘 질화물 (질화물)의 증착 이후에, 각각의 도 3a 및 도 3b와 동일한 도면을 도시한다. 도 4a의 제1 도면은 이 단계에 의해 형성된 개별적인 실리콘 질화물 부분(410)을 도시한다. 패터닝 및 에칭 공정에 의해 형성된 개별적인 폴리실리콘 제1 플로우팅 게이트 부분(231)이 또한 도시되어 있다. 폴리실리콘 및 실리콘 질화물은 동일한 패턴으로 에칭되어 각각의 제1 폴리실리콘 플로우팅 게이트 부분(231)이 자신을 커버하는 실리콘 질화물 부분(410)을 갖는다. 실리콘 질화물 부분(410)은 x방향으로 기판에 걸쳐 확장하는 스트립이다. 이러한 실리콘 질화물 스트립(410)은 워드 라인을 대신하지만 이후에 제거되기 때문에 더미 워드 라인(dummy word line)의 역할을 한다. 도 3a에서 y-방향으로 확장되는 폴리실리콘 스트립(320)은 도 4a에서 에칭되어, 실리콘 질화물 부분(410)에 의해 커버되는 단지 제1 플로우팅 게이트 부분(231)만이 남게 된다. 실리콘 질화물 부분(410)은 그 후의 주입 단계를 위한 마스크의 역할을 한다.
주입 동안에, 소스/드레인 영역(240)은 노출된 에어리어에서 기판(350) 내로 불순물을 주입함으로써 생성된다. 이 예에서, 노출되는 유일한 에어리어는 제1 폴리실리콘 부분(231) 및 실리콘 질화물 부분(410)에 의해 커버되지 않는 STI 영역들(210) 간의 에어리어이다. 필요로 되는 전기 특성에 따라서 여러 불순물이 주입될 수 있다. 예를 들어, n+이도록 도핑되는 영역을 생성하기 위하여 비소 이온이 사용될 수 있다.
소스/드레인 영역(240)이 주입된 이후에, 실리콘 이산화물이 기판의 표면에 걸쳐 증착되고, 실리콘 질화물 부분들(410) 사이를 충전하고 실리콘 질화물 부분(410) 위를 커버한다. 실리콘 질화물 부분(410) 위에 증착되는 과도한 실리콘 이산화물은 제거된다. 예를 들어, 과도한 실리콘 이산화물은 실리콘 질화물을 정지시키는 실리콘 이산화물 스페이서 에칭에 의해 에칭될 수 있다. 대안으로, 과도한 실리콘 이산화물은 화학 기계적 연마(CMP)에 의해 제거될 수 있다. 에칭 또는 CMP중 하나의 결과는 실질적으로 평활한 평면이다. 실리콘 이산화물 및 실리콘 질화물 부분은 둘 모두 이러한 표면에서 노출된다. 그리고 나서, 실리콘 질화물 부분은 예를 들어, 인산(H3PO4) 스트립을 사용하여 제거된다. 이것은 도 5a에 도시된 구조를 남긴다.
도 5a 및 도 5b는 주입 단계, 실리콘 이산화물의 증착 및 실리콘 질화물의 제거 이후의 이전 도면과 동일한 도면을 도시한다. 주입된 영역(240)은 y-방향으로 플로우팅 게이트들(231) 간에서 확장한다. x-방향으로, 이 영역은 STI 영역까지 확장한다. 실리콘 이산화물은 실리콘 이산화물 부분(520)을 포함하며, 폴리실리콘 제1 플로우팅 게이트 부분(231)이 노출되도록 하는 패터닝된 층을 형성한다. 실리콘 이산화물 부분(520)은 트렌치의 하부에서 노출된 폴리실리콘 제1 플로우팅 게이트 부분(231)을 갖는 자신들 사이의 트렌치를 형성한다. 이와 같이 형성된 실리콘 이산화물 패터닝된 층은 패터닝된 층의 개구가 폴리실리콘 부분(231)의 위치에 의해 결정되기 때문에, 폴리실리콘 제1 플로우팅에 자기-정렬된다.
도 6a 및 도 6b는 실리콘 질화물 스페이서 층이 증착되고 실리콘 이산화물 부분(520)의 측면 상에 도시된 스페이서(610)를 형성하기 위하여 에칭 백(etching back)된 이후의 이전과 동일한 도면을 도시한다. 예를 들어, 500 옹거스트롱의 실리콘 질화물이 증착되고 나서, 제1 플로우팅 게이트 부분(231)을 노출시키는 실리콘 질화물 내에 개구를 형성하기 위하여 실리콘 질화물 스페이서 에칭이 수행될 수 있다. 스페이서(610)는 인접한 실리콘 이산화물 부분들(520) 간의 개구를 스페이서들(610) 간의 매우 더 좁은 갭으로 감소시킨다. 이러한 갭은 제1 플로우팅 게이트 부분(231)의 상부 표면(233)으로부터 상부로 확장한다. 이 갭을 충전하며 제1 폴리실리콘 플로우팅 게이트 부분(231)과 물리적이고 전기적으로 연속적인 폴리실리콘 층(620)을 생성하기 위하여 폴리실리콘이 증착된다. 예를 들어, 500 옹거스트롱의 폴리실리콘이 증착되어 스페이서들(610) 간의 갭을 충전하고 폴리실리콘 소자(620)를 생성할 수 있다. 폴리실리콘은 통상적으로 폴리실리콘 소자(620)를 생성하는데 필요로 되는 것보다 큰 높이로 증착되고 나서, 적절한 높이로 에치 백된다. 이러한 에칭-백 공정은 과도한 폴리실리콘을 제거한다. 따라서, 폴리실리콘 증착 이후에, 폴리실리콘은 에칭되어 도 6b에 도시된 구조를 생성한다. 상기 공정의 이러한 점에서, 폴리실리콘 소자(620)는 셀의 스트링에 걸쳐서 진행하는 연속적인 스트립을 형성하는 x-방향으로 확장한다.
도 7a 및 도 7b는 폴리실리콘 소자(620)가 각각의 셀에 대한 제2 플로우팅 게이트 부분(232)을 형성하기 위하여 에칭된 이후의 이전과 동일한 도면을 도시한다. 따라서, 개별적인 플로우팅 게이트(230)가 각 셀에 대하여 형성된다. 이것을 "슬릿 에치(slit etch)"라 칭한다. 필요로 되는 에치 패턴의 기존 구조와의 정렬을 필요로 하는 포토리소그래피 단계에 의해 결정된 패턴으로 에칭이 수행된다. 도시된 예에서, 개개의 플로우팅 게이트(230) 간에 형성된 갭은 자신이 놓이는 STI 영역(210)의 폭보다 더 좁다. 이것은 에칭 패턴의 STI 영역(210)의 패턴과의 정렬에서 일부 에러를 허용한다.
도 8a 및 도 8b는 실리콘 질화물 스페이서(610)가 제거되고 유전체 층(810)이 증착된 이후의 이전과 동일한 도면을 도시한다. 실리콘 질화물 스트립은 H3PO4를 사용하여 수행될 수 있다. 실리콘 질화물 스페이서(610)를 제거하면 제2 폴리실리콘 부분(232)이 실리콘 이산화물 구조(520)에 대향하는 측 상에 노출되고, 제1 폴리실리콘 부분(231)의 상부 표면(233)이 또한 노출된다. 폴리실리콘 부분의 모든 노출된 표면을 커버하기 위하여 유전체 층(810)이 증착된다. 이 예에서, ONO 층이 증착된다. 이와 같은 층은 대략 50 옹거스트롱의 실리콘 이산화물에 앞서는 대략 80 옹거스트롱의 실리콘 질화물에 앞선 대략 50 옹거스트롱의 실리콘 이산화물로 이루어질 수 있다.
도 9a 및 도 9b는 제어 게이트가 형성된 이후의 이전과 동일한 도면을 도시한다. 제어 게이트는 이 예에서 도핑된 폴리실리콘(910)으로 형성된 전도성 게이트이다. 실리콘 이산화물 부분들(520) 간의 트렌치를 충전하기 위하여 대략 1500 옹거스트롱의 폴리실리콘이 증착된다. 폴리실리콘은 과도한 폴리실리콘을 제거하기 위하여 에치 백되거나 CMP를 겪게 된다. 에치 또는 CMP 단계는 실리콘 이산화물 부분(520) 위에 놓이는 폴리실리콘을 제거하며 실리콘 이산화물 부분(520)에 도달시 중지된다. 폴리실리콘(910)은 모든 네 측면 및 위로부터 제2 폴리실리콘 플로우팅 게이트 부분(232)을 둘러싼다. 폴리실리콘(910)은 각각의 플로우팅 게이트 위에 전도성 게이트를 형성한다. 전도성 게이트는 플로우팅 게이트를 프로그래밍하고 판독하는 제어 게이트로서 사용될 수 있다. 폴리실리콘(910)은 기판에 걸쳐 확장하는 워드 라인을 형성한다. 로우 내의 메모리 셀의 제어 게이트는 폴리실리콘 워드 라인에 의해 함께 접속된다.
유전체 층(810)은 제어 게이트 폴리실리콘(910) 및 플로우팅 게이트(230)를 분리시킨다. 이것이 이러한 두 개의 폴리실리콘 층 간에 놓이기 때문에, 이것을 종종 "인터폴리 유전체(interpoly dielectric)"라 칭한다. 유전체 층(810)은 제어 게이트 및 플로우팅 게이트를 직접적인 전기 접속으로부터 격리시키지만, 이러한 게이트들이 전기적으로 결합되도록 한다. 각각의 플로우팅 게이트(230)는 게이트 유전체 층(310), 통상적으로 실리콘 이산화물에 의해 기판으로부터 전기적으로 격리된다. 이러한 전기 격리는 플로우팅 게이트(230)가 전하 저장 유닛의 역할을 하도록 한다. 얇은 게이트 유전체 층(310)은 어떤 상황하에서 전하가 플로우팅 게이트로 들어가도록 한다. 플로우팅 게이트(230) 내의 전하의 존재는 소스/드레인 영역(240) 간에 흐르는 전류에 대한 자신의 영향에 의해 검출될 수 있다. 플로우팅 게이트 내의 전하의 레벨은 논리 레벨에 대응하므로, 데이터가 셀에 저장될 수 있다.
필요한 경우, 워드 라인은 폴리실리콘 상에 금속 또는 금속-규화물 층을 부가함으로써 더 전도성이 있도록 할 수 있다. 이것은 고융점 금속을 증착하고 나서, 규화물을 형성하기 위하여 어닐링함으로써 행해질 수 있다. 예를 들어, 코발트(Co)가 실리콘 상에 증착되고 나서, 코발트 규화물(CoSi2)을 형성하기 위하여 어닐링될 수 있다. 규화물 층은 또한 화학 기상 증착(CVD)에 의해 형성될 수 있다. 예를 들어, 텅스텐 규화물(WSi2)의 CVD가 수행될 수 있다.
상기 설명은 본 발명의 특정 실시예를 상술한 것이며 특정 어레이 아키텍쳐를 사용하여 본 발명의 실시예를 설명한 것이다. 그러나, 본 발명은 게시된 실시예 또는 제공된 예에서 사용된 아키텍쳐에 국한되지 않는다. 본 발명이 첨부된 청구항의 전체 범위 내에서 보호받을 자격이 있다는 것을 이해할 것이다.
110: 셀 어레이
130: 비트 라인 디코더 및 구동기 회로
180: 제어기
190: 워드 라인 디코더 및 구동기 회로

Claims (11)

  1. 반도체 기판 표면상에 비휘발성 메모리 셀의 어레이를 제조하는 방법으로서,
    게이트 유전체 층 사이의 기판 표면에 걸쳐 제1 플로우팅 게이트 부분의 어레이를 형성하는 단계;
    마스킹 층의 개구 패턴이 상기 제1 플로우팅 게이트 부분에 자가 정렬(self-aligned)되도록 상기 제1 플로우팅 게이트 부분에 의해 커버되지 않는 기판의 영역 상에 마스킹 층을 형성하는 단계;
    마스킹 층에 따라 상기 제1 플로우팅 게이트 부분이 노출되는 영역 상에 측벽 스페이서를 형성하는 단계;
    적어도 하나의 방향에서 상기 측벽 스페이서에 의해 정의되며, 상기 제1 플로우팅 게이트 부분에 접촉되는 제2 플로우팅 게이트 부분을 형성하는 단계;
    상기 제1 및 제2 플로우팅 게이트 부분들의 표면이 노출되도록 상기 측벽 스페이서를 제거하는 단계;
    상기 제1 및 제2 플로우팅 게이트 부분의 노출된 표면 상에 유전체 층을 형성하는 단계; 및
    상기 유전체 층에 접촉되고 적어도 하나의 방향에서 상기 제1 및 제2 플로우팅 게이트를 가로질러 확장하는 전도성 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는
    비휘발성 메모리 셀의 어레이 제조 방법.
  2. 제1항에 있어서,
    상기 제1 플로우팅 게이트 부분은
    게이트 재료의 층을 증착하고,
    상기 게이트 재료 상에 유전체 재료의 층을 적층하며,
    유전체 재료에 의해 커버되는 상기 제1 플로우팅 게이트 부분을 포함하는 구조를 형성하기 위해 동일한 패턴으로 유전체 재료 및 게이트 재료를 식각하는 것에 의해
    형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  3. 제2항에 있어서,
    유전체 재료에 의해 커버되는 제1 플로우팅 게이트 부분이 유전체 재료에 의해 커버되는 플로우팅 게이트 부분에 의해 커버되지 않는 기판의 영역에만 불순물을 주입하기 위하여 제공될 때,
    상기 기판 내로 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  4. 제2항에 있어서,
    상기 마스킹 층은 상기 기판의 표면상에 마스킹 층 재료를 증착한 후, 유전체 재료에 의해 커버되는 제1 플로우팅 게이트 부분 위에 놓이는 마스킹 층 재료를 제거함으로써 형성되는 것을 특징으로 하는, 비-휘발성 메모리 셀의 어레이 제조 방법.
  5. 제4항에 있어서,
    상기 유전체 재료는 유전체 재료에 의해 커버되는 제1 플로우팅 게이트 부분 위에 놓이는 마스킹 층 재료가 제거된 이후에 제거되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  6. 제1항에 있어서, 상기 측벽 스페이서는 실리콘 질화물의 증착 및 에치 백에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  7. 제1항에 있어서, 상기 제2 플로우팅 게이트 부분은 폴리실리콘의 증착 및 에치 백에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  8. 제1항에 있어서,
    상기 유전체 층은 ONO 층인 것을 특징으로 하는, 비-휘발성 메모리 셀의 어레이 제조 방법.
  9. 제1항에 있어서,
    상기 전도성 게이트의 하한이 상기 제2 플로우팅 게이트 부분의 상한보다 상기 반도체 기판의 표면에 더 가깝게 되도록, 상기 전도성 게이트는 상기 반도체 기판의 표면 쪽으로 확장 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  10. 제9항에 있어서,
    상기 전도성 게이트는 위로부터 그리고 네 개의 측면의 측에 상기 제2 플로우팅 게이트 부분을 둘러싸도록 확장하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
  11. 제1항에 있어서,
    전도성 게이트 상에 금속을 증착하는 단계; 및
    실리콘 층을 생성하기 위하여 증가된 온도에 노출시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이 제조 방법.
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