TWI772982B - 記憶體儲存元件及其製造方法 - Google Patents

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Abstract

一種記憶體儲存元件包括基底以及堆疊結構，包括交替地佈置的第一介電層和電極層。所述記憶體儲存元件包括中間區和陣列區。所述堆疊結構包括各自包括壁結構區的第一塊儲存區和第二塊儲存區。在所述中間區中，所述第一塊儲存區和所述第二塊儲存區的壁結構區被階梯結構隔開。進一步包括束結構位於所述中間區中，並且包括各自沿第二橫向方向延伸並且連接所述第一塊儲存區和所述第二塊儲存區的所述壁結構區的至少多個分立的第一束結構；多個第二介電層，其位於所述束結構中。在所述第一束結構中，所述第二介電層是與所述第一介電層交替的。

Description

記憶體儲存元件及其製造方法
概括地說，本發明內容涉及半導體製造技術領域，具體地說，涉及記憶體儲存元件及其製造方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
隨著平面快閃記憶體的發展，半導體電子元件的生產過程已經取得了巨大的進步。然而，在近年來，平面快閃記憶體的繼續發展遭遇了許多挑戰，例如物理限制、現有微影技術限制、儲存電子密度限制等。為了解決平面快閃記憶體遇到的困難，以及追求更低的每儲存單元生產成本，包括3D或非(NOR)和3D與非(NAND)的各種立體(3D)快閃記憶體結構已經出現。
在NOR型結構的3D快閃記憶體中，在位元線與接地線之間並聯地佈置儲存單元，而在NAND型結構的3D快閃記憶體中，在位元線與接地線之間串聯地佈置儲存單元。具有串聯結構的NAND快閃記憶體具有較低的讀取速度，但具有較高的寫入速度和擦除速度。因此，NAND快閃記憶體適於儲存資料。另外，對於資料儲存，NAND快閃記憶體還展現許多優點，例如較小的單元大小和更大的儲存容量。
一個3D NAND快閃記憶體包括多個儲存陣列結構，其中，各個儲存陣列結構包括佈置在3D陣列中的多個儲存單元。3D NAND快閃記憶體進一步包括用於在不同層處，用來存取儲存單元的並與其電性連接的多個階梯結構。在許多設計中，各個階梯結構與一個儲存陣列結構相對應，並且位於該儲存陣列結構的一側處。來自階梯結構的電性連接全部向同一個方向延伸，以連接儲存陣列結構。在儲存陣列結構中的堆疊層的數量增大時，從階梯結構到儲存陣列結構的連線的電阻增大，引起電阻電容(RC)延遲問題。因此，3D NAND快閃記憶體的性能可能會受到影響。
為了減小階梯結構與相對應的儲存單元之間的連線的長度，在一些設計中，將階梯結構安排在兩個儲存陣列結構之間，並且來自階梯結構的電性連接，可以在兩個不同方向上延伸，以連接儲存陣列結構。因此，連線的總電阻可以是降低，並且因此可以抑制RC延遲問題。當在兩個儲存陣列結構之間形成階梯結構時，形成在階梯結構上的一些電性連接，為了電性連接到兩個儲存結構而需要透過壁結構。然而，在3D NAND快閃記憶體中的堆疊層的數量增大時，壁結構的高度可以增大，並且因此壁結構的崩潰對於3D NAND快閃記憶體可能變成一個問題。
所公開的記憶體儲存元件和製造方法用於解決上面闡述的一個或多個問題以及本領域中的其它問題。
本發明內容的一個方面提供一種記憶體儲存元件。所述記憶體儲存元件包括：基底；以及堆疊結構，其包括交替地佈置在所述基底上的多個第一介電層和多個電極層。在相對於所述基底的第一橫向方向上，所述記憶體儲存元件包括陣列區和佈置在所述陣列區之間的中間區。在相對於所述基底的第二橫向方向上，所述堆疊結構包括各自包括壁結構區的第一塊儲存區和第二塊儲存區。在所述中間區中，所述第一塊儲存區和所述第二塊儲存區的壁結構區被階梯結構隔開。所述記憶體儲存元件進一步包括：束結構，其位於所述中間區中，並且包括各自沿所述第二橫向方向延伸並且連接所述第一塊儲存區和所述第二塊儲存區的所述壁結構區的至少多個分立的第一束結構；以及多個第二介電層，其位於所述束結構中。在所述多個分立的第一束結構中，所述多個第二介電層是與所述多個第一介電層交替的。
本發明內容的另一個方面提供一種用於形成記憶體儲存元件的方法。所述方法包括：形成堆疊結構，所述堆疊結構包括交替地佈置在基底上的多個第一介電層和多個第二介電層。在相對於所述基底的第一橫向方向上，所述堆疊結構是在陣列區和佈置在所述陣列區之間的中間區中形成的。所述方法包括：在所述中間區中形成階梯結構和多個分立的第一束結構。所述多個分立的第一束結構中的各個第一束結構沿相對於所述基底的第二橫向方向延伸。所述方法進一步包括：形成垂直地穿過所述堆疊結構並且進入所述基底，並且沿 所述第一橫向方向延伸的多個閘極線縫隙(GLS)。在所述第二橫向方向上，所述多個閘極線縫隙至少限定第一塊儲存區和第二塊儲存區。所述多個閘極線縫隙包括形成在所述第一塊儲存區與所述第二塊儲存區之間的邊界處的各個陣列區中的閘極線縫隙。所述方法進一步包括：從所述陣列區並且部分地從所述中間區移除所述多個第二介電層。在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述多個第二介電層的部分保留在所述多個分立的第一束結構中。
根據本發明內容的說明書、申請專利範圍書和附圖，本領域的技術人員可以理解本發明內容的其它方面。
100:3D記憶體儲存元件
102:片儲存區
104:階梯結構
106:儲存陣列結構
200:3D記憶體儲存元件
202:片儲存區
204:階梯結構
206-1:儲存陣列結構(第一儲存陣列結構)
206-2:儲存陣列結構(第二儲存陣列結構)
300:3D記憶體儲存元件
301:中間區
302:塊儲存區
303:陣列區
304:指儲存區
306:壁結構區
308:閘極線縫隙
310:切口
312:字元線接觸
314:虛設通道結構
318:通道結構
321:介電層
322:犧牲層
350:基底
400:中間區
401:堆疊結構
402:第一階梯區
404:壁結構
406-1:第一對階梯
406-2:第一對階梯
408-1:分區
408-2:分區
408-3:分區
410-1:第二對階梯
410-2:第二對階梯
412:第二階梯區
414-1:第三對階梯
414-2:第三對階梯
416-1:第四對階梯
416-2:第四對階梯
501:中間區
502:塊儲存區
5021:塊儲存區
5022:塊儲存區
5023:塊儲存區
5024:塊儲存區
503:陣列區
504:指儲存區
506:壁結構區
508:閘極線縫隙
512:字元線接觸
516:第一隔離結構
518:第一束結構
519:第二束結構
520:子階梯結構
521:第一介電層
522:第二介電層
530:第二隔離結構
531:電極層
550:基底
S601:步驟
S602:步驟
S603:步驟
S604:步驟
S605:步驟
S701:步驟
S702:步驟
S703:步驟
S704:步驟
S705:步驟
E:點
F:點
L0:寬度(距離)
L0’:寬度(距離)
L1:距離
L2:距離
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。
以下附圖僅是根據各種所公開的實施例的出於說明目的的示例，並且不旨在限制本發明內容的範圍。
圖1說明了具有位於片儲存區的邊緣處的階梯結構的一個3D記憶體儲存元件的 示意圖；圖2說明了具有位於片儲存區的中間區中的階梯結構的另一個3D記憶體儲存元件的示意圖；圖3說明了具有位於片儲存區的中心處的階梯結構的一個3D記憶體儲存元件的平面圖；圖4說明了沿A-A’線的圖3中所示3D記憶體儲存元件的橫截面圖；圖5說明了一個3D記憶體儲存元件的階梯結構的前頂透視圖；圖6-23說明了根據本發明內容的各種實施例的一種示例性方法的特定階段處的半導體結構的示意圖；圖24說明了用於形成根據本發明內容的各種實施例的記憶體儲存元件的一種示例性方法的流程圖；圖25-38說明了根據本發明內容的各種實施例的一種示例性方法的特定階段處的半導體結構的示意圖；圖39說明了用於形成根據本發明內容的各種實施例的記憶體儲存元件的一種示例性方法的流程圖；圖40說明了根據本發明內容的各種實施例的一種示例性半導體結構的示意性俯視圖；以及圖41說明了根據本發明內容的各種實施例的另一種示例性半導體結構的示意性俯視圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
現在將詳細參考附圖中說明的本發明的示例性實施例。盡可能地，相同的標號將穿過附圖用於指相同的或者相似的部分。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次 至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在......上”、“在......上面”和“在......之上”的含義應以最廣泛的方式被解釋，使得“在......上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在......上面”或“在......之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在......下面”、“在......之下”、“下部”、“在......之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND串)的立體(3D)半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
在一些3D記憶體儲存元件中，穿過堆疊式儲存結構(例如，儲存堆疊層)，也就是垂直堆疊用於儲存資料的儲存單元。3D記憶體儲存元件通常包括形成在堆疊式儲存結構的一側或多側(邊緣)上的、用於例如是字元線扇出等目的之階梯結構。由於通常在各個片儲存區的邊緣處形成階梯結構，所以由也被佈置在各個片儲存區的邊緣處的行解碼器(也被稱為“x解碼器”)透過字元線和相對應的階梯結構單側地驅動儲存單元。
圖1說明了具有位於片儲存區的邊緣處的階梯結構的一個3D記憶體儲存元件的示意圖。參考圖1，3D記憶體儲存元件100(例如，3D NAND記憶體儲存元件)包括各自具有位於儲存陣列結構106中的儲存單元陣列的兩個片儲存區102。應當指出，在圖1中包括了X和Y軸，以便說明晶圓平面中的兩個正交(垂直)的方向。X方向是3D記憶體儲存元件100的字元線方向，而Y方向是3D記憶體儲存元件100的位元線方向。3D記憶體儲存元件100還包括位於各個儲存陣列結構106的X方向上的相對側處的兩個階梯結構104。片儲存區102的各個字元線橫向地在X方向上延伸，跨越整個片儲存區102到達階梯結構104中的分別的台階(級)。在分別的階梯結構104的正上方、下邊或者近處形成行解碼器(未示出)以減小互連長度。即，各個行解碼器透過字元線的一半單側地(在正或者負X方向上，但不同時在兩個方向上)驅動儲存單元的一半，這些字元線中的每條字元線跨整個片儲存區102。
單側行字元線驅動方案的負載，此包括跨越片儲存區102的整個字元線的電阻。此外，隨著對於更高儲存容量的需求繼續增長，堆疊式儲存結構的垂直層級的數量增多，並且堆疊層的厚度(包括各個字元線薄膜)減小。因此， 可能向負載中引入高電阻，因此引起顯著的阻容(RC)延遲。相應地，3D記憶體儲存元件100的性能(例如，讀和寫速度)可能受具有側面階梯結構104的單側字元線驅動方案的影響。
為了減小RC延遲，在一些其它的3D記憶體儲存元件中，將階梯結構安排在片儲存區之間，以實現雙側字元線驅動方案。透過用例如中心階梯結構替換常規的側面階梯結構，各個行解碼器可以從片儲存區的中部開始，在相對的方向上雙側地驅動字元線，以使得負載中的電阻由於將被行解碼器驅動的字元線的長度減少到例如一半，而可以被減小。在一些3D記憶體儲存元件中，階梯結構的一部分引入壁結構，以連接被中心/過渡階梯結構隔開的字元線。另外，在其中階梯結構的各個台階，包括用於扇出的多個字元線的多個分區的多分區階梯結構，其被用於提高階梯結構的利用率和降低製造複雜度。此外，使用多個切削過程來在不同的深度處形成多個階梯，以減少修剪蝕刻過程的數量，因此進一步降低製造複雜度和提高產量。進一步地，在形成階梯之後，形成分區以減少將被蝕刻的堆疊結構中的材料層對(例如，氮化矽和二氧化矽對)的數量，因此降低對覆蓋階梯區之外的區域(例如，壁結構)的硬遮罩的厚度要求。
圖2說明了具有位於片儲存區的中間區中的階梯結構的另一個3D記憶體儲存元件的示意圖。參考圖2，3D記憶體儲存元件200包括兩個片儲存區202。各個片儲存區202包括儲存陣列結構206-1/儲存陣列結構206-2和中間區。形成在中間區中的階梯結構204橫向地在X方向(字元線方向)上將儲存陣列結構206-1/儲存陣列結構206-2劃分成第一儲存陣列結構206-1和第二儲存陣列結構206-2。即，階梯結構204形成在第一儲存陣列結構206-1與第二儲存陣列結構206-2之間。不同於圖1中示出的3D記憶體儲存元件100，圖1之中階梯結構104位 於各個儲存陣列結構106的相對側處，本實施例中3D記憶體儲存元件200的各個階梯結構204位於第一儲存陣列結構206-1與第二儲存陣列結構206-2之間。如在圖2中示出的，在一些示例中，對於各個片儲存區202，階梯結構204位於儲存陣列結構206-1/儲存陣列結構206-2的中央部。即，階梯結構204可以是將儲存陣列結構206-1/儲存陣列結構206-2均等地劃分為具有相同數量的儲存單元的第一儲存陣列結構206-1和第二儲存陣列結構206-2的中心階梯結構。例如，第一儲存陣列結構206-1和第二儲存陣列結構206-2可以是在X方向上對應於中心階梯結構204對稱。應當理解，在一些其它的示例中，階梯結構204可以不是位於儲存陣列結構206-1/206-2的中央部(即，位於準確的中心處)的，以使得第一儲存陣列結構206-1和第二儲存陣列結構206-2可以具有不同的大小和/或不同數量的儲存單元。在一些示例中，3D記憶體儲存元件200是NAND快閃記憶體元件，在NAND快閃記憶體元件中，在第一儲存陣列結構206-1和第二儲存陣列結構206-2中以NAND儲存串的陣列(未示出)的形式提供儲存單元。第一儲存陣列結構206-1和第二儲存陣列結構206-2可以包括任何其它合適的元件，這樣的元件包括但不限於閘極線縫隙(GLS)、穿過陣列接觸(TAC)、陣列共源極(ACS)等。
橫向上在X方向上延伸的片儲存區202的各個字元線(未示出)被相對應的階梯結構204分隔成兩個部分：跨越第一儲存陣列結構206-1的第一字元線部分、和跨第二儲存陣列結構206-2的第二字元線部分。如在下面詳細描述的，由位於階梯結構204的各個台階處的階梯結構204中的壁結構(未示出)電性連接各個字元線的兩個部分。在各階梯結構204的正上方、下方或者近處形成行解碼器(未示出)以減小互連長度。因此，不用圖1中示出的3D記憶體儲存元件100的行解碼器，3D記憶體儲存元件200的各個行解碼器雙側地(在正和負X方向這兩個方向上)驅動第一儲存陣列結構206-1和第二儲存陣列結構206-2中的儲存單 元。即，透過用例如儲存陣列結構206-1/206-2的中間中的階梯結構204，替換習知的側面階梯結構(例如，圖1中示出的階梯結構104)，各個行解碼器從片儲存區202的中間開始，在相對的方向上雙側地驅動字元線，以使得負載中的電阻由於將被行解碼器驅動的各個字元線的部分的長度減小到例如一半(在將階梯結構204安排在儲存陣列結構206-1/206-2的中央部時)而可以被減小。即，3D記憶體儲存元件200的行解碼器僅需要驅動各個字元線的或者第一字元線部分或者第二字元線一部分。
圖3說明了具有位於片儲存區的中心處階梯結構的3D記憶體儲存元件的平面圖，以及圖4說明了沿AA’線的圖3中示出的3D記憶體儲存元件的橫截面圖。參考圖3-4，使用X、Y和Z軸來說明3D記憶體儲存元件300中的元件的空間關係。3D記憶體儲存元件300包括基底350和堆疊結構，堆疊結構包括多個介電層321和多個犧牲層322。多個介電層321和多個犧牲層322是交替地佈置的。在X方向上，3D記憶體儲存元件300包括位於片儲存區(未示出)的中心處的中間區301。3D記憶體儲存元件200可以是包括形成在片儲存區202的中間區的階梯結構204的圖2中示出的片儲存區202的一個示例，並且3D記憶體儲存元件300的中間區301可以是與片儲存區202中的中間區相對應的一個示例。如在圖3中示出的，3D記憶體儲存元件300在Y方向(位元線方向)上被劃分成由多個平行的閘極線縫隙308分隔的多個塊儲存區302。在一些示例中，3D記憶體儲存元件300是NAND快閃記憶體元件，並且相應地，各個塊儲存區202是NAND快閃記憶體元件的最小可擦除單元。各個塊儲存區302進一步包括在Y方向上由具有“H”切口310的閘極線縫隙308分隔的多個指儲存區304。各個塊儲存區302還包括將塊儲存區302與相鄰的塊儲存區302分隔開的壁結構區306。
參考圖3，3D記憶體儲存元件300還包括由中間區301分隔的兩個陣列區303。可以在陣列區303中形成多個頂部選擇閘極(TSG)，並且可以將這多個TSG電性連接到中間區301中的互連。如在下面詳細描述的，中間區301包括各自與分別的指儲存區304相對應的多個階梯區，並且還包括與壁結構區306相對應的多個壁結構(未標記)。即，在被中間區301和相對應的壁結構區306重疊的區域中形成各個壁結構。因此，壁結構不沿X方向延伸到任何陣列區303中。3D記憶體儲存元件300包括位於包括階梯區和壁結構的中間區301中的多個虛設通道結構314，以便提供機械支撐和/或負載均衡。3D記憶體儲存元件300進一步包括位於中間區301的階梯區中的多個字元線接觸312，並且各個字元線接觸312抵達中間區301中的各個台階處的各字元線(未示出)以便用於字元線驅動。3D記憶體儲存元件300可以還包括形成在兩個陣列區303中的多個通道結構318。
為了實現雙側字元線驅動方案，各個壁結構(物理地並且電器地)分別連接形成在兩個陣列區303中的第一儲存陣列結構和第二儲存陣列結構(未示出)。在記憶體儲存元件中，透過壁結構從3D記憶體儲存元件300的中間處的中間區301的階梯區中的各字元線接觸312，雙側地(在正和負x方向這兩個方向上)驅動各個字元線。圖3進一步示意性地說明了具有壁結構的雙側字元線驅動方案的電流路徑。由實線箭頭指示的第一電流路徑，和由虛線箭頭指示的第二電流路徑，分別代表在不同層級處經過兩個單獨的字元線的電流。
圖5說明了一個3D記憶體儲存元件的中間區400的前頂透視圖。中間區400可以是圖2中示出的3D記憶體儲存元件200的中間區的一個示例，或者可以與圖3中示出的3D記憶體儲存元件300的中間區301相對應。中間區400包括形成在基底(未示出)上的堆疊結構401。
在圖5中，使用X、Y和Z軸來說明中間區400中的元件的空間關係。3D記憶體儲存元件的基底包括橫向上在X-Y平面上延伸的兩個橫向表面：在其上形成階梯結構的、位於晶圓的前面上的頂面，以及位於與晶圓的前面相對的背面上的底面。Z軸垂直於X和Y軸兩者。如本文中使用的，在基底在Z方向上位於3D記憶體儲存元件的最低平面中時，3D記憶體儲存元件的一個元件(例如，層或者元件)位於另一個元件(例如，層或者元件)的“上面”、“上方”還是“下方”是在Z方向(垂直於X-Y平面的垂直方向)上相對於3D記憶體儲存元件的基底確定的。
堆疊結構401包括在Z方向上交替地堆疊的多個第一材料層(未示出)和多個第二材料層(未示出)。用於形成多個第一材料層的材料不同於用於形成多個第二材料層的材料。即，堆疊結構401包括在Z方向上垂直地堆疊的多個材料層對，其中，各個材料層對包括一個第一材料層和一個第二材料層。堆疊結構401中的材料層對的數量(例如，32、64、96、128、160、192、224或者256)確定在Z方向上堆疊的儲存單元的數量。
例如，3D記憶體儲存元件是NAND快閃記憶體元件，並且堆疊結構401是透過其形成NAND儲存串的堆疊式儲存結構。第一材料層中的各個第一材料層包括導體層，並且第二材料層中的各個第二材料層包括介電層。即，堆疊結構401包括交織的導體層和介電層(未示出)。進一步地，各個導體層充當NAND儲存串的閘極線和字元線，字元線在橫向上從閘極線開始延伸並且在形成在中間區400中的用於字元線扇出的階梯結構處停止。
形成在中間區400中的階梯結構的各個台階(如被示為“層級”)包括一個或多個材料層對。參考圖5，各個台階的頂部材料層是用於垂直方向(Z方向)上的互連的導體層，並且階梯結構的每兩個相鄰的台階在Z方向上偏移標稱上相同的距離，並且在X方向上偏移標稱上相同的距離。各個偏移因此形成用於在Z方向上與3D記憶體儲存元件的相對應的字元線接觸(未示出)的互連的“抵達區域(或稱為著陸區域，landing area)”。
如在圖5中示出的，中間區400包括第一階梯區402、第二階梯區412和在Y方向(位元線方向)上位於第一階梯區402與第二階梯區412之間的壁結構404。第一階梯區402和第二階梯區412中的每項包括一個階梯結構。第一階梯區402的階梯結構包括位於X方向(字元線方向)上的多對階梯，這多對階梯包括第一對階梯406-1和第一對階梯406-2、第二對階梯410-1和第二對階梯410-2、第三對階梯414-1和第三對階梯414-2以及第四對階梯416-1和第四對階梯416-2。各個階梯(例如，406-1、406-2、410-1、410-2、414-1、414-2、416-1或者416-2)包括位於X方向上的多個台階。此外，各個階梯是與虛置階梯不同、用於接觸抵達互連(例如，字元線通孔接觸)的階梯。
進一步地，第一階梯區402包括位於Y方向上的三個指儲存區，並且相應地，406-1、406-2、410-1、410-2、414-1、414-2、416-1和416-2中的各個階梯包括位於Y方向上的三個分區408-1、分區408-2和分區408-3。在階梯406-2中，分區408-2中的各個台階位於分區408-1中的任意台階之下，並且位於分區408-3中的任意台階之上。
進一步地，第一階梯區402或者第二階梯區412中的階梯中的至少一 個台階透過壁結構404與第一儲存陣列結構和第二儲存陣列結構中的每一個電性連接。例如，如在圖5中示出的，階梯410-2中的台階可以經由如由電流路徑(用箭頭代表)指示的分別在負和正X方向上延伸的字元線部分，透過壁結構404與第一儲存陣列結構和第二儲存陣列結構兩者電性連接。
參考圖5，隨著堆疊結構401中的材料層對的數量增加，曝露底部材料層對的階梯相對於壁結構404的頂部具有較大深度。即，壁結構的高寬比(在Z方向上的高度對在Y方向上的寬度)較大。另外，堆疊結構401中的材料層對的數量的增加，還導致壁結構404沿X方向的長度的增大。進一步地，參考圖3-圖4，在製造3D記憶體儲存元件的過程中，可以在形成階梯之後，製造多個閘極線縫隙。例如，參考圖3，需要在X方向上一路穿過整個壁結構，以形成閘極線縫隙並分隔相鄰的階梯區。利用壁結構的較大高寬比和較大長度，在形成穿過壁結構的整個長度的閘極線縫隙時，壁結構可能容易地崩潰。因此，3D記憶體儲存元件的性能可能有待改進。
本發明內容提供一種用於形成記憶體儲存元件的方法。根據所公開的方法，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼此隔開。第一束結構可以為壁結構提供機械支撐，因此在形成穿過壁結構的閘極線縫隙時，防止壁結構崩潰。此外，對於指儲存區被配置在壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙，在中間區處被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨越兩個塊儲存區的中間區內，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第二束結構中，在從陣列區移除第二介電層之後，第二介電層的一部分，被保留在相鄰的第一介電層之間。因此， 位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分被保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
圖24說明了用於形成根據本發明內容的各種實施例的記憶體儲存元件的一種示例性方法的流程圖。圖6-23說明了該示例性方法的特定階段處的半導體結構的示意圖。
參考圖24，可以形成包括交替地佈置在基底上的多個第一介電層和多個第二介電層的堆疊結構；在相對於基底的第一橫向方向上，堆疊結構可以包括兩個陣列區、和佈置在陣列區之間的中間區；在相對於基底的第二橫向方向上，可以將堆疊結構劃分成多個塊儲存區，其中，各個塊儲存區包括壁結構區、和佈置在壁結構區的一側處的多個指儲存區，並且相鄰的塊儲存區，可以使壁結構區被配置在一個塊儲存區的指儲存區與另一個塊儲存區的指儲存區之間，或者使全部兩個塊儲存區的指儲存區被配置在壁結構區之間(S601)。圖6-圖7說明了根據本發明內容的各種實施例的一個示例性半導體結構的示意圖。具體地說，圖6說明了半導體結構的示意性平面圖，而圖7說明了沿B-B’線的圖6中示出的半導體結構的示意性橫截面圖。
參考圖6-7，可以在基底550上形成包括多個第一介電層521和多個第二介電層522的堆疊結構。可以在基底550上交替地安排多個第二介電層522和多個第一介電層521。在圖6-圖7中，使用X、Y和Z軸來說明半導體結構中的元件的空間關係。本發明內容應用了相同的用於描述空間關係的概念。在第一橫向方 向(例如，X方向)上，堆疊結構可以包括和兩個陣列區503和佈置在兩個陣列區503之間的中間區501。在第二橫向方向(Y方向)上，可以將堆疊結構劃分成多個塊儲存區502。在一個實施例中，各個塊儲存區502可以被用於形成3D NAND快閃記憶體的一個擦除單元。進一步地，在Y方向上，各個塊儲存區502可以包括多個指儲存區504以及壁結構區506。
進一步地，在多個塊儲存區502中，相鄰的塊儲存區502可以使這兩個塊儲存區502的壁結構區506緊挨著彼此，以便在跨越這兩個塊儲存區502之間的邊界的中間區501中形成壁結構，或者使這兩個塊儲存區502的指儲存區504被配置在壁結構區506之間。例如，沿Y方向，多個塊儲存區502可以包括沿Y方向相繼地佈置的塊儲存區5021、塊儲存區5022、塊儲存區5023和塊儲存區5024。可以利用塊儲存區5022的多個指儲存區504，以及相鄰的塊儲存區5021的多個指儲存區504，將塊儲存區5021和塊儲存區5022彼此連接，可以利用塊儲存區5023的壁結構區506，以及相鄰的塊儲存區5022的壁結構區506，將塊儲存區5022和塊儲存區5023彼此連接。可以利用塊儲存區5024的多個指儲存區504，以及相鄰的塊儲存區5023的多個指儲存區504，將塊儲存區5023和塊儲存區5024彼此連接。應當指出，為了進行說明，在圖6中示出了四個塊儲存區502(塊儲存區5021、塊儲存區5022、塊儲存區5023和塊儲存區5024)，而在實際應用中，半導體結構可以至少包括使塊儲存區的指儲存區被配置在壁結構區之間的兩個塊儲存區。還應當指出，在圖6中僅示出了各個陣列區503的與中間區501相鄰的部分。
在隨後的製造過程中，可以在各個陣列區503中形成多個儲存單元(例如，儲存陣列結構)。此外，可以在跨越兩個塊儲存區502的指儲存區504(被配置在壁結構區506之間的相鄰塊儲存區502的中間區501中)形成階梯結構。相 應地，可以同時在跨越壁結構區506緊挨著彼此的相鄰塊儲存區502的中間區501中形成壁結構。
在一個實施例中，基底550可以由矽、鍺、矽鍺或者任何其它合適的半導體材料製成。在其它實施例中，基底可以由絕緣層上有矽(SOI)、絕緣層上有鍺(GOI)或者任何其它合適的半導體複合材料製成。
在一個實施例中，多個第一介電層521可以由氧化物(例如，二氧化矽)製成，並且多個第二介電層522可以由氮化物(例如，氮化矽)製成。因此，堆疊結構可以是包括多個NO堆疊層的氮氧(NO)堆疊結構。
進一步地，返回到圖24，可以在壁結構區之間的兩個塊儲存區之間的中間區的每一側處形成穿過堆疊結構的第一隔離結構；可以在兩個塊儲存區的多個指儲存區的中間區中從堆疊結構中形成階梯結構；沿第一橫向方向，階梯結構可以包括透過第一束結構與彼此隔開的多個子階梯結構，第一束結構沿第二橫向方向延伸，並且與兩個塊儲存區的壁結構區連接；在各個塊儲存區內，沿第二橫向方向，子階梯結構可以包括形成在多個指儲存區中的多行子台階(S602)。圖8-11說明了根據本發明內容的各種實施例的一個示例性半導體結構的示意圖。具體地說，圖8說明了半導體結構的示意性平面圖，圖9說明了沿D-D’線的圖8中示出的半導體結構的示意性橫截面圖，圖10說明了沿C-C’線的圖8中示出的半導體結構的示意性橫截面圖，以及圖11說明了沿B-B’線的圖8中示出的半導體結構的示意性橫截面圖。
參考圖8-11，在多個指儲存區504與彼此接觸的兩個塊儲存區502之 間(例如，分別在塊儲存區5021與塊儲存區5022之間、塊儲存區5023與塊儲存區5024之間)，可以在中間區501的每一側處形成穿過堆疊結構的第一隔離結構516。此外，可以在兩個塊儲存區502的多個指儲存區504的中間區501中從堆疊結構中形成階梯結構(未標記)；沿X方向，階梯結構可以包括多個子階梯結構520，並且相鄰的子階梯結構520可以透過沿Y方向延伸的第一束結構518與彼此隔開。可以將第一束結構518連接到各個塊儲存區520的壁結構區506。在一個實施例中，在X方向上，各個第一束結構518的寬度可以是L0。
在一個實施例中，在各個塊儲存區502內，子階梯結構520可以包括沿Y方向延伸的多行子台階(未示出)。在隨後的製程中，可以在形成在階梯結構中的子台階上形成字元線接觸512。例如，可以在各個指儲存區504中形成字元線接觸512，以便電性連接形成在指儲存區504中的子台階。應當指出，可以在隨後的製程中形成字元線接觸512，並且圖8中的圓圈和圖10中的虛線插塞，僅用於示意性地指示用於在隨後的製程中形成字元線接觸512的預定位置。還應當指出，可以在隨後的製程中用電極層替換縱向上位於各個預期字元線接觸512之下的第二介電層522的一部分，以便建立與相對應的字元線接觸512的電性連接。
參考圖8-9，沿靠近中間區501的陣列區503中的D-D’線，形成在多個指儲存區504與塊儲存區502之間的第一隔離結構516可以穿透堆疊結構。參考圖8和10，沿平行於Y方向並且在剖面方向截斷子階梯結構520的C-C’線，可以在隨後的製程中，在各個指儲存區504中形成字元線接觸512，以便電性連接相對應的台階。另外，在形成包括多個子階梯結構520的階梯結構之後，可以同時在壁結構區506與彼此接觸的相鄰塊儲存區502之間的中間區501中，形成沿X方向 延伸的壁結構(未標記)。因此，Y方向上的壁結構(參考圖10)的寬度，大約是兩個相鄰的壁結構區506的總寬度。參考圖8和圖11，沿平行於Y方向並且在剖面方向截斷相鄰的子階梯結構520之間的第一束結構518的B-B’線，在形成第一隔離結構516和階梯結構之後，堆疊結構可以保持不變。因此，沿Y方向延伸的第一束結構518，可以防止壁結構在從中間區501的一側到中間區501的另一側的路徑上的寬度變窄(大約兩個壁結構區506的總寬度)。因此，在製造沿X方向穿過壁結構的閘極線縫隙時，壁結構可以不容易崩潰。
對於多個指儲存區504與彼此接觸的每對塊儲存區502，形成在中間區501的每一側處的第一隔離結構516，可以用於為兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分提供保護，以使得在於隨後的製程中用金屬電極層替換第二介電層522時，可以不移除兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分。兩個塊儲存區502之間的階梯結構中的第二介電層522(其可以由氮化物製成)的剩餘的中心部分以及第一介電層521(其可以由氧化物製成)可以不僅為隨後的製造過程提供機械支撐，還可以為形成在記憶體儲存元件中的兩個塊儲存區502提供電性隔離。
在一個實施例中，第一隔離結構516可以具有矩形形狀。第一隔離結構516在X方向上的尺寸，可以大於第一隔離結構516在Y方向上的尺寸。例如，第一隔離結構516在Y方向上的尺寸可以處在大約10nm到40nm的範圍中。第一隔離結構516在Y方向上的尺寸可以控制，若尺寸太小可能導致用於填充相對應的缺口，以形成第一隔離結構516的過程中，可能花費較多時間和使用較多材料。第一隔離結構516在Y方向上的尺寸也不宜過大，否則第一隔離結構516可能不能夠在隨後的蝕刻過程期間，為兩個塊儲存區502之間的階梯結構中的第二介 電層522的中心部分提供足夠的保護。此外，第一隔離結構516在X方向上的尺寸，可以大於指儲存區504在Y方向上的尺寸的一半。另外，各個指儲存區504在Y方向上的尺寸可以與壁結構區506在Y方向上的尺寸近似相同。在其它實施例中，第一隔離結構可以具有任何其它合適的形狀。
在一個實施例中，形成在陣列區503中的第一隔離結構516的部分，可以大於形成在中間區501中的第一隔離結構516的部分。例如，整個第一隔離結構516可以被形成在陣列區503中，而具有與陣列區503同中間區501之間的邊界重疊的邊緣，或者形成在陣列區503中的第一隔離結構516的部分，可以比形成在中間區501中的第一隔離結構516的部分大兩倍。在其它實施例中，形成在陣列區中的第一隔離結構的部分，可以等於或者小於形成在壁結構區中的第一隔離結構的部分。
第一隔離結構516可以由絕緣材料(例如，二氧化矽)製成。應當指出，在於隨後的蝕刻過程中移除第二介電層522時，用於形成第一隔離結構516的材料的蝕刻速率，可以小於用於形成第二介電層522的材料的蝕刻速率。
參考圖8(以及圖40)，在跨越多個指儲存區與彼此接觸的相鄰塊儲存區502形成的階梯結構中，靠近兩個塊儲存區502之間的邊界的區域，被稱為第二束結構519。在隨後的製程中，在用電極層部分地替換階梯結構中的第二介電層522之後，第二介電層522(參考圖10)的一部分，可以保留在第二束結構519中，以便為材料層提供機械支撐，且為兩個塊儲存區502提供電性隔離。應當指出，在圖8中，連接形成在中間區501的每一側處的第一隔離結構516的矩形區域，用於示意性地表示第二束結構519的位置，而在實際應用中，在從中間區 部分地移除多個第二介電層522之後，各個子階梯結構520中的第二介電層的剩餘部分，可以具有與圖8中示出的矩形不同的形狀。另外，如在圖10中示出的，由於在各個子階梯結構520中形成子台階，所以位於塊儲存區5021與塊儲存區5022之間、或者塊儲存區5023與塊儲存區5024之間的邊界處的第一介電層521的頂層，可以低於最初形成的堆疊結構的頂面。因此，第二束結構519的頂面可以低於第一束結構518的頂面。在圖8與圖40中示出的示意性俯視圖中，由於第一束結構518和第二束結構519具有不同的高度，所以將第二束結構519顯示為被多個第一束結構518切開的分立的部分。
進一步地，返回到圖24，可以垂直地穿過堆疊結構，並且在塊儲存區的各個指儲存區和各個壁結構區的邊界處，形成沿第一橫向方向延伸的多個閘極線縫隙(GLS)，其中形成在多個指儲存區與相鄰塊儲存區之間的各個閘極線縫隙，可以被形成在中間區的兩側處的兩個第一隔離結構截斷(S603)。圖12-15說明了根據本發明內容的各種實施例的一個示例性半導體結構的示意圖。具體地說，圖12說明了半導體結構的示意性平面圖，圖13說明了沿D-D’線的圖12中示出的半導體結構的示意性橫截面圖，圖14說明了沿C-C’線的圖12中示出的半導體結構的示意性橫截面圖，以及圖15說明了沿B-B’線的圖12中示出的半導體結構的示意性橫截面圖。
參考圖12-15，可以垂直地穿過堆疊結構，並且在多個塊儲存區502的各個指儲存區504和各個壁結構區506的邊界處，形成沿X方向延伸的多個閘極線縫隙508。形成在壁結構區506與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508(也被稱為第二分隔結構)，可以穿過陣列區503和中間區501延伸，並且因此可以電性分隔兩個相鄰的塊儲存區502。例如，參考圖12，形成在第二塊 儲存區5022與第三塊儲存區5023之間的閘極線縫隙508，可以沿X方向穿過整個堆疊結構延伸。
形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508(也被稱為第一分隔結構)，可以被限制在兩個陣列區503中。即，在中間區501的每一側處，形成在多個指儲存區504與彼此接觸的兩個塊儲存區502之間的閘極線縫隙508，可以被連接到相對應的第一隔離結構516，並且因此，閘極線縫隙508(例如，第一分隔結構)可以不延伸到中間區501中。例如，參考圖12，在第一塊儲存區5021與第二塊儲存區5022之間、或者第三塊儲存區5023與第四塊儲存區5024之間，各個閘極線縫隙508僅可以在中間區501的一側處的陣列區503中被形成，並且可以被連接到形成在中間區501的同一側處的第一隔離結構516(或者被該第一隔離結構516終止)。
此外，在各個塊儲存區502(包括第一塊儲存區5021、第二塊儲存區5022、第三塊儲存區5023和第四塊儲存區5024)內，還可以在相鄰的指儲存區504之間、或是壁結構區506與相鄰的指儲存區504之間，形成閘極線縫隙508。例如，形成在壁結構區506與相鄰的指儲存區504之間的各個閘極線縫隙508，也可以被稱為第三分隔結構，而形成在相鄰的指儲存區504之間的各個閘極線縫隙508也可以被稱為第四分隔結構。應當指出，在各個塊儲存區502內，形成在中間區501中的閘極線縫隙508，可以不是準確地位於相鄰的指儲存區504之間、或者壁結構區506與相鄰的指儲存區504之間的邊界處的。另外，所形成的閘極線縫隙508可以不在X方向上延伸到第一束結構518中。例如，可以在子階梯結構520的邊緣處形成閘極線縫隙508，並且閘極線縫隙508的長度可以小於子階梯結構520在X方向上的寬度。類似地，可以在相鄰指儲存區504之間的子階 梯結構520中形成閘極線縫隙508，並且閘極線縫隙508的長度可以小於子階梯結構520在X方向上的寬度。還應當指出，在各個塊儲存區502內，形成在陣列區503中的閘極線縫隙508可以沿X方向穿過整個陣列區503地延伸。
參考圖12-13，沿靠近中間區501的陣列區503中的D-D’線，可以在壁結構區506與彼此接觸的相鄰塊儲存區502之間的邊界處，形成穿過堆疊結構的閘極線縫隙508。參考圖12和14，沿平行於Y方向，並且在剖面方向截斷子階梯結構520的C-C’線，除了在壁結構區506與彼此接觸的兩個塊儲存區502之間的邊界處形成的閘極線縫隙508之外，還可以在各個塊儲存區502內形成閘極線縫隙508，以分隔多個指儲存區504和壁結構區506。應當指出，在中間區501中，可以不在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的邊界處形成閘極線縫隙508。參考圖12和15，沿平行於Y方向，並且在剖面方向截斷相鄰子階梯結構520之間的第一束結構518的B-B’線，可以在壁結構區506與彼此接觸的相鄰塊儲存區502之間的邊界處，形成穿過堆疊結構的閘極線縫隙508。
多個閘極線縫隙508可以充當於在隨後的製程期間，替換陣列區503和階梯結構中的多個第二介電層522的基準。在一個實施例中，在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的邊界處，可以僅在兩個陣列區503中形成閘極線縫隙508(參考圖12和圖14)。此外，在於隨後的製程中，從陣列區503移除多個第二介電層522時，形成在中間區501的兩側處的第一隔離結構516，可以為中間區501中的第二介電層522的中心部分提供保護。因此，在從陣列區503移除第二介電層522之後，(位於第二束結構519中的)第二介電層522的中心部分，可以保留在多個指儲存區與彼此接觸的兩個塊儲存區502之間的中間區501中。因此，兩個塊儲存區502之間的中間區501中的第二介電層522的剩餘的中心 部分，可以為隨後形成的記憶體儲存元件提供必要的機械支撐和電性隔離。另外，蝕刻過程也可以移除縱向上位於預期的字元線接觸512之下的第二介電層522的部分。
例如，參考圖12，從位於中間區501中，並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502(例如，第三塊儲存區5023和第四塊儲存區5024)之間的邊界處的點E，到最接近的閘極線縫隙508的距離可以是L1，而從字元線接觸512的位置到最接近的閘極線縫隙508的距離可以是L3。為了確保在縱向上移除位於預期的字元線接觸512之下的第二介電層522的部分之後，保留中間區501中的第二介電層522的中心部分，L1可以總是大於L3。即，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點，到最接近的閘極線縫隙508的最短距離，可以大於字元線接觸512的位置到最接近的閘極線縫隙508的最長距離。類似地，為了確保在移除陣列區503中的第二介電層522的部分之後，保留兩個塊儲存區502之間的中間區501中的第二介電層522的中心部分，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點，到最接近的閘極線縫隙508的最短距離，可以大於從位於陣列區503中的點，到最接近的閘極線縫隙508的最長距離。
進一步地，在移除縱向上位於預期的字元線接觸512之下的第二介電層522的部分之後，可以保留第一束結構518中的第二介電層522的至少一部分。因此，第二介電層522的移除部分以及多個第一介電層521，可以為中間區501中的材料結構提供機械支撐。例如，參考圖12，從第一束結構518中的點F到最接近的閘極線縫隙508的距離可以是L2，並且為了確保在移除縱向上位於預期的 字元線接觸512之下的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分，L2的最大值可以大於L3的最大值。即，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離，可以比從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的最長距離長。因此，透過適當選擇蝕刻時間，在移除縱向上位於預期的字元線接觸512之下的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分。類似地，為了確保在移除陣列區503中的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離，可以比從位於陣列區503中的點到最接近的閘極線縫隙508的最長距離更長。
此外，參考圖12，在X方向上，形成在相鄰的指儲存區504之間、或者位於壁結構區506與指儲存區504之間的各個子階梯結構520中的閘極線縫隙508，可以等於或者短於子階梯結構520的尺寸。因此，在X方向上，閘極線縫隙508之間的距離L0’可以等於或者大於子階梯結構520之間的距離L0。即，在X方向上，形成在子階梯結構520中的各個閘極線縫隙508的長度可以等於或者小於子階梯結構520的寬度。因此，在移除第二介電層522時，第一束結構518中的第二介電層522可以使較少的部分被移除，因此有助於在蝕刻過程之後保留第一束結構518中的第二介電層522的至少一部分。
進一步地，返回到圖24，可以從陣列區並且部分地從中間區移除多個第二介電層，並且在從陣列區並且部分地從中間區移除多個第二介電層之後，可以保留位於跨越多個指儲存區與彼此接觸的相鄰塊儲存區的中間區中的第二介電層的中心部分，並且也可以保留位於各個第一束結構中的第二介電層 的至少一部分(S604)。圖16-19說明了與本發明內容的各種實施例一致的半導體結構的示意性橫截面圖。具體地說，圖16中示出的橫截面圖是從圖13中示出的橫截面圖發展來的，圖17中示出的橫截面圖是從圖14中示出的橫截面圖發展來的，以及圖18-19中示出的橫截面圖是從圖15中示出的橫截面圖發展來的兩個示例。應當指出，由於第二介電層初始位於相鄰的第一介電層之間，所以在從陣列區並且部分地從中間區移除第二介電層之後，半導體結構的平面圖仍然與圖12中示出的平面圖一樣。即，圖12也提供了從陣列區和階梯結構移除第二介電層之後的半導體結構的示意性平面圖。
參考圖12和圖16-圖19，可以從陣列區503並且部分地從中間區501移除多個第二介電層522。由於圖16說明了沿位於陣列區503中的D-D’線的半導體結構的示意性橫截面圖，所以橫截面圖處的多個第二介電層522被完全移除。如在圖17中示出的，跨越多個指儲存區504與彼此接觸的兩個塊儲存區502之間的邊界的多個第二介電層522的中心部分，可以保留在半導體結構中。如在圖18中示出的，在一個實施例中，可以將多個第二介電層522的部分保留在第一束結構518中，並且各個第二介電層522可以繼續跨越多個指儲存區504與彼此接觸的兩個塊儲存區502地延伸。如在圖19中示出的，在其它實施例中，各個第二介電層522的剩餘部分可以包括多個分立的子部分，並且多個第二介電層522以及多個第一介電層521可以形成多個垂直的支柱，這多個垂直的支柱可以進一步為隨後的製造過程提供機械支撐。應當指出，各個第二介電層522的剩餘部分是位於兩個第一介電層521之間的連續的薄膜層還是分立的結構，取決於閘極線縫隙508的所設計的圖案，本發明內容僅要求為了為半導體結構提供足夠的機械支撐，而在各個第一束結構518中保留第二介電層522的至少一部分。
進一步地，返回到圖24，可以在相鄰的第一介電層之間的空白處形成多個電極層(S605)。圖20-23說明了與本發明內容的各種實施例一致的半導體結構的示意性橫截面圖。具體地說，圖20中示出的橫截面圖是從圖16中示出的橫截面圖發展來的，圖21中示出的橫截面圖是從圖17中示出的橫截面圖發展來的，以及圖22和23中示出的橫截面圖分別是從圖18和19中示出的橫截面圖發展來的兩個示例。應當指出，由於電極層是在相鄰的第一介電層之間被形成的，所以在形成多個電極層之後，半導體結構的平面圖仍然與圖12中示出的平面圖一樣。即，圖12也提供了在於相鄰的第一介電層之間的空白處形成多個電極層之後的半導體結構的示意性平面圖。
參考圖12和圖20-圖23，可以在相鄰的第一介電層521之間的空白空間中形成多個電極層531。因此，可以用多個電極層531替換形成在陣列區503中的多個第二介電層522(參考圖13)，以及可以用多個電極層531替換第二介電層522的部分(參考圖14-15)。在一個實施例中，多個電極層531可以由鎢製成。
在一個實施例中，對於壁結構區506與彼此接觸的兩個塊儲存區502(例如，第二塊儲存區5022和第三塊儲存區5023)，可以透過穿過堆疊結構形成的閘極線縫隙508，將形成在一個塊儲存區502(例如，第二塊儲存區5022)中的電極層531的一部分，與形成在另一個塊儲存區502(例如，第三塊儲存區5023)中的電極層531的另一部分隔離。對於多個指儲存區504與彼此接觸的相鄰塊儲存區502(例如，第一塊儲存區5021和第二塊儲存區5022，或者第三塊儲存區5023和第四塊儲存區5024)，在中間區501的每一側處形成第一隔離結構516，閘極線縫隙508被形成在陣列區503中，並且被連接到第一隔離結構516，並且跨兩個塊儲存區502的中間區501中的第二介電層522的剩餘的中心部分，可以將形成在 一個塊儲存區502(例如，第一塊儲存區5021或者第三塊儲存區5023)中的電極層531的一部分，與形成在另一個塊儲存區502(例如，第二塊儲存區5022或者第四塊儲存區5024)中的電極層531的另一部分電性隔離。
進一步地，在形成多個電極層531之後，可以在中間區501中形成多個字元線接觸512，以便電性連接形成在子階梯結構中的子台階。另外，可以在陣列區中形成多個通道結構(未示出)。
根據所公開的方法，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼此隔開。第一束結構可以為壁結構提供機械支撐，因此防止在形成穿過壁結構的閘極線縫隙時壁結構崩潰。此外，對於使指儲存區被配置在它們的壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙，在中間區中被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨兩個塊儲存區的中間區中，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第二束結構中，在從陣列區移除第二介電層之後，將第二介電層的部分保留在相鄰的第一介電層之間。因此，位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，以及還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
本發明內容還提供另一種用於形成記憶體儲存元件的方法。圖39說明了用於形成根據本發明內容的各種實施例的記憶體儲存元件的一種示例性方法的流程圖。圖25-38說明了該示例性方法的特定階段處的半導體結構的示意圖。
參考圖39，可以形成包括交替地佈置在基底上的多個第一介電層和多個第二介電層的堆疊結構；在相對於基底的第一橫向方向上，堆疊結構可以包括兩個陣列區，和佈置在兩個陣列區之間的中間區；在相對於基底的第二橫向方向上，可以將堆疊結構劃分成多個塊儲存區，其中，各個塊儲存區包括多個指儲存區，和將該塊儲存區與相鄰的塊儲存區隔開的壁結構區，並且相鄰的塊儲存區可以使這兩個塊儲存區的壁結構區與彼此接觸，或者使這兩個塊儲存區的多個指儲存區與彼此接觸(S701)。
基底上的堆疊結構的形成可以與在上面提供的實施例中描述的基底上的堆疊結構的形成大致相同，對於堆疊結構的形成的細節以及多個塊儲存區、陣列區和中間區的限定，可以參考上面提供的實施例中的相對應的描述。
進一步地，返回到圖39，可以在壁結構區之間的兩個塊儲存區之間的中間區的每一側處，形成穿過堆疊結構的第一隔離結構；可以在兩個塊儲存區的多個指儲存區的中間區，從堆疊結構形成階梯結構；沿第一橫向方向，階梯結構可以包括透過沿第二橫向方向延伸，並且與兩個塊儲存區的壁結構區連接的第一束結構、以及彼此隔開的多個子階梯結構；在各個塊儲存區內，並且沿第二橫向方向，子階梯結構可以包括形成在與壁結構區相鄰的指儲存區中的單行子台階(S702)。圖25-28說明了根據本發明內容的各種實施例的一個示例性半導體結構的示意圖。具體地說，圖25說明了半導體結構的示意性平面圖，圖26說明了沿D-D’線的圖25中示出的半導體結構的示意性橫截面圖，圖27說明了沿C-C’線的圖25中示出的半導體結構的示意性橫截面圖，以及圖28說明了沿B-B’線的圖25中示出的半導體結構的示意性橫截面圖。
參考圖25-28，在多個指儲存區504與彼此接觸的兩個塊儲存區502之間(例如，分別在塊儲存區5021與塊儲存區5022之間和在塊儲存區5023與塊儲存區5024之間)，可以在中間區501的每一側處形成穿過堆疊結構的第一隔離結構516。此外，可以在兩個塊儲存區502的多個指儲存區504的中間區501中從堆疊結構形成階梯結構(未標記)。沿X方向，階梯結構可以包括多個子階梯結構520，並且相鄰的子階梯結構520可以透過沿Y方向延伸的第一束結構518與彼此隔開。可以將第一束結構518連接到各個塊儲存區520的壁結構區506。在一個實施例中，在X方向上，各個第一束結構518的寬度可以是L0。
在一個實施例中，在各個塊儲存區502內，子階梯結構520可以包括沿Y方向延伸的單行子台階(未示出)。可以在與壁結構區506相鄰的指儲存區504中形成這單行子台階。在隨後的製程中，可以在形成在階梯結構中的子台階上形成字元線接觸512。例如，可以在與壁結構區506相鄰的指儲存區504中形成字元線接觸512，以便電性連接形成在指儲存區504中的子台階。應當指出，可以在隨後的製程中形成字元線接觸512，並且圖25中的圓圈和圖27中的虛線插塞，僅用於示意性地指示用於在隨後的製程中形成字元線接觸512的預期位置。還應當指出，可以在隨後的製程中用電極層替換縱向上位於各個預期字元線接觸512之下的第二介電層522的一部分，以便建立與相對應的字元線接觸512的電性連接。
參考圖25-26，沿靠近中間區501的陣列區503中的D-D’線，形成在多個指儲存區504與彼此接觸的塊儲存區502之間的第一隔離結構516，可以穿透堆疊結構。參考圖25和27，沿平行於Y方向並且在剖面方向截斷子階梯結構520的 C-C’線，可以在隨後的製程中在與壁結構區506相鄰的指儲存區504中形成字元線接觸512，以便電性連接相對應的台階。另外，在形成包括多個子階梯結構520的階梯結構之後，可以同時在壁結構區506與彼此接觸的相鄰塊儲存區502之間的中間區501中，形成沿X方向延伸的壁結構(未標記)。因此，Y方向上的壁結構(參考圖27)的寬度大約是兩個相鄰的壁結構區506的總寬度。參考圖25和圖28，沿平行於Y方向並且在剖面方向截斷第一束結構518的B-B’線，在形成第一隔離結構516和階梯結構之後，堆疊結構可以保持不變。因此，沿Y方向延伸的第一束結構518可以防止壁結構在從中間區501的一側到中間區501的另一側的一路上具有較窄的寬度(大約兩個壁結構區506的總寬度)。因此，在製造沿X方向穿過壁結構的閘極線縫隙時，壁結構比較不容易崩潰。
對於多個指儲存區504與彼此接觸的每對塊儲存區502，形成在中間區501的每一側處的第一隔離結構516，可以為兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分提供保護，以使得在於隨後的製程中，用金屬電極層替換第二介電層522時，可以不用移除兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分。兩個塊儲存區502之間的階梯結構中的第二介電層522(其可以由氮化物製成)的剩餘的中心部分以及第一介電層521(其可以由氧化物製成)可以不僅為隨後的製造過程提供機械支撐，而還為形成在記憶體儲存元件中的兩個塊儲存區502提供電性隔離。
在一個實施例中，第一隔離結構516可以具有矩形形狀。第一隔離結構516在X方向上的尺寸可以大於第一隔離結構516在Y方向上的尺寸。例如，第一隔離結構516在Y方向上的尺寸可以處在大約10nm到40nm的範圍中。第一隔離結構516在Y方向上的尺寸不可太大，否則用於填充相對應的缺口以形成第一 隔離結構516的過程可能花費較多時間和使用較多材料。第一隔離結構516在Y方向上的尺寸也不可太小，否則第一隔離結構516可能不能夠在隨後的蝕刻過程期間為兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分提供足夠的保護。此外，第一隔離結構516在X方向上的尺寸可以大於指儲存區504在Y方向上的尺寸的一半。另外，各個指儲存區504在Y方向上的尺寸可以與壁結構區506在Y方向上的尺寸近似相同。在其它實施例中，第一隔離結構可以具有任何其它合適的形狀。
在一個實施例中，形成在陣列區503中的第一隔離結構516的部分可以大於形成在中間區501中的第一隔離結構516的部分。例如，整個第一隔離結構516可以被形成在陣列區503中，而具有與陣列區503與中間區501之間的邊界重疊的邊緣，或者形成在陣列區503中的第一隔離結構516的部分，可以比形成在中間區501中的第一隔離結構516的部分大兩倍。在其它實施例中，形成在陣列區中的第一隔離結構的部分，可以等於或者小於形成在壁結構區中的第一隔離結構的部分。
第一隔離結構516可以由絕緣材料(例如，二氧化矽)製成。應當指出，在於隨後的蝕刻過程中移除第二介電層522時，用於形成第一隔離結構516的材料的蝕刻速率可以小於用於形成第二介電層522的材料的蝕刻速率。
參考圖25(以及圖40)，在跨越多個指儲存區與彼此接觸的相鄰塊儲存區502形成的階梯結構中，靠近兩個塊儲存區502之間的邊界的區域被稱為第二束結構519。在隨後的製程中，在用電極層部分地替換階梯結構中的第二介電層522之後，第二介電層522(參考圖27)的一部分可以保留在第二束結構519中， 以便為材料層提供機械支撐和為兩個塊儲存區502提供電性隔離。應當指出，在圖25中，連接形成在中間區501的每一側處的第一隔離結構516的矩形區域，用於示意性地表示第二束結構519的位置，而在實際應用中，在從中間區部分地移除多個第二介電層522之後，各個子階梯結構520中的第二介電層的剩餘部分可以具有與圖25中示出的矩形不同的形狀。另外，如在圖27中示出的，由於在各個子階梯結構520中形成子台階，所以位於塊儲存區5021與塊儲存區5022之間、或者塊儲存區5023與塊儲存區5024之間的邊界處的第一介電層521的頂層，可以低於最初形成的堆疊結構的頂面。因此，第二束結構519的頂面可以低於第一束結構518的頂面。在圖25中示出的示意性俯視圖中，由於第一束結構518和第二束結構519具有不同的高度，所以將第二束結構519顯示為被多個第一束結構518切開的分立的部分。
進一步地，返回到圖39，可以垂直地穿過堆疊結構，並且在塊儲存區的各個指儲存區和各個壁結構區的邊界處，形成沿第一橫向方向延伸的多個閘極線縫隙(GLS)，形成在多個指儲存區與相鄰塊儲存區之間的各個閘極線縫隙，可以被形成在中間區的兩側處的兩個第一隔離結構截斷；以及，在塊儲存區內，形成在相鄰的指儲存區之間的各個閘極線縫隙可以被限制在陣列區中，而不延伸到中間區中(S703)。圖29-32說明了根據本發明內容的各種實施例的一個示例性半導體結構的示意圖。具體地說，圖29說明了半導體結構的示意性平面圖，圖30說明了沿D-D’線的圖29中示出的半導體結構的示意性橫截面圖，圖31說明了沿C-C’線的圖29中示出的半導體結構的示意性橫截面圖，以及圖32說明了沿B-B’線的圖29中示出的半導體結構的示意性橫截面圖。
參考圖29-32，可以垂直地穿過堆疊結構，並且在多個塊儲存區502 的各個指儲存區504和各個壁結構區506的邊界處，形成沿X方向延伸的多個閘極線縫隙508。形成在壁結構區506與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508，可以穿過陣列區503和中間區501地延伸，並且因此可以電性分隔兩個相鄰的塊儲存區502。例如，參考圖29，形成在第二塊儲存區5022與第三塊儲存區5023之間的閘極線縫隙508可以沿X方向穿過整個堆疊結構地延伸。
形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508，可以被限制在兩個陣列區503中。即，在中間區501的每一側處，形成在多個指儲存區504與彼此接觸的兩個塊儲存區502之間的閘極線縫隙508可以被連接到相對應的第一隔離結構516，並且因此，閘極線縫隙508可以不延伸到中間區501中。例如，參考圖29，在第一塊儲存區5021與第二塊儲存區5022之間、或者第三塊儲存區5023與第四塊儲存區5024之間，各個閘極線縫隙508僅可以在中間區501的一側處的陣列區503中被形成，並且可以被連接到形成在中間區501的同一側處的第一隔離結構516(或者被該第一隔離結構516終止)。
此外，在各個塊儲存區502(包括第一塊儲存區5021、第二塊儲存區5022、第三塊儲存區5023和第四塊儲存區5024)的陣列區503內，可以在相鄰的指儲存區504之間、和壁結構區506與相鄰的指儲存區504之間形成閘極線縫隙508。在各個塊儲存區502的中間區501內，可以在壁結構區506與相鄰的指儲存區504之間形成閘極線縫隙508。應當指出，在各個塊儲存區502內，形成在中間區501中的閘極線縫隙508，可以不是準確地位於壁結構區506與相鄰的指儲存區504之間的邊界處的。另外，所形成的閘極線縫隙508可以不在X方向上延伸到第一束結構518中。例如，可以在子階梯結構520的邊緣處形成閘極線縫隙508，並且閘極線縫隙508的長度可以小於子階梯結構520在X方向上的寬度。還 應當指出，在各個塊儲存區502內，形成在陣列區503中的各個閘極線縫隙508，可以沿X方向穿過整個陣列區503地延伸。
參考圖29-30，沿靠近中間區501的陣列區503中的D-D’線，可以在壁結構區506與彼此接觸的相鄰塊儲存區502之間的邊界處，形成穿過堆疊結構的閘極線縫隙508。參考圖29和31，沿平行於Y方向並且在剖面方向截斷子階梯結構520的C-C’線，除了在壁結構區506與彼此接觸的兩個塊儲存區502之間的邊界處形成的閘極線縫隙508之外，還可以在各個塊儲存區502內形成閘極線縫隙508以將壁結構區506與相鄰的指儲存區504隔開。應當指出，在中間區501中，可以不在相鄰的指儲存區504之間的邊界處形成閘極線縫隙508。參考圖29和32，沿平行於Y方向並且在剖面方向截斷相鄰子階梯結構520之間的第一束結構518的B-B’線，可以在壁結構區506與彼此接觸的相鄰塊儲存區502之間的邊界處形成穿過堆疊結構的閘極線縫隙508。
多個閘極線縫隙508可以用於在隨後的製程期間，替換陣列區503和階梯結構中的多個第二介電層522的工序基準。在一個實施例中，在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的邊界處，可以僅在兩個陣列區503中形成閘極線縫隙508(參考圖29和圖31)。此外，在於隨後的製程中從陣列區503移除多個第二介電層522時，形成在中間區501的兩側處的第一隔離結構516，可以為與兩個塊儲存區502之間的邊界相鄰的中間區501中的第二介電層522的中心部分提供保護。因此，在從陣列區503移除第二介電層522之後，(位於第二束結構519中的)第二介電層522的中心部分，可以保留在多個指儲存區與彼此接觸的兩個塊儲存區502之間的中間區501中。因此，兩個塊儲存區502之間的中間區501中的第二介電層522的剩餘的中心部分可以為隨後形成的記憶體儲存元件 提供必要的機械支撐和電性隔離。另外，蝕刻過程也可以是能夠移除與壁結構區506相鄰的指儲存區504中的縱向上位於預定的字元線接觸512之下的第二介電層522的部分。
例如，參考圖29，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502(例如，第三塊儲存區5023和第四塊儲存區5024)之間的邊界處的點E，到最接近的閘極線縫隙508的距離可以是L1，而從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的距離可以是L3。為了確保在移除縱向上位於預定的字元線接觸512之下的第二介電層522的部分之後，保留兩個塊儲存區502之間的中間區501中的第二介電層522的中心部分，L1可以總是大於L3。即，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點，到最接近的閘極線縫隙508的最短距離，可以大於從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的最長距離。類似地，為了確保在移除陣列區503中的第二介電層522的部分之後，保留兩個塊儲存區502之間的中間區501中的第二介電層522的中心部分，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點，到最接近的閘極線縫隙508的最短距離，可以大於從位於陣列區503中的點到最接近的閘極線縫隙508的最長距離。
進一步地，在移除縱向上位於預期的字元線接觸512之下的第二介電層522的部分之後，可以保留第一束結構518中的第二介電層522的至少一部分。因此，第二介電層522的移除部分以及多個第一介電層521可以為中間區501中的材料結構提供機械支撐。例如，參考圖29，從第一束結構518中的點F到最接近的閘極線縫隙508的距離可以是L2，並且為了確保在移除縱向上位於預期的字 元線接觸512之下的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分，L2的最大值可以大於L3的最大值。即，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離，可以比形成的字元線接觸512的位置到最接近的閘極線縫隙508的最長距離長。因此，透過恰當地選擇蝕刻時間，在移除縱向上位於預期的字元線接觸512之下的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分。類似地，為了確保在移除陣列區503中的第二介電層522的部分之後保留第一束結構518中的第二介電層522的至少一部分，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離，可以比從位於陣列區503中的點到最接近的閘極線縫隙508的最長距離長。
由於在各個塊儲存區502的中間區501內，可以不在相鄰的指儲存區504之間形成閘極線縫隙508，所以在隨後移除多個第二介電層522的過程期間，可以不移除階梯結構中的第二介電層522的較大部分，並且第二介電層522的剩餘部分以及多個第一介電層521，可以為中間區501中的材料結構提供機械支撐。
進一步地，返回到圖39，可以從陣列區並且部分地從中間區移除多個第二介電層，並且在從陣列區並且部分地從階梯結構移除多個第二介電層之後，可以保留位於第二束結構中的第二介電層的中心部分，並且也可以保留位於各個第一束結構中的第二介電層的至少一部分(S704)。圖33-35說明了與本發明內容的各種實施例一致的半導體結構的示意性橫截面圖。具體地說，圖33中示出的橫截面圖是從圖30中示出的橫截面圖發展來的，圖34中示出的橫截面圖是從圖31中示出的橫截面圖發展來的，以及圖35中示出的橫截面圖是從圖32中 示出的橫截面圖發展來的。應當指出，由於第二介電層初始位於相鄰的第一介電層之間，所以在從陣列區並且部分地從中間區移除第二介電層之後，半導體結構的平面圖仍然與圖29中示出的平面圖一樣。即，圖29也提供了從陣列區並且部分地從階梯結構移除第二介電層之後的半導體結構的示意性平面圖。
參考圖29和33-35，可以從陣列區503並且部分地從中間區501移除多個第二介電層522。由於圖33說明了沿位於陣列區503中的D-D’線的半導體結構的示意性橫截面圖，所以橫截面圖處的多個第二介電層522被完全移除。如在圖34中示出的，跨越多個指儲存區504與彼此接觸的兩個塊儲存區502之間的邊界的多個第二介電層522的中心部分可以保留在半導體結構中。如在圖35中示出的，可以將多個第二介電層522的部分保留在第一束結構518中，並且各個第二介電層522可以繼續跨越多個指儲存區504與彼此接觸的兩個塊儲存區502地延伸。
進一步地，返回到圖39，可以在相鄰的第一介電層之間的空白處形成多個電極層(S705)。圖36-38說明了與本發明內容的各種實施例一致的半導體結構的示意性橫截面圖。具體地說，圖36中示出的橫截面圖是從圖33中示出的橫截面圖發展來的，圖37中示出的橫截面圖是從圖34中示出的橫截面圖發展來的，以及圖38中示出的橫截面圖是從圖35中示出的橫截面圖發展來的。應當指出，由於電極層是在相鄰的第一介電層之間被形成的，所以在形成多個電極層之後，半導體結構的平面圖仍然與圖29中示出的平面圖一樣。即，圖29也提供了在於相鄰的第一介電層之間的空白空間中形成多個電極層之後的半導體結構的示意性平面圖。
參考圖29和圖36-圖38，可以在相鄰的第一介電層521之間的空白空間中形成多個電極層531。因此，可以用多個電極層531替換形成在陣列區503中的多個第二介電層522(參考圖30)，以及可以用多個電極層531替換第二介電層522的部分(參考圖31-32)。在一個實施例中，多個電極層531可以由鎢製成。
在一個實施例中，對於使壁結構區506與彼此接觸的兩個塊儲存區502(例如，第二塊儲存區5022和第三塊儲存區5023)，可以透過穿過堆疊結構形成的閘極線縫隙508，將形成在一個塊儲存區502(例如，第二塊儲存區5022)中的電極層531的一部分與形成在另一個塊儲存區502(例如，第三塊儲存區5023)中的電極層531的另一個部分隔離。對於多個指儲存區504與彼此接觸的相鄰塊儲存區502(例如，第一塊儲存區5021和第二塊儲存區5022，或者第三塊儲存區5023和第四塊儲存區5024)，在中間區501的每一側處形成第一隔離結構516，閘極線縫隙508被形成在陣列區503中，並且被連接到第一隔離結構516，並且跨兩個塊儲存區502的中間區501中的第二介電層522的剩餘的中心部分，可以將形成在一個塊儲存區502(例如，第一塊儲存區5021或者第三塊儲存區5023)中的電極層531的一部分與形成在另一個塊儲存區502(例如，第二塊儲存區5022或者第四塊儲存區5024)中的電極層531的另一個部分電性隔離。
進一步地，在形成多個電極層531之後，可以在中間區501中形成多個字元線接觸512以便電性連接形成在與壁結構區506相鄰的指儲存區504中的台階。另外，可以在陣列區中形成多個通道結構(未示出)。
根據所公開的方法，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼 此隔開。第一束結構可以為壁結構提供機械支撐，因此防止在形成穿過壁結構的閘極線縫隙時壁結構崩潰。此外，對於使指儲存區被配置在它們的壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙在中間區中被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨兩個塊儲存區的中間區中，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第二束結構中，在從陣列區移除第二介電層之後，將第二介電層的部分保留在相鄰的第一介電層之間。因此，位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，以及還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
本發明內容還提供另一種用於形成記憶體儲存元件的方法。圖40說明了透過根據本發明內容的各種實施例的一種示例性方法製造的半導體結構的示意性俯視圖。與透過上面的實施例中描述的方法形成的半導體結構相比，用於形成圖40中示出的半導體結構的方法，可以不包括沿Y方向在中間區501的每一側處形成的第一隔離結構。作為代替，在形成多個閘極線縫隙508時，形成的閘極線縫隙508(也被稱為第一分隔結構)可以位於陣列區503中。在進一步用多個電極層替換多個第二介電層之後，由於不可避免地在靠近各個第一分隔結構的末端的區域中的兩個塊儲存區之間的邊界處形成多個電極層，所以所述方法可以進一步包括：沿X方向延伸各個第一分隔結構以完全移除形成在兩個塊儲存區之間的邊界處的多個電極層。因此，可以達到兩個相鄰的塊儲存區之間的電性隔離。在一個實施例中，可以透過乾式蝕刻過程將第一分隔結構(例如，形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508)向中間區501延伸，以使得可以從兩個塊儲存區502之間的邊界完全移除多 個電極層。
本發明內容還提供另一種用於形成半導體結構的方法。圖41說明了透過根據本發明內容的各種實施例的一種示例性方法製造的半導體結構的示意性俯視圖。與透過上面的實施例中描述的方法形成的半導體結構相比，用於形成圖41中示出的半導體結構的方法可以包括：沿Y方向在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的邊界處形成多個分立的第二隔離結構530。這多個第二隔離結構530可以隨第一隔離結構516一起被形成，並且因此可以由與第一隔離結構516相同的材料製成。例如，在於中間區501的每一側處並且於兩個相鄰的塊儲存區502之間形成第一隔離結構516時，可以同時在兩個相鄰的塊儲存區502之間的邊界處的中間區501中形成多個分立的第二隔離結構530。進一步地，在移除多個第二介電層之後，第二介電層522的部分可以保留在階梯區501中。在X方向上，第二介電層的剩餘部分可以連接相鄰的第二隔離結構530，以及還將各個第一隔離結構516連接到第二隔離結構530。因此，閘極線縫隙508(例如，第一分隔結構)、多個第一隔離結構516、多個第二隔離結構530和第二介電層的剩餘部分可以一起為兩個相鄰的塊儲存區502提供電性隔離。
本發明內容還提供一種記憶體儲存元件。圖12和圖20-23說明了與本發明內容的各種實施例一致的一種示例性記憶體儲存元件的示意圖。具體地說，圖12說明了示例性記憶體儲存元件的示意性平面圖，圖20說明了沿D-D’線的記憶體儲存元件的示意性橫截面圖，圖21說明了沿C-C’線的記憶體儲存元件的示意性橫截面圖，以及圖22-23說明了沿B-B’線的記憶體儲存元件的橫截面圖的兩個示意性的示例。
參考圖12和20-23，使用X、Y和Z來說明記憶體儲存元件中的元件的空間關係。記憶體儲存元件可以包括基底550和形成在基底550上的堆疊結構。在相對於基底550的第一橫向方向(X方向)上，記憶體儲存元件可以包括兩個陣列區503和佈置在兩個陣列區503之間的中間區501。在相對於基底550的第二橫向方向(Y方向)上，可以將記憶體儲存元件劃分成多個塊儲存區502。進一步地，在Y方向上，各個塊儲存區502可以包括多個指儲存區504以及壁結構區506。
進一步地，多個塊儲存區502中的相鄰塊儲存區502可以使兩個塊儲存區502的壁結構區506與彼此接觸，或者使兩個塊儲存區502的多個指儲存區504與彼此接觸。例如，沿Y方向，多個塊儲存區502可以包括沿Y方向相繼地佈置的塊儲存區5021、塊儲存區5022、塊儲存區5023和塊儲存區5024。可以利用與塊儲存區5022的多個指儲存區504相鄰的塊儲存區5021的多個指儲存區504將塊儲存區5021和塊儲存區5022連接到彼此，可以利用與塊儲存區5023的壁結構區506相鄰的塊儲存區5022的壁結構區506將塊儲存區5022和塊儲存區5023連接到彼此，以及，可以利用與塊儲存區5024的多個指儲存區504相鄰的塊儲存區5023的多個指儲存區504將塊儲存區5023和塊儲存區5024連接到彼此。應當指出，為了進行說明，在圖12中示出了四個塊儲存區502(塊儲存區5021、塊儲存區5022、塊儲存區5023和塊儲存區5024)，而在實際應用中，半導體結構可以至少包括兩個多個指儲存區與彼此接觸的塊儲存區。還應當指出，在圖12中僅示出了各個陣列區503的與中間區501相鄰的部分。
堆疊結構可以包括多個第一介電層521和多個電極層531。可以將多個第一介電層521和多個電極層531交替地堆疊在基底550上。在一個實施例中， 基底550可以由矽、鍺、矽鍺或者任何其它合適的半導體材料製成。在其它實施例中，基底可以由SOI、GOI或者任何其它合適的半導體複合材料製成。在一個實施例中，多個第一介電層521可以由氧化物(例如，二氧化矽)製成，並且多個電極層531可以由導電材料(例如，鎢)製成。
在中間區501中，堆疊結構可以包括由使壁結構區506與彼此接觸的相鄰塊儲存區502的壁結構區506形成的壁結構(未標記)。
進一步地，記憶體儲存元件可以包括在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的中間區501的每一側處穿過堆疊結構形成的第一隔離結構516。
在一個實施例中，第一隔離結構516可以具有矩形形狀，並且可以由絕緣材料(例如，二氧化矽)製成。第一隔離結構516在X方向上的尺寸可以大於第一隔離結構516在Y方向上的尺寸。例如，第一隔離結構516在Y方向上的尺寸可以處在大約10nm到40nm的範圍中。此外，第一隔離結構516在X方向上的尺寸可以大於指儲存區504在Y方向上的尺寸的一半。在其它實施例中，第一隔離結構可以具有任何其它合適的形狀。
在一個實施例中，形成在陣列區503中的第一隔離結構516的部分可以大於形成在中間區501中的第一隔離結構516的部分。例如，整個第一隔離結構516可以被形成在陣列區503中而具有與陣列區503同中間區501之間的邊界重疊的邊緣，或者形成在陣列區503中的第一隔離結構516的部分可以比形成在中間區501中的第一隔離結構516的部分大兩倍。在其它實施例中，形成在陣列區 中的第一隔離結構的部分可以等於或者小於形成在壁結構區中的第一隔離結構的部分。
進一步地，在中間區501中，堆疊結構可以還包括形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502的多個指儲存區504中的階梯結構(未標記)。沿X方向，階梯結構可以包括多個子階梯結構520，並且可以透過沿Y方向延伸的第一束結構518將相鄰的子階梯結構520與彼此隔開。沿Y方向，可以將第一束結構518連接到各個塊儲存區502的壁結構區506。在一個實施例中，在X方向上，各個第一束結構518的寬度可以是L0，並且在各個塊儲存區502內，子階梯結構520可以包括沿Y方向延伸的多行子台階(未示出)。各個子台階可以包括多對第一介電層521和電極層531。
此外，各個第一束結構518的至少一部分可以包括由與多個第二介電層522交替的多個第一介電層521形成的堆疊結構。即，在各個第一束結構518中，第二介電層522和電極層531可以被連接到彼此，並且位於同一對第一介電層521之間。多個第二介電層522可以由氮化物(例如，氮化矽)製成。在一個實施例中，參考圖22，沿Y方向，各個第二介電層522可以繼續跨越多個指儲存區504與彼此接觸的兩個塊儲存區502地延伸。在其它實施例中，參考圖23，沿Y方向，各個第二介電層522可以包括多個分立的子部分，並且多個第二介電層522連同多個第一介電層521可以形成多個垂直的支柱，這多個垂直的支柱可以進一步為記憶體儲存元件提供機械支撐。
進一步地，在中間區501中，記憶體儲存元件可以包括位於跨越多個指儲存區504與彼此接觸的相鄰塊儲存區502處的第二束結構519。第二束結構 519可以將位於中間區501的一側處的第一隔離結構516連接到位於中間區501的另一側處的另一個第一隔離結構516。此外，在第二束結構519中，記憶體儲存元件也可以包括與多個第一介電層521交替的多個第二介電層522。應當指出，多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的邊界可以位於階梯結構中，多個第二介電層522的頂層可以低於位於壁結構中的多個電極層531的頂層。可以將多個第二介電層522連接到形成在中間區501的每一側處的第一隔離結構516。
記憶體儲存元件可以進一步包括垂直地穿過堆疊結構地被形成並且沿X方向延伸的多個閘極線縫隙508。多個閘極線縫隙508可以包括形成在壁結構區506與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508。形成在壁結構區506與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508可以延伸穿過兩個陣列區503以及中間區501以便將兩個相鄰的塊儲存區502電分隔開。
多個閘極線縫隙508可以還包括形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508。各個形成在多個指儲存區504與彼此接觸的相鄰塊儲存區502之間的閘極線縫隙508可以被限制在陣列區503中，並且可以被連接到位於中間區501的同一側處的相對應的第一隔離結構。在一個實施例中，形成在中間區501的每一側處的第一隔離結構516、形成在陣列區503中並且被連接到第一隔離結構516的閘極線縫隙508以及跨兩個塊儲存區502的中間區501中的多個第一介電層521和多個第二介電層522可以對多個指儲存區504與彼此接觸的相鄰塊儲存區502進行電性隔離。
在各個塊儲存區502內，多個閘極線縫隙508可以還包括形成在相鄰 的指儲存區504之間以及還有形成在壁結構區506與相鄰的指儲存區504之間的閘極線縫隙508。應當指出，在各個塊儲存區502內，形成在中間區501中的閘極線縫隙508可以不是準確地位於相鄰的指儲存區504之間或者壁結構區506與相鄰的指儲存區504之間的邊界處的；另外，所形成的閘極線縫隙508可以不在X方向上延伸到第一束結構518中。還應當指出，在各個塊儲存區502內，形成在陣列區503中的各個閘極線縫隙508可以沿X方向穿過整個陣列區503地延伸。
進一步地，參考圖12，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502(例如，第三塊儲存區5023和第四塊儲存區5024)之間的邊界處的點E到最接近的閘極線縫隙508的距離可以是L1，而從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的距離可以是L3。在一個實施例中，L1可以總是大於L3。即，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點到最接近的閘極線縫隙508的最短距離可以大於從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的最長距離。類似地，從位於中間區501中並且位於多個指儲存區504、且位於彼此接觸的兩個塊儲存區502之間的邊界處的點到最接近的閘極線縫隙508的最短距離可以大於從位於陣列區503中的點到最接近的閘極線縫隙508的最長距離。
進一步地，參考圖12，從第一束結構518中的點F到最接近的閘極線縫隙508的距離可以是L2。在一個實施例中，L2的最大值可以大於L3的最大值。即，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離可以比從將被形成的字元線接觸512的位置到最接近的閘極線縫隙508的最長距離長。因此，透過恰當地選擇蝕刻時間，在移除縱向上位於預期的字元線接觸512 之下的第二介電層522的部分之後，保留第一束結構518中的第二介電層522的至少一部分。類似地，為了確保在移除陣列區503中的第二介電層522的部分之後保留第一束結構518中的第二介電層522的至少一部分，從位於第一束結構518中的點到最接近的閘極線縫隙508的最長距離可以比從位於陣列區503中的點到最接近的閘極線縫隙508的最長距離長。
在一個實施例中，參考圖12，在X方向上，形成在相鄰的指儲存區504之間、或者位於壁結構區506與指儲存區504之間的各個子階梯結構520中的閘極線縫隙508可以等於或者短於子階梯結構520的尺寸。因此，在X方向上，閘極線縫隙508之間的距離L0’可以等於或者大於子階梯結構520之間的距離L0。即，形成在子階梯結構520中的各個閘極線縫隙508的長度可以等於或者小於子階梯結構520在X方向上的寬度。
進一步地，記憶體儲存元件可以包括形成在中間區501中的用於電性連接多行子台階的多個字元線接觸512。例如，可以在各個指儲存區504中形成字元線接觸512以便電性連接形成在指儲存區504中的子台階。
根據所公開的記憶體儲存元件，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼此隔開。第一束結構可以為壁結構提供機械支撐，因此在形成穿過壁結構的閘極線縫隙時防止壁結構崩潰。此外，對於使指儲存區被配置在其壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙在中間區中被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨兩個塊儲存區的中間區中，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第 二束結構中，在從陣列區移除第二介電層之後，第二介電層的部分被保留在相鄰的第一介電層之間。因此，位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，以及還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
本發明內容還提供另一種記憶體儲存元件。圖29和圖36-38說明了與本發明內容的各種實施例一致的一種示例性記憶體儲存元件的示意圖。具體地說，圖29說明了示例性記憶體儲存元件的示意性平面圖，圖36說明了沿D-D’線的記憶體儲存元件的示意性橫截面圖，圖37說明了沿C-C’線的記憶體儲存元件的示意性橫截面圖，以及圖38說明了沿B-B’線的記憶體儲存元件的示意性橫截面圖。
參考29和圖36-39，記憶體儲存元件與在上面提供的實施例中描述的記憶體儲存元件大致上相同。以下描述內容將聚焦於這些記憶體儲存元件之間的差異，並且不會再次在本文中描述類似的元件。對於類似的元件的細節，可以參考上面提供的實施例中的相對應的描述。
參考圖29，在記憶體儲存元件的各個塊儲存區502內，子階梯結構520可以包括沿Y方向延伸的單行子台階(未示出)。可以在與壁結構區506相鄰的指儲存區504中形成這單行子台階。各個子台階可以包括多對第一介電層521和電極層531。相應地，可以在與壁結構區506相鄰的指儲存區504中形成字元線接觸512。此外，在各個塊儲存區502的中間區501內，可以僅在壁結構區506與相鄰的指儲存區504之間形成閘極線縫隙508。參考圖37-38，在不在中間區501中的 相鄰的指儲存區504之間形成閘極線縫隙508的情況下，位於跨越多個指儲存區與彼此接觸的相鄰塊儲存區502的中間區501中的多個第二介電層522可以在Y方向上較寬，並且位於第一束結構518中的多個第二介電層522也可以是連續的，並且因此可以具有Y方向上的較大尺寸。
根據記憶體儲存元件的製造方法，多個第二介電層522可以初始佔據相鄰的第一介電層521之間的空間。進一步地，可以移除第二介電層522的部分，以及然後可以形成多個電極層531以填充透過移除第二介電層522產生的空間。此外，由於用於移除第二介電層522的部分的蝕刻過程可以是等向性濕式蝕刻過程，並且可以從多個閘極線縫隙508開始蝕刻。因此，透過設計多個閘極線縫隙508的圖案和恰當地選擇蝕刻時間，蝕刻過程之後保留的第二介電層522的部分可以是可控的。在一個實施例中，由於各個塊儲存區502中的子階梯結構520可以僅包括形成在與壁結構區506相鄰的指儲存區504中的單行子台階，所以可能不需要移除初始形成在不與壁結構區506接觸的指儲存區504的中間區501中的第二介電層522的部分。因此，在中間區501中，可能不需要在相鄰的指儲存區504之間形成閘極線縫隙508。因此，位於跨越多個指儲存區與彼此接觸的相鄰塊儲存區502的中間區501中的多個第二介電層可以在Y方向上較寬，並且，位於第一束結構518中的多個第二介電層522在Y方向上可以不是斷開的。
在本發明的其中一些實施例中，提供一種記憶體儲存元件，包括一基底，一堆疊結構，其包括交替地佈置在所述基底上的多個第一介電層和多個電極層，其中在相對於所述基底的一第一橫向方向上，所述記憶體儲存元件包括一陣列區和佈置在所述陣列區之間的一中間區，以及在相對於所述基底的一第二橫向方向上，所述堆疊結構包括各自包括一壁結構區的一第一塊儲存區和 一第二塊儲存區，其中，在所述中間區中，所述第一塊儲存區和所述第二塊儲存區的所述壁結構區，被一階梯結構隔開，一束結構，其位於所述中間區中，其中所述束結構包含至少多個分立的第一束結構，其中各第一束結構包括各自沿所述第二橫向方向延伸，並且連接所述第一塊儲存區和所述第二塊儲存區的所述壁結構區，以及多個第二介電層，其位於所述束結構中，其中，在所述多個分立的第一束結構中，所述多個第二介電層是與所述多個第一介電層交替的。
在本發明的其中一些實施例中，所述束結構還包括一第二束結構，所述第二束結構被安排為跨越所述第一塊儲存區和所述第二塊儲存區，以及在所述第一橫向方向上延伸穿過所述中間區，其中在所述第二束結構中，所述多個第二介電層是與所述多個第一介電層交替的。
在本發明的其中一些實施例中，還包括：至少一第一隔離結構，其沿著所述第一橫向方向，在所述中間區的每一側上垂直地穿過所述堆疊結構，並且沿所述第二橫向方向，在所述第一塊儲存區與所述第二塊儲存區之間形成，其中所述第一隔離結構是由二氧化矽製成的。
在本發明的其中一些實施例中，沿所述第一橫向方向，所述階梯結構包括多個子階梯結構，其中相鄰的子階梯結構被所述多個分立的第一束結構中的其中一個第一束結構隔開。
在本發明的其中一些實施例中，還包括：一第一分隔結構，其垂直地穿過所述堆疊結構形成，並且沿所述第一橫向方向，位於各個陣列區中的所述第一塊儲存區與所述第二塊儲存區之間，其中，所述第一塊儲存區包括與所 述第二塊儲存區相對的一第一邊緣，並且所述第二塊儲存區包括與所述第一塊儲存區相對的一第二邊緣，並且一第二分隔結構，形成在所述第一邊緣和所述第二邊緣中的各者上，並且延伸穿過所述陣列區和所述階梯區。
在本發明的其中一些實施例中，所述第一塊儲存區和所述第二塊儲存區中的每一者還包括：沿所述第一橫向方向延伸的多個指儲存區，其中：在所述第二橫向方向上，所述第一塊儲存區的所述多個指儲存區、和所述第二塊儲存區的所述多個指儲存區交替排列，以及所述記憶體元件還包括：形成在各所述第一塊儲存區和各所述第二塊儲存區中，並且位於所述壁結構區與相鄰的指儲存區之間的多個第三分隔結構，其中：在所述第一塊儲存區或者所述第二塊儲存區的各個陣列區中，所述第三分隔結構延伸穿過所述陣列區，以及在所述第一塊儲存區或者所述第二塊儲存區的所述中間區中，所述第三分隔結構被安排在靠近所述壁結構區的各個所述子階梯結構的邊緣處，其中，所述第三分隔結構的一長度短於或者等於所述子階梯結構的一寬度。
在本發明的其中一些實施例中，在所述第一塊儲存區或者所述第二塊儲存區內，各個子階梯結構包括形成在與所述壁結構區相鄰的所述指儲存區中的多個台階，以及所述記憶體儲存元件還包括：形成在與所述壁結構區相鄰的所述指儲存區中，且用於電性連接所述多個台階的多個字元線接觸。
在本發明的其中一些實施例中，還包括：形成在各所述第一塊儲存區和各所述第二塊儲存區中，並且位於相鄰的指儲存區之間的多個第四分隔結構，其中：在所述第一塊儲存區或者所述第二塊儲存區的的各個所述陣列區中，所述第四分隔結構延伸穿過所述陣列區，以及在所述第一塊儲存區或者所述第 二塊儲存區的所述中間區中，並且在相鄰的所述指儲存區之間，所述第四分隔結構被安排在各個所述子階梯結構中，其中，所述第四分隔結構的一長度短於或者等於所述子階梯結構的一寬度。
在本發明的其中一些實施例中，在所述第一塊儲存區或者所述第二塊儲存區內，各個所述子階梯結構包括形成在所述多個指儲存區中的各個指儲存區中的多個台階，以及所述記憶體儲存元件還包括：形成在所述多個指儲存區中的各個指儲存區中，且用於電性連接所述多個台階的多個字元線接觸。
在本發明的其中一些實施例中，沿所述第二橫向方向，所述第一束結構中的所述多個第二介電層中的各個第二介電層，包括多個分立的子部分。
在本發明的其中一些實施例中，所述第一隔離結構在所述第一橫向方向上的一尺寸，大於所述多個指儲存區中的各個指儲存區在所述第二橫向方向上的一尺寸的一半，以及所述第一隔離結構在所述第二橫向方向上的所述尺寸，在10奈米到40奈米的範圍內。
在本發明的其中一些實施例中，還包括：沿所述第一橫向方向，形成在所述第一塊儲存區與所述第二塊儲存區之間的多個第二隔離結構，其中所述多個第二介電層連接相鄰的所述第二隔離結構，並且將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，提供一種用於形成記憶體儲存元件的方法，包括形成一堆疊結構，所述堆疊結構包括交替地佈置在一基底上的多 個第一介電層和多個第二介電層，其中：在相對於所述基底的一第一橫向方向上，所述堆疊結構是在一陣列區和佈置在所述陣列區之間的一中間區內形成的，沿相對於所述基底的一第二橫向方向，在所述中間區中形成一階梯結構和多個分立的第一束結構，形成垂直地穿過所述堆疊結構並且進入所述基底，並且沿所述第一橫向方向延伸的多個閘極線縫隙(GLS)，其中在所述第二橫向方向上，所述多個閘極線縫隙至少限定一第一塊儲存區和一第二塊儲存區，以及所述多個閘極線縫隙包括形成在所述第一塊儲存區與所述第二塊儲存區之間的一邊界處的各個陣列區中的一個閘極線縫隙，以及從所述陣列區並且部分地從所述中間區移除所述多個第二介電層，其中在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述多個第二介電層的一部分保留在所述多個分立的第一束結構中。
在本發明的其中一些實施例中，還包括：形成跨越所述第一塊儲存區和所述第二塊儲存區，並且在所述第一橫向方向上延伸穿過所述中間區的一第二束結構，其中在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述多個第二介電層的一部分保留在所述第二束結構中，以及在所述第一塊儲存區與所述第二塊儲存區之間，形成垂直地穿過所述堆疊結構的一第一隔離結構，其中所述第一隔離結構位於各個陣列區與所述中間區之間的一邊界處，以及所述第一隔離結構是與形成在各個陣列區中且所述中間區相鄰的一側處的所述閘極線縫隙連接在一起的，以及所述第二束結構中的所述多個第二介電層的所述剩餘部分，連接所述中間區的每一側處的所述第一隔離結構。
在本發明的其中一些實施例中，沿所述第一橫向方向，所述階梯結構包括多個子階梯結構，其中相鄰的子階梯結構被所述多個分立的第一束結構 中的一個第一束結構隔開。
在本發明的其中一些實施例中，所述第一塊儲存區和所述第二塊儲存區中的每項包括：沿所述第一橫向方向延伸的一壁結構區和多個指儲存區，其中所述第一塊儲存區的所述多個指儲存區，和所述第二塊儲存區的所述多個指儲存區與彼此相鄰，所述階梯結構位於所述第一塊儲存區與所述第二塊儲存區的所述壁結構區之間的所述中間區中，在所述第二橫向方向上，各個第一束結構延伸穿過所述第一塊儲存區的所述多個指儲存區、和所述第二塊儲存區的所述多個指儲存區，並且連接到所述第一塊儲存區和所述第二塊儲存區的所述壁結構區。
在本發明的其中一些實施例中，還包括：在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層，其中所述第一隔離結構是由絕緣材料所製成的。
在本發明的其中一些實施例中，在形成垂直地穿過所述堆疊結構，並且位於各個陣列區與所述中間區之間的所述邊界處的所述第一隔離結構時，還包括：在所述中間區中形成多個第二隔離結構，其中在所述第二橫向方向上，所述多個第二隔離結構中的各個第二隔離結構是與所述第一隔離結構對齊的，所述第一隔離結構和所述多個第二隔離結構是由絕緣材料所製成的，以及在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述第二束結構中的所述多個第二介電層的所述剩餘部分連接相鄰的所述第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
在本發明的其中一些實施例中，所述第一塊儲存區包括與所述第二塊儲存區相對的一第一邊緣，以及所述第二塊儲存區包括與所述第一塊儲存區相對的一第二邊緣，所述多個閘極線縫隙還包括：形成在所述第一邊緣上、並且延伸穿過所述陣列區和所述中間區的一個閘極線縫隙，以及形成在所述第二邊緣上、並且延伸穿過所述陣列區和所述中間區的另一個閘極線縫隙，以及在各所述第一塊儲存區和各所述第二塊儲存區中，沿所述第一橫向方向延伸的所述多個閘極線縫隙還包括：位於各個陣列區中，並且位於所述壁結構區與相鄰的指儲存區之間的一個閘極線縫隙，形成在各個陣列區中，並且位於相鄰的指儲存區之間的另一個閘極線縫隙，其中，沿所述第一橫向方向，形成在所述陣列區中並且位於相鄰的指儲存區之間的各個閘極線縫隙延伸穿過所述陣列區，以及位於所述中間區中，並且位於靠近所述壁結構區的各個子階梯結構的邊緣處的再另一個閘極線縫隙，其中，位於所述中間區中並且位於靠近所述壁結構區的各個子階梯結構的所述邊緣處的所述閘極線縫隙的一長度，短於或者等於所述子階梯結構的一寬度。
在本發明的其中一些實施例中，其中在所述第一塊儲存區或者所述第二塊儲存區內，各個所述子階梯結構包括形成在與所述壁結構區相鄰的所述指儲存區中的多個台階，以及所述記憶體儲存元件還包括：形成在與所述壁結構區相鄰的所述指儲存區中，且用於電性連接所述多個台階的多個字元線接觸，以及在各所述第一塊儲存區和各所述第二塊儲存區中，沿所述第一橫向方向延伸的所述多個閘極線縫隙還包括形成在各個所述中間區中，並且位於相鄰的指儲存區之間的閘極線縫隙，其中沿所述第一橫向方向，形成在所述中間區中，並且位於相鄰的指儲存區之間的閘極線縫隙的一長度，短於或者等於所述子階梯結構的所述寬度。
根據以上個段落所述(請一併參考個段落以及圖式所述)，本發明的其中一特徵在於，單側行字元線驅動方案的負載，此包括跨越片儲存區102的整個字元線的電阻。此外，隨著對於更高儲存容量的需求繼續增長，堆疊式儲存結構的垂直層級的數量增多，並且堆疊層的厚度(包括各個字元線薄膜)減小。因此，可能向負載中引入高電阻，因此引起顯著的阻容(RC)延遲。相應地，3D記憶體儲存元件100的性能(例如，讀和寫速度)可能受具有側面階梯結構104的單側字元線驅動方案的影響。
為了減小RC延遲，在一些其它的3D記憶體儲存元件中，將階梯結構安排在片儲存區之間，以實現雙側字元線驅動方案。透過用例如中心階梯結構替換常規的側面階梯結構，各個行解碼器可以從片儲存區的中部開始，在相對的方向上雙側地驅動字元線，以使得負載中的電阻由於將被行解碼器驅動的字元線的長度減少到例如一半，而可以被減小。在一些3D記憶體儲存元件中，階梯結構的一部分引入壁結構，以連接被中心/過渡階梯結構隔開的字元線。另外，在其中階梯結構的各個台階，包括用於扇出的多個字元線的多個分區的多分區階梯結構，其被用於提高階梯結構的利用率和降低製造複雜度。此外，使用多個切削過程來在不同的深度處形成多個階梯，以減少修剪蝕刻過程的數量，因此進一步降低製造複雜度和提高產量。進一步地，在形成階梯之後，形成分區以減少將被蝕刻的堆疊結構中的材料層對(例如，氮化矽和二氧化矽對)的數量，因此降低對覆蓋階梯區之外的區域(例如，壁結構)的硬遮罩的厚度要求。
橫向上在X方向上延伸的片儲存區202的各個字元線(未示出)被相對應的階梯結構204分隔成兩個部分：跨越第一儲存陣列結構206-1的第一字元線 部分、和跨第二儲存陣列結構206-2的第二字元線部分。如在下面詳細描述的，由位於階梯結構204的各個台階處的階梯結構204中的壁結構(未示出)電性連接各個字元線的兩個部分。在各階梯結構204的正上方、下方或者近處形成行解碼器(未示出)以減小互連長度。因此，不用圖1中示出的3D記憶體儲存元件100的行解碼器，3D記憶體儲存元件200的各個行解碼器雙側地(在正和負X方向這兩個方向上)驅動第一儲存陣列結構206-1和第二儲存陣列結構206-2中的儲存單元。即，透過用例如儲存陣列結構206-1/206-2的中間中的階梯結構204，替換習知的側面階梯結構(例如，圖1中示出的階梯結構104)，各個行解碼器從片儲存區202的中間開始，在相對的方向上雙側地驅動字元線，以使得負載中的電阻由於將被行解碼器驅動的各個字元線的部分的長度減小到例如一半(在將階梯結構204安排在儲存陣列結構206-1/206-2的中央部時)而可以被減小。即，3D記憶體儲存元件200的行解碼器僅需要驅動各個字元線的或者第一字元線部分或者第二字元線一部分。
參考圖5，隨著堆疊結構401中的材料層對的數量增加，曝露底部材料層對的階梯相對於壁結構404的頂部具有較大深度。即，壁結構的高寬比(在Z方向上的高度對在Y方向上的寬度)較大。另外，堆疊結構401中的材料層對的數量的增加，還導致壁結構404沿X方向的長度的增大。進一步地，參考圖3-圖4，在製造3D記憶體儲存元件的過程中，可以在形成階梯之後，製造多個閘極線縫隙。例如，參考圖3，需要在X方向上一路穿過整個壁結構，以形成閘極線縫隙並分隔相鄰的階梯區。利用壁結構的較大高寬比和較大長度，在形成穿過壁結構的整個長度的閘極線縫隙時，壁結構可能容易地崩潰。因此，3D記憶體儲存元件的性能可能有待改進。
本發明內容提供一種用於形成記憶體儲存元件的方法。根據所公開的方法，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼此隔開。第一束結構可以為壁結構提供機械支撐，因此在形成穿過壁結構的閘極線縫隙時，防止壁結構崩潰。此外，對於指儲存區被配置在壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙，在中間區處被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨越兩個塊儲存區的中間區內，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第二束結構中，在從陣列區移除第二介電層之後，第二介電層的一部分，被保留在相鄰的第一介電層之間。因此，位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分被保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
沿Y方向延伸的第一束結構518，可以防止壁結構在從中間區501的一側到中間區501的另一側的路徑上的寬度變窄(大約兩個壁結構區506的總寬度)。因此，在製造沿X方向穿過壁結構的閘極線縫隙時，壁結構可以不容易崩潰。
對於多個指儲存區504與彼此接觸的每對塊儲存區502，形成在中間區501的每一側處的第一隔離結構516，可以用於為兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分提供保護，以使得在於隨後的製程中用金屬電極層替換第二介電層522時，可以不移除兩個塊儲存區502之間的階梯結構中的第二介電層522的中心部分。兩個塊儲存區502之間的階梯結構中的第二介電 層522(其可以由氮化物製成)的剩餘的中心部分以及第一介電層521(其可以由氧化物製成)可以不僅為隨後的製造過程提供機械支撐，還可以為形成在記憶體儲存元件中的兩個塊儲存區502提供電性隔離。
根據所公開的方法，所形成的階梯結構包括多個子階梯結構，並且沿壁結構的長度方向，相鄰的子階梯結構透過與壁結構連接的第一束結構與彼此隔開。第一束結構可以為壁結構提供機械支撐，因此防止在形成穿過壁結構的閘極線縫隙時壁結構崩潰。此外，對於使指儲存區被配置在它們的壁結構區之間的相鄰塊儲存區，形成在兩個塊儲存區之間的閘極線縫隙，在中間區中被分別形成在中間區的兩側處的兩個第一隔離結構截斷。在跨兩個塊儲存區的中間區中，第二束結構連接形成在中間區的每一側處的第一隔離結構。在第二束結構中，在從陣列區移除第二介電層之後，將第二介電層的部分保留在相鄰的第一介電層之間。因此，位於第二束結構中的第二介電層以及第一介電層不僅為隨後的製造過程提供機械支撐，以及還為兩個塊儲存區提供電性隔離。另外，在從陣列區移除第二介電層之後，第二介電層的至少一部分保留在各個第一束結構中，這也為隨後的製造過程提供機械支撐。
以上描述內容僅說明了本發明的特定的示例性實施例，並且不旨在限制本發明的範圍。本領域的技術人員可以作為整體來理解本說明書，並且可以將各種實施例中的技術特徵組合成本領域的技術人員可理解的其它實施例。在不脫離本發明的精神和原理的情況下，任何等價物或者修改落在本發明的適用範圍內。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化 與修飾，皆應屬本發明之涵蓋範圍。
501:中間區
502:塊儲存區
5021:塊儲存區
5022:塊儲存區
5023:塊儲存區
5024:塊儲存區
503:陣列區
504:指儲存區
506:壁結構區
508:閘極線縫隙
512:字元線接觸
516:第一隔離結構
518:第一束結構
520:子階梯結構

Claims (20)

  1. 一種記憶體儲存元件，包括：一基底；一堆疊結構，其包括交替地佈置在所述基底上的多個第一介電層和多個電極層，其中：在相對於所述基底的一第一橫向方向上，所述記憶體儲存元件包括一陣列區和佈置在所述陣列區之間的一中間區，以及在相對於所述基底的一第二橫向方向上，所述堆疊結構包括各自包括一壁結構區的一第一塊儲存區和一第二塊儲存區，其中，在所述中間區中，所述第一塊儲存區和所述第二塊儲存區的所述壁結構區，被一階梯結構隔開；一束結構，其位於所述中間區中，其中所述束結構包含至少多個分立的第一束結構，其中各第一束結構包括各自沿所述第二橫向方向延伸，並且連接所述第一塊儲存區和所述第二塊儲存區的所述壁結構區；以及多個第二介電層，其位於所述束結構中，其中，在所述多個分立的第一束結構中，所述多個第二介電層是與所述多個第一介電層交替的。
  2. 根據請求項1所述的記憶體儲存元件，其中：所述束結構還包括一第二束結構，所述第二束結構被安排為跨越所述第一塊儲存區和所述第二塊儲存區，以及在所述第一橫向方向上延伸穿過所述中間區，其中：在所述第二束結構中，所述多個第二介電層是與所述多個第一介電層交替的。
  3. 根據請求項2所述的記憶體儲存元件，還包括：至少一第一隔離結構，其沿著所述第一橫向方向，在所述中間區的每一側上垂直地穿過所述堆疊結構，並且沿所述第二橫向方向，在所述第一塊儲存區與所述第二塊儲存區之間形成，其中：所述第一隔離結構是由二氧化矽製成的。
  4. 根據請求項3所述的記憶體儲存元件，其中：所述第一隔離結構在所述第一橫向方向上的一尺寸，大於所述多個指儲存區中的各個指儲存區在所述第二橫向方向上的一尺寸的一半；以及所述第一隔離結構在所述第二橫向方向上的所述尺寸，在10奈米到40奈米的範圍內。
  5. 根據請求項3所述的記憶體儲存元件，還包括：沿所述第一橫向方向，形成在所述第一塊儲存區與所述第二塊儲存區之間的多個第二隔離結構，其中：所述多個第二介電層連接相鄰的所述第二隔離結構，並且將各個所述第一隔離結構連接到所述第二隔離結構。
  6. 根據請求項1所述的記憶體儲存元件，其中：沿所述第一橫向方向，所述階梯結構包括多個子階梯結構，其中相鄰的子階梯結構被所述多個分立的第一束結構中的其中一個第一束結構隔開。
  7. 根據請求項6所述的記憶體儲存元件，還包括：一第一分隔結構，其垂直地穿過所述堆疊結構形成，並且沿所述第一橫向 方向，位於各個陣列區中的所述第一塊儲存區與所述第二塊儲存區之間，其中，所述第一塊儲存區包括與所述第二塊儲存區相對的一第一邊緣，並且所述第二塊儲存區包括與所述第一塊儲存區相對的一第二邊緣；以及一第二分隔結構，形成在所述第一邊緣和所述第二邊緣中的各者上，並且延伸穿過所述陣列區和所述階梯區。
  8. 根據請求項7所述的記憶體儲存元件，其中，所述第一塊儲存區和所述第二塊儲存區中的每一者還包括：沿所述第一橫向方向延伸的多個指儲存區，其中：在所述第二橫向方向上，所述第一塊儲存區的所述多個指儲存區、和所述第二塊儲存區的所述多個指儲存區交替排列；以及所述記憶體元件還包括：形成在各所述第一塊儲存區和各所述第二塊儲存區中，並且位於所述壁結構區與相鄰的指儲存區之間的多個第三分隔結構，其中：在所述第一塊儲存區或者所述第二塊儲存區的各個陣列區中，所述第三分隔結構延伸穿過所述陣列區；以及在所述第一塊儲存區或者所述第二塊儲存區的所述中間區中，所述第三分隔結構被安排在靠近所述壁結構區的各個所述子階梯結構的邊緣處，其中，所述第三分隔結構的一長度短於或者等於所述子階梯結構的一寬度。
  9. 根據請求項8所述的記憶體儲存元件，其中：在所述第一塊儲存區或者所述第二塊儲存區內，各個子階梯結構包括形成在與所述壁結構區相鄰的所述指儲存區中的多個台階；以及所述記憶體儲存元件還包括：形成在與所述壁結構區相鄰的所述指儲存區 中，且用於電性連接所述多個台階的多個字元線接觸。
  10. 根據請求項9所述的記憶體儲存元件，還包括：形成在各所述第一塊儲存區和各所述第二塊儲存區中，並且位於相鄰的指儲存區之間的多個第四分隔結構，其中：在所述第一塊儲存區或者所述第二塊儲存區的的各個所述陣列區中，所述第四分隔結構延伸穿過所述陣列區；以及在所述第一塊儲存區或者所述第二塊儲存區的所述中間區中，並且在相鄰的所述指儲存區之間，所述第四分隔結構被安排在各個所述子階梯結構中，其中，所述第四分隔結構的一長度短於或者等於所述子階梯結構的一寬度。
  11. 根據請求項10所述的記憶體儲存元件，其中：在所述第一塊儲存區或者所述第二塊儲存區內，各個所述子階梯結構包括形成在所述多個指儲存區中的各個指儲存區中的多個台階；以及所述記憶體儲存元件還包括：形成在所述多個指儲存區中的各個指儲存區中，且用於電性連接所述多個台階的多個字元線接觸。
  12. 根據請求項8所述的記憶體儲存元件，其中：沿所述第二橫向方向，所述第一束結構中的所述多個第二介電層中的各個第二介電層，包括多個分立的子部分。
  13. 一種用於形成記憶體儲存元件的方法，包括：形成一堆疊結構，所述堆疊結構包括交替地佈置在一基底上的多個第一介 電層和多個第二介電層，其中：在相對於所述基底的一第一橫向方向上，所述堆疊結構是在一陣列區和佈置在所述陣列區之間的一中間區內形成的；沿相對於所述基底的一第二橫向方向，在所述中間區中形成一階梯結構和多個分立的第一束結構；形成垂直地穿過所述堆疊結構並且進入所述基底，並且沿所述第一橫向方向延伸的多個閘極線縫隙(GLS)，其中：在所述第二橫向方向上，所述多個閘極線縫隙至少限定一第一塊儲存區和一第二塊儲存區；以及所述多個閘極線縫隙包括形成在所述第一塊儲存區與所述第二塊儲存區之間的一邊界處的各個陣列區中的一個閘極線縫隙；以及從所述陣列區並且部分地從所述中間區移除所述多個第二介電層，其中：在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述多個第二介電層的一部分保留在所述多個分立的第一束結構中。
  14. 根據請求項13所述的方法，還包括：形成跨越所述第一塊儲存區和所述第二塊儲存區，並且在所述第一橫向方向上延伸穿過所述中間區的一第二束結構，其中：在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述多個第二介電層的一部分保留在所述第二束結構中；以及在所述第一塊儲存區與所述第二塊儲存區之間，形成垂直地穿過所述堆疊結構的一第一隔離結構，其中：所述第一隔離結構位於各個陣列區與所述中間區之間的一邊界處；以及 所述第一隔離結構是與形成在各個陣列區中且所述中間區相鄰的一側處的所述閘極線縫隙連接在一起的，以及所述第二束結構中的所述多個第二介電層的所述剩餘部分，連接所述中間區的每一側處的所述第一隔離結構。
  15. 根據請求項14所述的方法，在形成垂直地穿過所述堆疊結構，並且位於各個陣列區與所述中間區之間的所述邊界處的所述第一隔離結構時，還包括：在所述中間區中形成多個第二隔離結構，其中：在所述第二橫向方向上，所述多個第二隔離結構中的各個第二隔離結構是與所述第一隔離結構對齊的；所述第一隔離結構和所述多個第二隔離結構是由絕緣材料所製成的；以及在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，所述第二束結構中的所述多個第二介電層的所述剩餘部分連接相鄰的所述第二隔離結構，並且還將各個所述第一隔離結構連接到所述第二隔離結構。
  16. 根據請求項13所述的方法，其中：沿所述第一橫向方向，所述階梯結構包括多個子階梯結構，其中相鄰的子階梯結構被所述多個分立的第一束結構中的一個第一束結構隔開。
  17. 根據請求項13所述的方法，其中，所述第一塊儲存區和所述第二塊儲存區中的每項包括： 沿所述第一橫向方向延伸的一壁結構區和多個指儲存區，其中：所述第一塊儲存區的所述多個指儲存區，和所述第二塊儲存區的所述多個指儲存區與彼此相鄰，所述階梯結構位於所述第一塊儲存區與所述第二塊儲存區的所述壁結構區之間的所述中間區中，在所述第二橫向方向上，各個第一束結構延伸穿過所述第一塊儲存區的所述多個指儲存區、和所述第二塊儲存區的所述多個指儲存區，並且連接到所述第一塊儲存區和所述第二塊儲存區的所述壁結構區。
  18. 根據請求項17所述的方法，其中：所述第一塊儲存區包括與所述第二塊儲存區相對的一第一邊緣，以及所述第二塊儲存區包括與所述第一塊儲存區相對的一第二邊緣；所述多個閘極線縫隙還包括：形成在所述第一邊緣上、並且延伸穿過所述陣列區和所述中間區的一個閘極線縫隙，以及形成在所述第二邊緣上、並且延伸穿過所述陣列區和所述中間區的另一個閘極線縫隙；以及在各所述第一塊儲存區和各所述第二塊儲存區中，沿所述第一橫向方向延伸的所述多個閘極線縫隙還包括：位於各個陣列區中，並且位於所述壁結構區與相鄰的指儲存區之間的一個閘極線縫隙；形成在各個陣列區中，並且位於相鄰的指儲存區之間的另一個閘極線縫隙，其中，沿所述第一橫向方向，形成在所述陣列區中並且位於相鄰的指儲存區之間的各個閘極線縫隙延伸穿過所述陣列區；以及位於所述中間區中，並且位於靠近所述壁結構區的各個子階梯結構的邊緣處的再另一個閘極線縫隙，其中，位於所述中間區中並且位於靠近所 述壁結構區的各個子階梯結構的所述邊緣處的所述閘極線縫隙的一長度，短於或者等於所述子階梯結構的一寬度。
  19. 根據請求項18所述的方法，其中：在所述第一塊儲存區或者所述第二塊儲存區內，各個所述子階梯結構包括形成在與所述壁結構區相鄰的所述指儲存區中的多個台階；以及所述方法還包括：形成在與所述壁結構區相鄰的所述指儲存區中，且用於電性連接所述多個台階的多個字元線接觸；以及在各所述第一塊儲存區和各所述第二塊儲存區中，沿所述第一橫向方向延伸的所述多個閘極線縫隙還包括形成在各個所述中間區中，並且位於相鄰的指儲存區之間的閘極線縫隙，其中：沿所述第一橫向方向，形成在所述中間區中，並且位於相鄰的指儲存區之間的閘極線縫隙的一長度，短於或者等於所述子階梯結構的所述寬度。
  20. 根據請求項13所述的方法，還包括：在從所述陣列區並且部分地從所述中間區移除所述多個第二介電層之後，在相鄰的所述第一介電層之間形成多個電極層，其中：所述第一隔離結構是由絕緣材料所製成的。
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