KR100720235B1 - 반도체소자의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하기 위하여, 반도체기판에 접속되는 스택 구조의 제1캐패시터 및 제2캐패시터가 구비되되, 상기 제1캐패시터와 제2캐패시터가 상하로 이격되어 절연되고, 이웃하는 캐패시터가 서로 다른 층에 구비되는 것을 특징으로 하는 캐패시터를 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 및 그 제조방법{A capacitor of semiconductor device and manufacturing the same}
도 1은 종래 기술에 따른 반도체소자의 레이아웃도.
도 2는 전하저장전극의 높이와 유전막 두께에 따른 축전 전하량의 그래프.
도 3은 본 발명의 제1실시예에 따른 반도체소자의 레이아웃도.
도 4a는 도 3에서의 선 A-A에 따른 단면도.
도 4b는 도 3에서의 선 B-B에 따른 단면도.
도 5는 본 발명의 제02실시예에 따른 반도체소자의 레이아웃도.
도 6a 내지 도 6g는 본 발명에 따른 캐패시터의 제조 공정도.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30, 50 : 반도체기판 12, 22, 32 : 활성영역
14,24 : 워드라인 16, 25, 26, 35, 36, 61, 70 : 캐패시터
18, 27, 28, 37 ,38 : 콘택 21, 51 : 소자분리산화막
23, 52 : 제1층간절연막 23, 55 : 제2층간절연막
29, 63 : 제3층간절연막 53,56,65 : 콘택플러그
54 : 제1식각정지층 57 : 제1절연 스페이서
58,67 : 전하저장전극 59,68 : 유전막
60,69 : 플레이트전극 62 : 제2식각정지층
64 : 콘택홀 66 : 제2절연 스페이서
본 발명은 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 특히 멀티 스택 형(multi stack type)의 캐패시터를 형성하여 셀 캐패시터의 투영 면적을 3F2 ∼ 12 F2 까지 증가시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
기가 ( Giga ) 급 DRAM을 구현하는데 있어서 가장 큰 문제 중의 하나는 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하는 것이다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo ×Er ×A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
저장된 정보를 정확하게 읽어 내기 위해 필요한 정전용량은 DRAM 세대 ( generation ) 에 관계없이 셀 당 25 ∼ 30 fF 이 요구되나, DRAM 의 집적도가 증가함에 따라 캐패시터가 형성될 수 있는 면적이 감소되고 있다.
이러한 문제는 기가 급 DRAM 영역에서는 더욱 심각해지고 있으며 캐패시턴스 증가를 위해 캐패시터의 구조 및 절연막 물질 개발에 대한 연구가 계속 진행되고 있다.
DRAM의 캐패시터 용량을 결정하는 요인들은 크게 캐패시터 면적, 유전 물질의 유전율 및 유효 산화막 두께( equivalent oxide thickness : 이하 EOT라 칭함) 등 이다.
도 1은 종래 반도체소자의 레이아웃도로서, 일반적인 5F2 폴디드 ( folded ) 비트라인 구조 DRAM cell의 예이며, F는 최소 피치 크기 ( minimum pitch size )이다.
먼저, 반도체기판(10)상에 5F 길이이고 폭이 1F인 직사각 형상의 활성영역(12)들이 엇갈리게 배치되어있고, 수직한 방향으로 연장되어진 워드라인(14)들이 폭 및 간격이 1F로 배치되어있으며, 하나의 활성영역(12)의 양측에 3F 길이의 캐패시터(16)들이 형성되어있고, 캐패시터(16)들은 콘택(18)을 통하여 반도체기판(10)과 연결된다.
도 2는 전하저장전극의 높이와 유전막 두께에 따른 축전 전하량의 그래프로서, 도 1의 캐패시터가 단순 스택 구조이고, F가 0.7㎚ 일때 셀당 25 ∼ 30 fF 의 캐패시턴스를 확보하기 위해 필요한 캐패시터의 저장전극 높이 및 절연막의 EOT 를 계산한 것이며, 표면적을 계산할때, 셀의 저장전극 패터닝 공정에서의 에지 라운딩 ( edge rounding ) 효과도 고려하였다.
여기서 25 fF 의 캐패시터를 제작하기 위해서는 저장전극 높이의 면비 ( aspect ratio(AR) of storage node hight ) 가 10 일 때 EOT 가 약 0.5 ㎚, 면비(AR) = 20 일 경우 EOT 는 1 ㎚ 정도가 되어야하므로, 고유전 물질의 사용이 필요하다.
그러나, 대부분의 고유전율 물질은 공정 도입이 까다로운 문제들이 있다.
특히 고유전율을 갖는 박막을 형성하기 위해서 저장전극과 플레이트전극으로 Ru과 같은 금속 전극을 사용하게 되는데 이 경우 써멀버짓 ( thermal budget ) 에 의하여 공정의 특성이 열화되는 문제점이 있다.
또한, 후속 열공정에 의해 고유전율 물질이 열화(degradation)되거나, 높은 면비(AR)에 의한 갭필링 특성 악화등이 문제점되고 있다.
본 발명은 상기한 바와 같이 종래 기술에 따른 문제점들을 해결하기 위한 것으로서 본 발명의 목적은 저장전극의 높이 증가없이 인접 캐패시터를 사로 다른 층에 형성하여 반도체소자의 고집적화에 따라 적은 면적에서 필요한 정전용량을 용이하게 확보할 수 있는 반도체소자의 캐패시터를 제공하는데 있다.
본 발명의 다른 목적은 저장전극의 높이 증가없이 반도체소자의 고집적화에 따른 정전용량을 확보할 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 있 다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터의 특징은,
하나의 활성영역에 제1 및 제2캐패시터로 두 개의 캐패시터가 접속되는 폴디드 비트라인 구조의 반도체소자에 있어서,
상기 제1캐패시터와 제2캐패시터가 서로 절연되어진 상하 두 개의 나누어진 층에 형성됨에 있다.
또한 본 발명에 따른 반도체소자의 캐패시터는, 상기 제1캐패시터와 제2캐패시터의 일측이 서로 중첩되어 있다.
또한 본 발명에 따른 반도체소자의 캐패시터의 다른 특징은,
1F의 폭과 5F 길이의 직사각 형상의 활성영역과,
상기 활성영역과 직교하되 하나의 활성영역에 두 개가 교차하는 1F 폭의 워드라인과,
상기 활성영역 하나에 제1 및 제2 캐패시터 두 개가 접속되는 반도체소자의 캐패시터에 있어서,
5F2의 크기로 구비되는 제1캐패시터와,
상기 제1캐패시터와 일정폭 중첩되어 5F2의 크기로 구비되는 제2캐패시터가 다층 스택 ( multi stack ) 구조로 구비되되;
상기 제1캐패시터와 제2캐패시터가 상하로 이격되어 절연됨에 있다.
또한 상기 제1캐패시터와 제2캐패시터의 다층 스택 구조는 캐패시터의 장축 방향으로 F2 만큼 중첩된 것을 특징으로 한다.
또한 본 발명에 따른 반도체소자의 캐패시터의 또 다른 특징은,
1F의 폭과 5F 길이의 직사각 형상의 활성영역과,
상기 활성영역과 직교하되 하나의 활성영역에 두 개가 교차하는 1F 폭의 워드라인과,
상기 활성영역 하나에 제1 및 제2 캐패시터 두 개가 접속되는 반도체소자의 캐패시터에 있어서,
2F의 폭과 6F의 길이로서 12F2의 크기로 구비되는 제1캐패시터와,
상기 제1캐패시터와 일정폭 중첩되어 2F의 폭과 6F의 길이로서 12F2의 크기로 구비되는 제2캐패시터가 다층 스택 ( multi stack ) 구조로 구비되되;
상기 제1캐패시터와 제2캐패시터가 상하로 이격되어 절연되어 있는 것을 특징으로 한다.
또한 본 발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,
반도체기판 상에 활성영역을 정의하는 소자분리산화막을 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하는 공정과,
상기 활성영역 양측의 전하저장전극 콘택으로 예정되어 있는 부분상의 제1층간절연막을 제거하고, 상기 활성영역과 접속되는 제1 및 제2 콘택플러그를 형성하 는 공정과,
상기 콘택플러그들중 상측 캐패시터와 접속되는 제2콘택플러그와 접속되는 별도의 제3콘택플러그를 형성하는 공정과,
상기 제3콘택플러그의 측벽에 제1절연스페이서를 형성하는 공정과,
상기 제1콘택플러그와 접속되는 전하저장전극과 유전막 및 플레이트전극으로 구성되는 제1캐패시터를 층간절연막상에 형성하되, 상기 제3콘택플러그와 같은 높이로 형성하여 제3콘택플러그의 상측이 노출되도록 형성하는 공정과,
상기 제1캐패시터를 구성하는 상측의 플레이트전극과 접속되는 플레이트전극용의 제4콘택플러그를 형성하는 공정과,
상기 제4 콘택플러그의 측벽에 제2절연스페이서를 형성하되, 제1캐패시터의 상부가 절연되도록하고 제3콘택플러그의 상측이 노출되도록 형성하는 공정과,
상기 제3콘택플러그와 접속되는 전하저장전극과 유전막 및 플레이트전극으로 구성되는 제2캐패시터를 형성하되, 에지 하부가 상기 제1절연스페이서상에 있어 제1캐패시터와 절연되도록 형성하는 것을 특징으로 한다.
또한 상기 제1캐패시터와 제2캐패시터의 사이에 절연을 위한 별도의 절연막이 개재되어있는 것을 특징으로 한다.
한편, 본 발명의 원리는, DRAM의 캐패시턴스를 증가시키기 위하여 다층 스택 셀 캐패시터 ( Multi-Stacked Cell Capacitor ) 를 제공하는 것이다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제1실시예에 따른 반도체소자의 레이아웃도로서, 폴디드 비트라인 구조에서 5F2 면적 캐패시터의 예이다.
먼저, 반도체기판(20)상에 1F의 폭과 5F 길이의 직사각 형상의 활성영역(22)들이 서로 1F의 간격으로 배치되어 있으며, 그에 수직한 방향으로 연장된 다수의 워드라인(24)들이 하나의 활성영역(22)에 두개가 교차되도록 형성되어있고, 하나의 활성영역(22)에는 서로 다른 층으로된 두개의 캐패시터(25,26)가 1F의 폭과 5F의 길이의 직사각 형상으로 구비되고, 이들은 콘택(27,28)을 통하여 활성영역(22)과 접촉된다.
또한 도 4a 및 도 4b 는 도 3에서의 선 A-A 및 선 B-B에 따른 단면을 캐패시터 위주로 도시한 것으로서, 소자분리산화막이나 워드라인등은 생략되었다.
도 4a를 참조하면, 반도체기판(20)상에 활성영역(22)을 정의하는 소자분리신화막(21)이 얕은 트랜치 방법으로 형성되어있고, 제1층간절연막(23)상에 콘택(27)을 통하여 활성영역(22)과 연결된 1 × F2 크기의 제1 캐패시터(25)가 형성되어있으며, 상기 제1 캐패시터(25)와 제1 캐패시터(25) 사이는 제2층간절연막(23-1)이 메우고 있고, 상기 제1캐패시터(25)와 제2층간절연막(23-1)의 상부에는 제3층간절연막(29)이 형성되어있으며, 콘택(28)을 통하여 활성영역(22)과 연결되는 제2캐패시터(26)가 제3층간절연막(29)상에 형성되어있다. 상기 제2캐패시터(26)의 장축 방향이 이웃하는 제1 캐패시터(25)의 장축 방향 끝부분과 1F2 만큼 중첩되어 구비된 것이다.
도 4b를 참조하면, 상기 제1,2캐패시터(25,26)가 이웃하는 캐패시터와 이격 되어 1F의 폭으로 형성된 것을 도시한 것으로서, 상기 캐패시터들이 통상의 다마신 공정과 패턴닝 공정을 통하여 형성될 수 있음을 알 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 레이아웃도로서, 도 3의 실시예 보다 큰 12F2 면적 캐패시터의 예이다.
먼저, 반도체기판(30)상에 1F의 폭과 5F 길이의 직사각 형상의 활성영역(32)들이 서로 1F의 간격으로 배치되어 있으며, 그에 수직한 방향으로 연장된 다수의 워드라인(34)들이 하나의 활성영역(32)에 두개가 교차되도록 형성되어있고, 하나의 활성영역(32)에는 서로 다른 층으로된 제1 및 제2캐패시터(35,36)가 2F의 폭과 6F 길이의 직사각 형상으로 구비되고, 이들은 콘택(37,38)을 통하여 활성영역(32)과 접촉된다. 이들의 단면은 도 4a 및 도 4b와 대응되고, 캐패시터의 크기는 더욱 크다.
상기의 제1캐패시터(35)와 그에 인접한 제2캐패시터(36)의 콘택 부분간에 간격이 1F가 않되어 통상의 제조방법으로는 패턴닝 할 수 없어 스페이서를 이용한 별도의 제조 공정이 필요하다.
도 6a 내지 도 6j는 본 발명에 따른 캐패시터의 제조 공정도로서, 도5에 도시된 캐패시터의 예이다.
도 6a를 참조하면, 실리콘 웨이퍼로된 반도체기판(50)상에 활성영역(도시되지 않음)과 소자분리산화막(51), 게이트전극(도시되지 않음)등의 하부 구조물들을 형성한 후, 전하저장전극용의 제1 및 제2 콘택플러그(53-1, 53-2)들을 구비하는 제1층간절연막(52)을 형성한다.
그다음 상기 구조의 전표면에 산화막 재질의 제1식각정지층(54)과 제2층간절연막(55)을 순차적으로 형성한다.
도 6b를 참조하면, 상기 콘택플러그 들중 제2캐패시터용으로 예정되어있는 제2콘택플러그(53-2) 상의 제2층간절연막(55)과 제1식각정지층(54)를 순차적으로 제거하고, 그 부분을 콘택플러그 물질로 메립하여 제3 콘택플러그(53-3)를 형성한다.
도 6c를 참조하면, 상기 제2층간절연막(55)을 제거하여 상기 제3 콘택플러그(53-3)을 돌출시킨 후, 상기 제3 콘택플러그(53-3)의 측벽에 제1절연 스페이서(57)를 형성한다. 이때 상기 제1절연 스페이서(57)의 폭은 1F 보다 작고 1F/2 보다는 크다. 이는 절연 스페이서(57)의 폭이 1F/2 보다 작으면 인접 상하층 캐패시터간에 단락이 발생할 수 있고, 1F 보다 크면 인접 캐패시터의 크기가 작아지기 때문이다. 또한 상기의 스페이서 형상 공정에서 인접한 제1 콘택플러그(53-1)의 상부가 노출된다.
도 6d를 참조하면, 상기 노출된 제1 콘택플러그(53-1)와 접촉되는 전하저장전극(58)과 유전막(59) 및 플레이트전극(60)으로 구성되는 제1캐패시터(61)를 형성한다. 이때 상기 제1캐패시터(61)의 높이는 제3 콘택플러그(53-3)와 같은 높이가 되도록한다.
도 6e를 참조하면, 상기 구조의 전표면에 제2식각정지층(62)과 제3층간절연막(63)을 순차적으로 형성한 후, 상기 플레이트전극(60)의 외부 접촉을 위한 콘택 홀(64)을 형성한다.
도 6f를 참조하면, 상기 콘택홀(64)을 메우는 플레이트전극용의 제4 콘택플러그(65)를 형성하고, 상기 제3층간절연막(63)을 제거하여 제2식각정지층(62)을 노출시킨 후, 상기 제4콘택플러그(65)의 측벽에 제2절연 스페이서(66)를 형성한다. 여기서 제2절연 스페이서(66)도 제1절연 스페이서(57)와 같은 크기 제한을 가진다. 또한 스페이서 형성 공정시 제3 콘택플러그(53-3)의 상부가 노출되도록한다.
도 6g를 참조하면, 상기 제3 콘택플러그(53-3)와 접촉되는 전하저장전극(67), 유전막(68) 및 플레이트전극(69)으로 구성되는 제2캐패시터(70)를 형성한다.
상기와 같이 형성된 제1 및 제2캐패시터(61), (70)는 2F의 폭과 6F의 길이를 각각 가질 수 있다.
도 7은 제1 및 제2절연 스페이서(57),(66)에 의해 이루어지는 상하 캐패시터들간의 절연을 한번의 사진식각 공정을 추가하여 상기 식각정지층(62)의 일부를 제거하여 제2캐패시터용 콘택플러그(56)의 상측 일부만을 노출시킨 후, 후속 공정을 진행한 경우의 예이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 및 그 제조방법은, AR을 그대로 유지하며 셀 캐패시터만 스택 구조로 바꾸면 네 배 가량의 Cell 저장 능력 향상이 가능하며, DATA read / write error 율을 낮추어 수율 향상이 가능하며 refresh time 증가로 불량률 및 소비 전력 감소가 가능하다.
또한 현재 DRAM의 과제인 낮은 전압 ( low voltage ), 낮은 전력 ( low power ) 및 하이 퍼포먼스 ( high performance ) 에 적합한 제품 생산이 가능하다. 기존 제품과 동일 저장 용량을 유지하면서 본 구조를 적용할 경우 AR 을 1/4 정도까지 감소시키고 그에 따른 소자의 공정을 용이하게 함으로써 수율을 향상시키다.
상기한 바와같이 본 발명에 따른 반도체소자의 캐패시터 및 그 형성방법은, 소자의 동작 특성을 향상시키고, 그에 따른 수율 및 생산성을 향상시킬 수 있으며 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (7)

  1. 하나의 활성영역에 제1 및 제2캐패시터로 두 개의 캐패시터가 접속되는 폴디드 비트라인 구조의 반도체소자에 있어서,
    상기 제1캐패시터와 제2캐패시터가 서로 절연되어진
    상하 두 개의 나누어진 층에 형성되어있는 것을 특징으로 하는 반도체소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 제1캐패시터와 제2캐패시터의 일측이 서로 중첩되어 있는 것을 특징으로 하는 반도체소자의 캐패시터.
  3. 1F의 폭과 5F 길이의 직사각 형상의 활성영역과,
    상기 활성영역과 직교하되 하나의 활성영역에 두 개가 교차하는 1F 폭의 워드라인과,
    상기 활성영역 하나에 제1 및 제2 캐패시터 두 개가 접속되는 반도체소자의 캐패시터에 있어서,
    5F2의 크기로 구비되는 제1캐패시터와,
    상기 제1캐패시터와 일정폭 중첩되어 5F2의 크기로 구비되는 제2캐패시터가 다층 스택 ( multi stack ) 구조로 구비되되;
    상기 제1캐패시터와 제2캐패시터가 상하로 이격되어 절연되어 있는 것을 특징으로 하는 반도체소자의 캐패시터.
  4. 제 3 항에 있어서,
    상기 제1캐패시터와 제2캐패시터의 다층 스택 구조는 캐패시터의 장축 방향으로 F2 만큼 중첩된 것을 특징으로 하는 반도체소자의 캐패시터.
  5. 1F의 폭과 5F 길이의 직사각 형상의 활성영역과,
    상기 활성영역과 직교하되 하나의 활성영역에 두 개가 교차하는 1F 폭의 워드라인과,
    상기 활성영역 하나에 제1 및 제2 캐패시터 두 개가 접속되는 반도체소자의 캐패시터에 있어서,
    2F의 폭과 6F의 길이로서 12F2의 크기로 구비되는 제1캐패시터와,
    상기 제1캐패시터와 일정폭 중첩되어 2F의 폭과 6F의 길이로서 12F2의 크기로 구비되는 제2캐패시터가 다층 스택 ( multi stack ) 구조로 구비되되;
    상기 제1캐패시터와 제2캐패시터가 상하로 이격되어 절연되어 있는 것을 특징으로 하는 반도체소자의 캐패시터.
  6. 반도체기판 상에 활성영역을 정의하는 소자분리산화막을 형성하는 공정과,
    상기 구조의 전표면에 층간절연막을 형성하는 공정과,
    상기 활성영역 양측의 전하저장전극 콘택으로 예정되어 있는 부분상의 제1층간절연막을 제거하고, 상기 활성영역과 접속되는 제1 및 제2 콘택플러그를 형성하는 공정과,
    상기 콘택플러그들중 상측 캐패시터와 접속되는 제2콘택플러그와 접속되는 별도의 제3콘택플러그를 형성하는 공정과,
    상기 제3콘택플러그의 측벽에 제1절연스페이서를 형성하는 공정과,
    상기 제1콘택플러그와 접속되는 전하저장전극과 유전막 및 플레이트전극으로 구성되는 제1캐패시터를 층간절연막상에 형성하되, 상기 제3콘택플러그와 같은 높이로 형성하여 제3콘택플러그의 상측이 노출되도록 형성하는 공정과,
    상기 제1캐패시터를 구성하는 상측의 플레이트전극과 접속되는 플레이트전극용의 제4콘택플러그를 형성하는 공정과,
    상기 제4 콘택플러그의 측벽에 제2절연스페이서를 형성하되, 제1캐패시터의 상부가 절연되도록하고 제3콘택플러그의 상측이 노출되도록 형성하는 공정과,
    상기 제3콘택플러그와 접속되는 전하저장전극과 유전막 및 플레이트전극으로 구성되는 제2캐패시터를 형성하되, 에지 하부가 상기 제1절연스페이서상에 있어 제1캐패시터와 절연되도록 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 제1캐패시터와 제2캐패시터의 사이에 절연을 위한 별도의 절연막이 개재되어있는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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