KR100400708B1 - 컨택트가 게이트에 자체 정렬되어 있는 대칭적 디바이스 - Google Patents

컨택트가 게이트에 자체 정렬되어 있는 대칭적 디바이스 Download PDF

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Abstract

본 발명에 따라 전계 효과 트랜지스터(FET)와 같은 반도체 디바이스의 드레인 영역 및 소스 영역에의 전도성 컨택트를 형성하는 방법이 제공된다. 반도체 기판의 일부 위에 게이트 구조가 형성되는데, 이 게이트 구조에는 반도체 기판의 표면 상의 게이트 유전체와 이 게이트 유전체 상에 정렬되는 전도성 게이트와, 상기 전도성 게이트 상에 정렬되는 실리사이드층과, 상기 실리사이드층 상에 정렬되는 질화규소층이 포함된다. 절연성 스페이서가 상기 게이트 구조의 측벽 상에 형성되고, 그 절연성 스페이서는 상기 반도체 기판과 접촉한다. 드레인 영역과 소스 영역이 반도체 기판 내부에 형성되며, 채널 영역이 상기 드레인 영역과 소스 영역 사이에 배치되고, 게이트 구조는 그 채널 영역 위에 놓인다. 보로-포소-실리케이트 유리와 같은 포토레지스트 재료를 함유하는 절연성 영역이 상기 게이트 구조와 반도체 기판 위에 형성된 후에, 포토리쏘그래피 기술에 의해 공동이 상기 드레인 영역과 소스 영역 위에 형성된다. 이들 공동은 텅스텐과 같은 전도성 재료로 충전되어 상기 드레인 영역과 소스 영역에의 전도성 컨택트를 형성한다. 상기 전도성 컨택트의 상단면과 게이트 구조의 상단면은 동일 평면 상에 있다.

Description

컨택트가 게이트에 자체 정렬되어 있는 대칭적 디바이스{SYMMETRIC DEVICE WITH CONTACTS SELF ALIGNED TO GATE}
본 발명은 반도체 디바이스(예컨대, 전계 효과 트랜지스터)의 게이트 구조에 자체 정렬되어(self-aligned) 있고, 상기 반도체 디바이스의 드레인 영역 또는 소스 영역에 전도성 있게 접속된 전도성 스터드의 형성 방법에 관한 것이다.
드레인과 소스 사이에 배치된 채널 위에 게이트 구조가 있는 반도체 디바이스(예컨대, 전계 효과 트랜지스터)의 동작에는 서로 절연성으로 분리되게 상기 드레인과 소스에 전도성 있게 접촉하는 전도성 컨택트(예컨대, 전도성 스터드)가 필요하다. 상기 반도체 디바이스의 성능을 개선하기 위하여, 게이트 구조는 점점 소형화되고 있고 이러한 경향은 계속될 것이라고 예상된다. 그러나, 게이트 구조의 치수가 감소함에 따라, 게이트 구조에 대하여 전도성 컨택트를 신뢰성 있게 정렬하는 것은 점점 더 어려워지고 있는데, 왜냐하면 상기 전도성 컨택트가 배치될 수 있는 공간을 이용할 수 있는 정도가 제한되기 때문이다. 그 결과, 전도성 컨택트는 서로 근접하게 배치되어 바람직하지 않은 전기적 단락(electrical shorting)이 일어날 수도 있다.
전도성 컨택트 사이에 전기적 단락이 일어날 위험이 거의 없도록 전도성 컨택트를 게이트 구조에 대하여 배치하는 방법이 요구된다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 기판 상의 게이트 구조를 나타내는 전방 단면도이다.
도 2는 반도체 기판에 드레인 영역과 소스 영역이 형성된 후의 도 1을 나타내는 도면이다.
도 3은 절연성 스페이서가 게이트 구조에 접하게 형성된 후의 도 2를 나타내는 도면이다.
도 4는 게이트 구조, 절연성 스페이서, 소스 영역과 드레인 영역의 노출된 부분 위에 니트라이드 블랭킷이 형성된 후의 도 3을 나타내는 도면이다.
도 5는 니트라이드 블랭킷 상에 절연성 영역(IR)이 형성된 후의 도 4를 나타내는 도면이다.
도 6은 절연성 영역(IR) 상에 마스크 패턴이 형성되고 방향성 엣칭액이 IR 위로 향하게 된 후의 도 5를 나타내는 도면이다.
도 7은 니트라이드 블랭킷을 적소에 남겨두면서, 방향성 엣칭액에 노출된 절연성 영역(IR)의 일부에 공동이 형성된 후의 도 6을 나타내는 도면이다.
도 8은 니트라이드 블랭킷이 에칭된 후의 도 7을 나타내는 도면이다.
도 9는 전도성 재료가 공동을 충전하여 전도성 스터드를 형성한 후의 도 8을 나타내는 도면이다.
도 10은 전도성 포스트를 포함하는 층이 전도성 스터드 위에 형성된 후의 도 9를 나타내는 도면이다.
도 11은 전도성 스터드 및 전도성 포스트를 3차원적으로 도 10을 나타내는 사시도이다.
도 12는 게이트 구조의 전도성 게이트에의 전도성 컨택트가 형성된 후의 도 10을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판
30 : 게이트 구조
42 : 드레인 영역
44 : 소스 영역
52, 54 : 절연성 스페이서
60 : 니트라이드 블랭킷
64 : 절연성 영역
68 : 마스크 패턴
72 : 방향성 엣칭액
82, 84 : 공동
92, 94 : 전도성 스터드
102, 104 : 전도성 포스트
본 발명은,
반도체 기판을 제공하는 단계와,
상기 반도체 기판의 표면에 게이트 유전체를 형성하고 이 게이트 유전체 상에 정렬되는 전도성 게이트를 형성하는 것을 포함하는 게이트 구조의 형성 단계와,
상기 반도체 기판 내부에 드레인 영역을 형성하는 단계와,
채널 영역이 상기 드레인 영역과 소스 영역 사이에 배치되며 게이트 유전체가 상기 채널 영역 위에 있도록 상기 반도체 기판 내부에 소스 영역을 형성하는 단계와,
상기 게이트 구조의 제1 측벽 상에 제1 절연성 스페이서를 형성하는 단계와,
상기 게이트 구조의 제2 측벽 상에 제2 절연성 스페이서를 형성하는 단계와,
제1 전도성 재료를 포함하는 제1 전도성 스터드를 상기 제1 절연성 스페이서와 접촉 상태로 그리고 상기 드레인 영역과 전기적 접촉 상태로 형성하는 단계와,
제2 전도성 재료를 포함하는 제2 전도성 스터드를 상기 제2 절연성 스페이서와 접촉 상태로 그리고 상기 소스 영역과 전기적 접촉 상태로 형성하는 단계를 포함하며, 상기 제1 전도성 스터드의 표면과 제2 전도성 스터드의 표면 및 게이트 구조의 표면은 동일 평면 상에 있는 반도체 디바이스의 제1 제조 방법을 제공한다.
본 발명은,
드레인 영역과 소스 영역 및 이들 드레인 영역과 소스 영역 사이에 배치되는 채널 영역이 있는 반도체 기판과,
상기 채널 영역의 일부분 상에 있는 게이트 유전체와 이 게이트 유전체 상에 정렬되는 전도성 게이트를 포함하는 상기 반도체 기판 상의 게이트 구조와,
상기 게이트 구조의 제1 측벽 상에 있는 제1 절연성 스페이서와,
상기 게이트 구조의 제2 측벽 상에 있는 제2 절연성 스페이서와,
상기 제1 절연성 스페이서와 접촉 상태에 있고, 상기 드레인 영역과 전기적 접촉 상태에 있으며, 제1 전도성 재료를 포함하는 제1 전도성 스터드와,
상기 제2 절연성 스페이서와 접촉 상태에 있고, 상기 소스 영역과 전기적 접촉 상태에 있으며, 제2 전도성 재료를 포함하는 제2 전도성 스터드
를 포함하고, 상기 제1 전도성 스페이서의 표면과 제2 전도성 스페이서의 표면 및 게이트 구조의 표면은 동일 평면 상에 있는 제1 반도체 디바이스를 제공한다.
본 발명은,
반도체 기판을 제공하는 단계와,
상기 반도체 기판의 표면에 게이트 유전체를 형성하고 이 게이트 유전체 상에 정렬되는 전도성 게이트를 형성하는 것을 포함하는 게이트 구조의 형성 단계와,
상기 반도체 기판 내부에 드레인 영역을 형성하는 단계와,
채널 영역이 상기 드레인 영역과 소스 영역 사이에 배치되며 게이트 유전체가 상기 채널 영역 위에 있도록 상기 반도체 기판 내부에 소스 영역을 형성하는 단계와,
상기 게이트 구조의 측벽 상에 절연성 스페이서를 형성하는 단계와,
전도성 재료를 포함하는 전도성 스터드를 상기 절연성 스페이서와 접촉 상태로 그리고 상기 드레인 영역과 소스 영역 중에서 선택되는 확산 영역과 전기적 접촉 상태로 형성하는 단계
를 포함하는 반도체 디바이스의 제조 방법을 제공한다.
본 발명은,
드레인 영역과 소스 영역 및 이들 드레인 영역과 소스 영역 사이에 배치되는 채널 영역이 있는 반도체 기판과,
상기 채널 영역의 일부분 상에 있는 게이트 유전체와 이 게이트 유전체 상에 정렬되는 전도성 게이트를 포함하는 상기 반도체 기판 상의 게이트 구조와,
상기 게이트 구조의 측벽 상에 있는 절연성 스페이서와,
상기 절연성 스페이서와 접촉 상태에 있고, 상기 드레인 영역과 소스 영역 중에서 선택되는 확산 영역과 전기적 접촉 상태에 있으며, 전도성 재료를 포함하는 전도성 스터드
를 포함하는 반도체 디바이스를 제공한다.
본 발명은 전도성 컨택트 사이에 전기적 단락이 일어날 위험성이 거의 없게 전도성 컨택트를 게이트 구조에 대해 배치할 수 있는 이점이 있다.
본 발명은 전도성 컨택트를 공간적으로 분배할 때, 그리고 전도성 포스트를 상기 전도성 컨택트 상에 공간적으로 분배할 때 실질적으로 유연하게 분배할 수 있어, 상기 드레인 및 소스에 이르는 여러 가지 경로를 형성할 수 있도록 하는 이점이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 기판(20) 상의 게이트 구조(30)를 나타내는 전방 단면도이다. 반도체 기판(20)에는 실리콘과 같은 반도체 재료가 포함된다. 게이트 구조(30)에는 전기 절연성 유전체 재료를 포함하는 게이트 유전체(32), 게이트 유전체(32) 상에 정렬된 전도성 게이트(34), 전도성 게이트(34) 상에 정렬된 실리사이드층(36), 실리사이드층(36) 상에 정렬된 절연성 캡(38)이 포함된다. 전도성 게이트(34)에는 임의의 금속, 금속 합금 또는 도핑된 반도체가 포함된다. 전도성 게이트(34)에는 폴리실리콘이 포함되는 것이 바람직하다. 게이트 구조(30)의 성분을 포함하는 것이 바람직한(그러나 강제 사항은 아니다) 실리사이드층(36)에는 시트 저항이 전도성 게이트(34)의 시트 저항보다 훨씬 작은 텅스텐 실리사이드와 같은 실리사이드가 포함된다. 게이트 구조(30)의 게이트 전극에는 전도성 게이트(34)가 포함되고, 실리사이드층(36)은 전도성 게이트(34)와 평행하게 조합되기 때문에 게이트 전극의 전체 시트 저항을 낮추는 역할을 한다는 것에 유의하여야 한다. 절연성 캡(38)에는 게이트 구조(30)[예컨대, 게이트 구조(30)의 전도성 게이트(34) 또는 실리사이드층(36)]와 (도 9에 도시한 바와 같이 후속하여 형성되는) 전도성 스터드(92, 94) 사이가 전기적으로 단락되는 것을 방지하는 역할을 하는 질화규소와 같은 전기 절연성 재료가 포함된다. 절연성 캡(38)은 이하에서 설명하는 엣칭 단계 및 폴리싱 단계에서 엣치 스탑(etch stop) 및 폴리쉬 스탑(polish stop)으로서의 기능도 한다. 반도체 기판(20)에는 반도체 기판(20)의 기하학적 부분 사이를 전기 절연성으로 분리하도록 작은 트렌치 고립부(STI)(22, 24)가 포함될 수도 있다.
도 2는 특히, 당업자에게 공지된 이온 주입 기술을 이용하여 채널 영역(43)이 드레인 영역(42)과 소스 영역(44) 사이에 배치되게, 드레인 영역(42)과 소스 영역(44)을 반도체 기판(20)에 형성한 후의 도 1을 나타내는 도면이다. 드레인 영역(42)은 STI(22)에 의해 반도체 기판(20)의 다른 부분들로부터 절연적으로 분리될 수도 있다. 유사하게, 소스 영역(44)은 STI(24)에 의해 반도체 기판(20)의 다른 부분들로부터 절연적으로 분리될 수도 있다. 가능한 구성으로는, 드레인 영역(42)이 N+ 물질을 함유하고 채널 영역(43)이 P- 물질을 함유하며, 소스 영역(44)은 N+ 물질을 함유하는 것이 있다. 다른 가능한 구성으로는 드레인 영역(42)이 P+ 물질을 함유하고, 채널 영역(43)은 N- 물질을 함유하며, 소스 영역(44)은 P+ 물질을 함유하는 것이다.
도 3은 게이트 구조(30)에 인접하게 절연성 스페이서(52, 54)가 형성된 후의 도 2를 나타내는 도면이다. 절연성 스페이서(52, 54)에는 게이트 구조(30)[예컨대, 게이트 구조(30)의 전도성 게이트(34) 또는 실리사이드층(36)]와 (도 9에 도시한 것과 같이 후속하여 형성되는) 전도성 스터드(92, 94) 사이가 전기적으로 단락되는 것을 방지하는 역할을 하는 니트라이드와 같은 절연성 재료가 포함된다. 도 3은 드레인 영역(42)과 소스 영역(44)이 (도 2에 도시한 것과 같이) 이전에 형성된 후에 절연성 스페이서(52, 54)가 형성된 것을 도시하고 있지만, 별법으로서 드레인 영역(42)과 소스 영역(44)이 절연성 스페이서(52, 54)의 형성 후에 형성될 수도 있다.
도 4는 게이트 구조(30), 절연성 스페이서(52, 54), 드레인 영역(42)의 노출된 표면, 소스 영역(44)의 노출된 표면 위에 니트라이드 블랭킷(nitride blanket)(60)이 형성된 후의 도 3을 나타내는 도면이다. 니트라이드 블랭킷(60)은 특히 질화규소를 포함할 수도 있다(바람직하기는 하지만 강제 사항은 아니다). 니트라이드 블랭킷(60)은 이하에서 도 5와 관련하여 설명하는 후속의 화학 기계적 폴리싱(CMP) 중에 존재하는 나트륨 이온 및 포타슘 이온과 같은 이온에 대한 이온 장벽 역할을 한다. 니트라이드 블랭킷(60)은 도 7과 관련하여 후술하는 엣칭 과정과 관련하여, 반도체 기판(20)과 절연성 스페이서(52, 54)의 엣칭을 막는 엣치 스탑의 역할도 한다.
도 5는 니트라이드 블랭킷(60) 상에 절연성 영역(IR)(64)이 형성된 후의 도 4를 나타내는 도면이다. 바람직하게는 보로-포소-실리케이트 유리(boro-phoso-silicate glass, BPSG)를 포함하는 IR(64)은 도 9와 관련하여 설명하는 것과 같이 형성된 전도성 스터드를 통한 전기 전도성 경로의 경계를 정하는 역할을 한다. IR(64)은 그 상단면(63)이 방향성 엣칭액(directional etchant)을 선택적으로 수용하도록 마스크 처리된 후에 방향성 있게 엣칭될 수 있는 재료를 포함한다. 따라서, IR(64)의 일부는 후속하여 방향성 있게 엣칭되어, 도 6 내지 도 9와 함께 후술하는 본 발명의 전도성 스터드를 생성하도록 전도성 재료가 삽입되는 공동을 형성한다.
다시 도 5를 참조하면, IR(64)은 처음에 니트라이드 블랭킷(60)의 상단면(39) 위에 있도록 니트라이드 블랭킷(60) 상에 형성된다. 초기의 IR(64)이 형성된 후에, IR(64)은 화학 기계적 폴리싱(CMP)과 같이 당업계에 공지된 임의의방법을 이용하여 평탄화 처리되어, IR(64)의 상단면(63)은 절연성 캡(38) 위에 있는 니트라이드 블랭킷(60)의 상단면 부분(39)과 동일 평면 상에 있게 된다.
도 6은 니트라이드 블랭킷(60), 제1 절연성 스페이서(52), 제2 절연성 스페이서(54), 드레인 영역(42), 소스 영역(44) 위에 IR(64)의 노출된 부분을 남겨 두면서 IR(64) 상에 마스크 패턴(68)이 형성된 후의 도 5를 나타내는 도면이다. 마스크 패턴(68)에는 엣칭액 차단부(74)와 공극부(75)가 포함되어 있다. 따라서, 마스크 패턴(68)은, 니트라이드 블랭킷(60)의 상단면 일부(39)를 비롯한 IR(64)의 상단면(63) 일부를 노출시키도록 IR(64)의 상단면(63)을 마스크한다. 마스크 패턴(68)은 당업계에 공지된 임의의 방법을 이용하여 형성될 수도 있다. 예를 들면, 도 5에서 시작하여, 마스크 패턴(68)은 IR(64)의 상단면(63)에 포토레지스트를 패턴 처리하고, 그 포토레지스트를 방사선에 노출시키며, 방사선에 노출된 포토레지스트를 현상하여 공극부(75)를 형성하고, 방사선에 노출되지 않은 포토레지스트를 그대로 남겨 두어 엣칭액 차단부(74)를 형성함으로써 만들어질 수 있다.
도 6에는 반응성 이온 엣칭(RIE) 프로세스에 의해 생성된 방향성 플라스마와 같은 방향성 엣칭액(72)이 IR(64)의 노출된 상단면(63) 부분으로 향하게 하는 제1 엣칭 단계가 도시되어 있다. 방향성 엣칭액(72)은 IR(64)을 계속 통과하고 니트라이드 블랭킷(60)에서 정지되어, 방향성 엣칭액(72)에 노출된 IR(64) 부분을 엣칭시키지만, 니트라이드 블랭킷(60)을 엣칭시키지는 않는다. 바람직한 RIE 프로세스에서는 약 2 mtorr 내지 약 20 mtorr의 압력 및 약 500 watts 내지 약 2000 watts의 전력에서 C2F2가 사용된다. 니트라이드 블랭킷(60)은 도 8과 함께 후술하는 바와같이, 제2 엣칭 단계에서 엣칭된다. RIE 프로세스의 별법으로서, 당업계에 공지된 임의의 적용 가능한 방향성 엣칭 프로세스를 이용하여 IR(64)의 일부를 엣칭시킬 수도 있다는 것에 유의하여야 한다.
도 7은 제1 엣칭 단계 후의 도 6을 나타낸다. 도 7에서, IR 영역(65, 66)이 남아 있게 IR(64)의 일부를 방향성 엣칭하여 IR(64)(도 6 참조)에 공동(82, 84)이 형성되어 있다. 전술한 바와 같이, 니트라이드 블랭킷(60)은 포토엣칭액(photoetchant)에 의해 엣칭되지 않는다. 따라서, 반도체 기판(20), 절연성 스페이서(52, 54) 내부의 재료가 방향성 엣칭액에 의해 엣칭될 수도 있고, 니트라이드 블랭킷(60)은 반도체 기판(20)과 절연성 스페이서(52, 54)가 방향성 엣칭액에 의해 엣칭되지 않도록 해주는 엣치 스탑의 역할을 한다는 것에 유의하여야 한다.
도 6은 IR(64)의 일부가 전술한 바와 같이, 도 7에 도시한 공동(82, 84)의 동반 형성과 동시에 엣칭될 수 있게 해주는 마스크 패턴(68)을 나타낸다. 그럼에도 불구하고, 공동(82, 84) 중 어느 하나를 형성하지만 두 공동 모두를 형성하지는 않는 것을 용이하게 하기 위하여 다른 마스크 패턴이 사용될 수도 있다. 그러한 다른 포토레지스트 패턴을 적절히 순차 처리하여, 뚜렷한 기간 중에 공동(82, 84)을 형성할 수 있다.
도 8은 니트라이드 블랭킷(60)을 엣칭하는 제2 단계 후의 도 7을 나타내는 도면이다. 도 8에서, 니트라이드 블랭킷(60)의 노출된 부분은 약 50 mtorr 내지 약 200 mtorr의 압력 및 약 50 watts 내지 약 300 watts의 전력에서, CHF3및 O2를사용하는 RIE와 같이 니트라이드에 특정한 엣칭 프로세스에 의해 제거되었다. 니트라이드 블랭킷(60)의 노출되지 않은 부분은 엣칭되지 않았고, 니트라이드층(61, 62)은 각각 IR 영역(65, 66) 아래에서 공동(82, 84) 부근에 배치된 채 남아 있다.
도 9는 금속을 포함하는 전도성 재료가 공동(82, 84)을 충전하여 각각 전도성 스터드(92, 94)를 형성한 후의 도 8을 나타내는 도면이다. 그러나, 전도성 재료로 공동(82, 84)을 충전하기 전에, 라이너층(86, 87)을 스퍼터링 증착과 같은 방법에 의해, IR 영역(65, 66), 절연성 캡(38)의 상단면(77, 78, 79)(도 8 참조)에 뿐만 아니라 공동(82, 84)의 노출된 표면에 각각 형성하였다. 도 9의 라이너층(86, 87)은 각각 드레인 영역(42) 및 소스 영역(44)에의 저저항 컨택트를 제공한다. 구리와 같은 몇몇 전도성 금속 재료에 대하여, 라이너층(86, 87)은 각각, 전도성 재료 금속이 드레인 영역(42) 및 소스 영역(44)으로 확산하는 것에 대한 장벽의 역할을 수행할 수도 있다. 상기 라이너층의 재료는 특히, 티타늄, 즉 질화티타늄과 티타늄 및 텅스텐의 3층 복합물 또는 질화티타늄과 티타늄 및 탄탈륨의 3층 복합물을 포함할 수도 있다. 바람직한 라이너 재료에는 티타늄과 질화티타늄의 조합체가 포함된다. 블랭킷 스퍼터링 적층과 같은 방법에 의해 라이너층(86, 87)이 형성된 후에, 공동(82, 84)은 화학적 증착(CVD), 이에 후속하여, 매끄러운 상단면을 형성하는 CMP 등과 같이 당업계에 공지된 임의의 방법에 의해 전도성 재료로 충전될 수도 있다.
전도성 스터드(92, 94)는 게이트 구조(30)의 양측에 있고 게이트 구조(30)의 상단면(31) 위로 연장되지 않기 때문에, 전도성 스터드(92, 94) 사이에 전기적 단락이 일어날 위험은 거의 없다. 공동(82, 84)은 오버래핑 기간 중에 또는 뚜렷한 기간 중에 전도성 재료로 동시에 충전될 수도 있다. 전도성 스터드(92, 94)는 게이트 구조(30)에 자체 정렬되어 드레인(42)과 소스(44)에 각각 전기적으로 접촉한다. "전기적 접촉"(및 그 변형)에는 전기 전도성 접촉이 포함된다는 것에 유의하여야 한다. 전도성 재료가 공동(82, 84)을 충전하는 결과, 전도성 스터드(92, 94)에는 각각 텅스텐, 구리 또는 알루미늄과 같은 금속이 포함된다. 공동(82) 내의 금속과 공동(84) 내의 금속은 동일한 금속이거나 상이한 금속일 수 있다. 전도성 스터드(92, 94)가 적소에 배치된 상태에서, 도 9는 전도성 스터드(92, 94)와 게이트 구조(30)를 포함하는 제1 컨택트층(120)을 나타낸다. 제1 컨택트층(120)의 매끄러운 상단면(96)은 CMP 프로세스와 같은 당업계에 공지된 임의의 프로세스를 이용하여 형성될 수도 있다. 그 결과, 전도성 스터드(92)의 상단면(93), 전도성 스터드(94)의 상단면(95), 게이트 구조(30)의 상단면(39)은 서로 동일 평면 상에 있게 되고 제1 컨택트층(120)의 상단면(96)과 동일 평면 상에 있게 된다. 이러한 공면성(共面性) 특징은 제1 컨택트층(120)에 제2 컨택트층(130)을 추가하는 것을 용이하게 하고, 그 결과 도 10 및 도 11과 함께 후술하는 바와 같이, 실질상 유연하게 제2 컨택트층(130) 내부에 전도성 컨택트를 공간적으로 배치할 수 있게 된다.
도 10은 제1 전기적 컨택트층(120) 위에 제2 컨택트층(130)[중간레벨층(interlevel layer)이라고도 지칭됨]이 형성된 후의 도 9를 나타내는 도면이다. 제2 컨택트층(130)에는 전도성 포스트(102, 104)와, 이들 전도성 포스트(102, 104) 사이에 배치된 중간레벨 유전체(ILD)(106)가 포함되어 있다. 전도성 포스트(102, 104)는 각각 전도성 스터드(92, 94)와 전기적으로 접촉한다. 전도성 포스트(102, 104)에는 각각 텅스텐, 구리 또는 알루미늄과 같은 전도성 금속이 포함된다. 제2 컨택트층(130)은 제1 컨택트층(120) 위에 ILD(106)를 형성하고, 전도성 스터드(92, 94)와 각각 접촉하게 두 개의 공동을 ILD(106)의 전체 두께를 통해 형성하며, 그 공동을 전도성 금속으로 충전하여 전도성 포스트(102, 104)를 형성함으로써 만들어질 수도 있다. 상기 두 개의 공동은 반응성 이온 엣칭(RIE)와 같은 당업계에 공지된 임의의 방법을 이용하여 형성할 수도 있다. 제2 컨택트층(130)의 매끄러운 상단면(98)은 CMP 프로세스와 같은 당업계에 공지된 임의의 프로세스를 이용하여 형성할 수도 있다. 전도성 스터드(92, 94)를 각각 에워싸는 것으로서 도 9에 도시된 라이너층(86, 87)은 도 10에 명시적으로 도시되지 않더라도 도 10과 관련하여 제공된다는 것에 유의하여야 한다. 유사하게, 전도성 포스트(102, 104)에는 도 9에 도시한 라이너층(86, 87)과 유사한 라이너층이 마련된다.
유사하게, 각각 전도성 포스트(102, 104)에 전도성 있게 접속되는 두 개의 금속 컨택트를 포함하는 제3의 컨택트층이 형성될 수도 있다. 제한된 갯수의 적층 컨택트 레벨이 전술한 방식으로 형성될 수 있다.
도 11은 전도성 스터드(92, 94), 전도성 포스트(102, 104)를 포함하는 전도성 구조를 3차원적으로 도 10을 나타내는 사시도이다. 도 10의 다른 부분들에는 도 11에 도시하지 않은 3차원 구조가 마련되어 있다. 특히, 도 11은 전도성 구조가 단면(150)에 수직한 뒤쪽 방향(200)으로 연장되고 있음을 나타낸다. 전도성 포스트(102)는 단면(150)으로부터 [방향(200)으로] 거리(D1)를 두고 전도성 스터드(92) 상에 전도성 있게 안착되어 있다. 전도성 포스트(104)는 단면(150)으로부터 [방향(200)]으로 거리(D2)를 두고 전도성 스터드(94) 상에 전도성 있게 안착되어 있다. 상기 거리(D1, D2)는 각각 임의적인 거리이고 서로 독립적이다. 또한, 전도성 스터드(92, 94)에는 각각 제1 전기적 컨택트층(120)의 높이 범위(H) 내에서 원하는 전도성 경로가 마련될 수도 있다. 예를 들면, 전도성 스터드(94)는 방향(200)으로 원하는 거리(B) 만큼 후방으로 연장되고 다음에 상기 방향(200)에 수직한 90°방향(220)으로 연장될 수도 있다. 전도성 포스트(102, 104)는 거리(D1, D2)로 나타낸 바와 같이, 각각 전도성 스터드(92, 94) 상의 원하는 곳에 배치될 수도 있다. 따라서, 전도성 포스트(102, 104)를 제2 전기적 컨택트층(130)(도 10 참조) 내부 어디에 배치할 수 있는가와 관련하여 실질적인 유연성이 있다. 따라서, 본 발명은 드레인(42) 및 소스(44)에 이르는 여러 가지 전도성 경로를 형성할 수 있게 해주는데, 전도성 경로에는 특히 전도성 포스트(102)와 결합된 전도성 스터드(92)와 전도성 포스트(102)에 접속된 다른 전도성 구조가 포함되어 있다. 다른 예로서, 상기 전도성 경로에는 전도성 포스트(104)와 결합된 전도성 스터드(94)와 전도성 포스트(104)에 접속된 다른 전도성 구조가 포함될 수도 있다. 전도성 포스트(102, 104)가 각각 전도성 스터드(92, 94)와 전도성 접촉 상태로 남아 있는 한 전도성 포스트(102, 104)는 측방향으로[즉, 방향(220) 또는 방향(230)] 이동될 수 있다는 것에도 유의하여야 한다. 예컨대, 전도성 포스트(104)는 전도성 포스트(102)가 전도성 스터드(92)의 엣지(88)를 오버랩하는 것과 동일한 방식으로, 전도성 스터드(94)의 엣지(89)를 오버랩하도록 방향(230)으로 이동될 수도 있다.
도 12는 중간레벨 유전체(106) 및 이 유전체 위의 재료를 통한 RIE와 같은 엣칭 및 포토노출에 의해 게이트 구조(30)의 상단에 [표면(141)으로 경계지워지는] 공동을 형성하고, 절연성 캡(38)을 통해 엣칭시켜 상기 공동을 실리사이드층(36)의 표면(37)까지 연장시키며, 상기 공동 내에 전도성 라이너(도시 생략)를 형성하고, 상기 공동을 전도성 재료로 충전하여 전도성 컨택트(140)를 형성함으로써, 전도성 게이트(34)로의 전도성 컨택트(140)가 형성된 후의 도 10을 나타내는 도면이다. 실리사이드층(36)은 전도성이고, 전도성 컨택트(140)는 전도성 게이트(36)에 전도성 있게 접속된다는 것에 유의하여야 한다.
도 10 및 도 11의 전도성 포스트(102, 104)를 형성하는 프로세스 단계는 도 12의 전도성 컨택트(140)를 형성하는 프로세스 단계와 중복될 수도 있다는 것에 유의하여야 한다. 요구되는 공동[예컨대, 도 12에서 표면(141)에 의해 경계지워지는 공동, 도 10에서, 금속이 적층되어 전도성 포스트(102, 104)를 형성하는 공동]들은 별개로 형성되기 쉽지만, 상기 공동을 충전하는 금속의 적층은 하나의 프로세스 단계로 실행될 수 있다. 또한, CMP에 의해 제2 전기적 컨택트층(130)의 상단면(98)을 형성하는 것도 하나의 프로세스 단계로 실행할 수 있다.
본 명세서에서 본 발명의 바람직한 특정의 실시예를 단지 설명의 목적으로 설명하였지만, 많은 변형 및 수정이 가능하다는 것은 당업자에게 명백하다. 따라서, 이하의 첨부된 청구항은 본 발명의 사상 및 범위 내에 있는 이러한 모든 변형예 및 수정예를 포괄하도록 의도된다.
본 발명에 따르면 전도성 컨택트 사이에 전기적 단락이 일어날 위험성이 거의 없게 전도성 컨택트를 게이트 구조에 대해 배치할 수 있고, 전도성 컨택트를 공간적으로 분배할 때, 그리고 전도성 포스트를 상기 전도성 컨택트 상에 공간적으로 분배할 때 실질적으로 유연하게 분배할 수 있어, 상기 드레인 및 소스에 이르는 여러 가지 경로를 형성할 수 있도록 해준다.

Claims (21)

  1. 반도체 기판을 제공하는 단계와,
    상기 반도체 기판의 표면에 게이트 유전체를 형성하고 이 게이트 유전체 상에 정렬되는 전도성 게이트를 형성하는 것을 포함하는 게이트 구조의 형성 단계와,
    상기 반도체 기판 내부에 드레인 영역을 형성하는 단계와,
    채널 영역이 상기 드레인 영역과 소스 영역 사이에 배치되며 게이트 유전체가 상기 채널 영역 위에 있도록 상기 반도체 기판 내부에 소스 영역을 형성하는 단계와,
    상기 게이트 구조의 제1 측벽 상에 제1 절연성 스페이서를 형성하는 단계와,
    상기 게이트 구조의 제2 측벽 상에 제2 절연성 스페이서를 형성하는 단계와,
    제1 전도성 재료를 포함하는 제1 전도성 스터드를 상기 제1 절연성 스페이서와 접촉 상태로 그리고 상기 드레인 영역과 전기적 접촉 상태로 형성하는 단계와,
    제2 전도성 재료를 포함하는 제2 전도성 스터드를 상기 제2 절연성 스페이서와 접촉 상태로 그리고 상기 소스 영역과 전기적 접촉 상태로 형성하는 단계를 포함하며, 상기 제1 전도성 스터드의 표면과 제2 전도성 스터드의 표면 및 게이트 구조의 표면은 동일 평면 상에 있는 반도체 디바이스의 제조 방법.
  2. 청구항 1에 있어서, 상기 전도성 게이트는 폴리실리콘을 포함하는 반도체 디바이스의 제조 방법.
  3. 청구항 1에 있어서, 상기 제1 전도성 재료는 금속을 포함하고, 제2 전도성 재료는 그 금속을 포함하는 반도체 디바이스의 제조 방법.
  4. 청구항 3에 있어서, 상기 금속은 텅스텐을 포함하는 반도체 디바이스의 제조 방법.
  5. 청구항 1에 있어서, 상기 제1 전도성 재료는 제1 금속을 포함하고, 상기 제2 전도성 재료는 상기 제1 금속과는 다른 제2 금속을 포함하는 반도체 디바이스의 제조 방법.
  6. 청구항 1에 있어서, 상기 제1 절연성 스페이서는 니트라이드를 포함하고, 상기 제2 절연성 스페이서는 니트라이드를 포함하는 반도체 디바이스의 제조 방법.
  7. 청구항 1에 있어서, 상기 게이트 구조를 형성하는 단계에는 상기 전도성 게이트 상에 정렬되는 실리사이드층을 형성하고 이 실리사이드층 상에 정렬되는 절연성 캡을 형성하는 것과 상기 전도성 게이트 상에 정렬되는 절연성 캡을 형성하는 것으로 이루어지는 그룹에서 선택되는 형성 단계가 더 포함되는 반도체 디바이스의 제조 방법.
  8. 청구항 7에 있어서, 상기 실리사이드층은 텅스텐 실리사이드를 포함하고, 상기 절연성 캡은 질화규소를 포함하는 반도체 디바이스의 제조 방법.
  9. 청구항 1에 있어서, 상기 제1 전도성 스터드를 형성하고 제2 전도성 스터드를 형성하는 단계는 상기 드레인 영역 위에 공동을 형성하는 것과, 상기 소스 영역 위에 공동을 형성하는 것과, 상기 드레인 영역 위의 공동을 상기 제1 전도성 재료로 충전하는 것과, 상기 제1 전도성 재료의 상단 일부를 폴리싱하는 것과, 상기 드레인 영역 위의 공동을 상기 제2 전도성 재료로 충전하는 것과, 상기 제2 전도성 재료의 상단 일부를 폴리싱하는 것을 포함하는 반도체 디바이스의 제조 방법.
  10. 청구항 8에 있어서, 상기 드레인 영역 위에 공동을 형성하는 것과 상기 소스 영역 위에 공동을 형성하는 단계는 상기 게이트 구조와 제1 절연성 스페이서와 제2 절연성 스페이서와 드레인 영역의 노출된 표면 및 소스 영역의 노출된 부분에 니트라이드 블랭킷을 형성하는 것과, 상기 니트라이드 블랭킷 상에 절연성 영역(IR)을 형성하는 것과, 상기 니트라이드 블랭킷과 제1 절연성 스페이서와 제2 절연성 스페이서와 드레인 영역의 일부 및 소스 영역의 일부 위에 절연성 영역(IR)의 노출된 부분을 남겨 두면서 상기 절연성 영역(IR) 상에 마스크 패턴을 형성하는 것과, 상기 절연성 영역(IR)의 노출된 부분을 방향성 엣칭하고 니트라이드 블랭킷의 노출된 부분을 엣칭되지 않은 상태로 남겨 두는 것과, 상기 니트라이드 블랭킷의 노출된 부분을 엣칭하여 상기 드레인 영역 및 소스 영역 위에 공동을 형성하는 것을 포함하는 반도체 디바이스의 제조 방법.
  11. 청구항 10에 있어서, 상기 니트라이드 블랭킷은 질화규소를 포함하는 반도체 디바이스의 제조 방법.
  12. 청구항 10에 있어서, 상기 절연성 영역(IR)은 보로-포소-실리케이트 유리(BPSG)를 포함하는 반도체 디바이스의 제조 방법.
  13. 청구항 1에 있어서, 상기 제1 전도성 스터드에 전도성 있게 접속되는 제1 전도성 포스트를 형성하는 단계와 상기 제2 전도성 스터드에 전도성 있게 접속되는 제2 전도성 포스트를 형성하는 단계를 포함하는 프로세스에 의해, 제1 전도성 포스트와 제2 전도성 포스트를 포함하는 중간레벨층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  14. 청구항 1에 있어서, 상기 전도성 게이트에의 전도성 컨택트를 형성하는 것을 더 포함하는 반도체 디바이스의 제조 방법.
  15. 드레인 영역과 소스 영역 및 이들 드레인 영역과 소스 영역 사이에 배치되는 채널 영역이 있는 반도체 기판과,
    상기 채널 영역의 일부분 상에 있는 게이트 유전체와 이 게이트 유전체 상에정렬되는 전도성 게이트를 포함하는 상기 반도체 기판 상의 게이트 구조와,
    상기 게이트 구조의 제1 측벽 상에 있는 제1 절연성 스페이서와,
    상기 게이트 구조의 제2 측벽 상에 있는 제2 절연성 스페이서와,
    상기 제1 절연성 스페이서와 접촉 상태에 있고, 상기 드레인 영역과 전기적 접촉 상태에 있으며, 제1 전도성 재료를 포함하는 제1 전도성 스터드와,
    상기 제2 절연성 스페이서와 접촉 상태에 있고, 상기 소스 영역과 전기적 접촉 상태에 있으며, 제2 전도성 재료를 포함하는 제2 전도성 스터드
    를 포함하고, 상기 제1 전도성 스페이서의 표면과 제2 전도성 스페이서의 표면 및 게이트 구조의 표면은 동일 평면 상에 있는 반도체 디바이스.
  16. 청구항 15에 있어서, 상기 제1 전도성 스터드 및 반도체 기판의 표면과 접촉 상태에 있는 제1 절연성 영역과, 상기 제2 전도성 스터드 및 반도체 기판의 표면과 접촉 상태에 있는 제2 절연성 영역을 더 포함하고, 상기 반도체 기판에는 상기 드레인 영역 및 제1 절연성 영역과 접촉 상태에 있는 제1의 작은 트렌치 고립부(STI)와 상기 소스 영역 및 제2 절연성 영역과 접촉 상태에 있는 제2의 작은 트렌치 고립부(STI)가 더 포함되는 반도체 디바이스.
  17. 청구항 16에 있어서, 상기 제1 절연성 영역에는 보로-포소-실리케이트 유리(BPSG)가 포함되고, 상기 제2 절연성 영역에는 상기 BPSG가 포함되는 반도체 디바이스.
  18. 청구항 15에 있어서, 상기 제1 전도성 스터드 상에 전도성 있게 접속되는 제1 전도성 포스트와 상기 제2 전도성 스터드 상에 전도성 있게 접속되는 제2 전도성 포스트가 포함되는 중간레벨층을 더 포함하는 반도체 디바이스.
  19. 청구항 18에 있어서, 상기 전도성 게이트에의 전도성 컨택트를 더 포함하는 반도체 디바이스.
  20. 삭제
  21. 삭제
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