TW538502B - Symmetric device with contacts self aligned to gate - Google Patents

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Randy W Mann
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538502 、發明説明（ 術領域 本發明關於-形成-自行對準於—半導體裝置之閑極牡 構疋傳導釘（stud)之方法（例如，—場效電晶體），其中該 傳導釘係料㈣合至該半導體裝置之❹區，或源極 區〇 目關枯藝 具有-置於-汲極及一源極間之通道上之閘極結構的半 導體裝置（例如，-場效電晶體）之操作，需要傳導接點 (例如，傳導釘），纟傳導性接觸該沒極及該源極，使該傳 導接點係絕緣i也互相 > 離。^ 了改善該_導體裝置之效 把，閘極結構尺寸變小，而這趨勢預期會繼續下去。因為 閘極結構尺寸變小了，要將該等傳導接點確實對準該閘極 訂 結構逐漸地變難，此係由於該傳導接點可被放置之空間有 限果，各傳導接點會被放置得彼此很接近以至不希望 有的短路會發生。 吾人需要一種能將多個傳導接點相對於一閘極結構置放 之方法使仔在違傳導接點之間很少有短路之危險。 發明概沭 本發明提供一種製造半導體裝置之第一方法，包括步 驟： — 提供一半導體基板； 形成一閘極結構，包括： •形成於該半導體基板之一表面上之閘極介電質；及 K張尺度兩國國家標石CNS) A4規格(21。χ 297公爱） 538502 A7 -----------B7 五、發明説¥( 2~) ~~~---- 形成一對準在該閘極介電質上之傳導閘極； 形成於該半導體基板内之一閘極區； 形成一於該半導體基板内之源極區，其中，一通道區係 置於該汲極區及該源極區間，及其中，該閘極介電質是在 該通道區上； 形成一在该閘極結構之第一邊壁上之第一絕緣間隔物； 形成一在该閘極結構之第二邊壁上之第二絕緣間隔物； 形成一第一傳導釘與該第一絕緣間隔物接觸，及與該汲 極區電性接觸，其中，該第一傳導釘包括一第一傳導材 料；及 形成一第二傳導釘與該第二絕緣間隔物接觸，及與該源 極區弘性接觸，其中，該第二傳導釘包括一第二傳導材 料，及其中，該第一傳導釘表面、該第二傳導釘表面、及 該閘極結構表面係共平面。 本發明提供一第一半導體裝置，包括： 一具有一汲極區、一源極區、及一通道區係置於該汲極 區及該源極區間之半導體基板； 於遠半導體基板上之閘極結構，該閘極結構包括·· 一閘極介電質在該通道區之一部分上；及 一對準在該閘極介電質上之傳導閘極； 在遠閘極結構之第一邊壁上-之第一絕緣間隔物； 一在該閘極結構之第二邊壁上之第二絕緣間隔物； 第傳導釘與該第一絕緣間隔物接觸，及與該汲極區 電性接觸，其中，該第一傳導釘包括一第一傳導材料；及
3 五、發明説明（ -第二傳導針與該第二絕緣間隔物接觸，及與該源極區 電性接觸’其中，該第二傳導針包括一第二傳導材料，及 其中’該第-傳導釘表面、該第二傳導訂表面、及該閉極 結構表面係共平面。 本發明提供一製造半導體裝置之方法，包括步騾： 提供一半導體基板； 形成一閘極結構，包括： 形成一於該半導體基板表面上之閘極介電質；及 形成一對準在該閘極介電質上之傳導閘極； 开〉成一於該半導體基板内之閘極區； 形成一於該半導體基板内之源極區，其中，一通道區係 置於該汲極區及該源極區間，及其中，該閘極介電質是在 #亥通道區上； 形成一在該閘極結構之邊壁上之絕緣間隔物·， 形成一傳導釘與該絕緣間隔物接觸，及與一選自包括該 汲極區及該源極區之群組之擴散區電性接觸，其中，該傳 導釘包括一傳導材料。 本發明提供一半導體裝置，包括： 一具有一汲極區、一源極區、及一通道區係置於該汲極 區及該源極區間之半導體基板； 一於該半導體基板上之閘極給構，該閘極結構包括： 一閘極介電質在該通道區之一部分上；及 一對準在該閘極介電質上之傳導閘極； 一在該閘極結構之邊壁上之絕緣間隔物； -7- 本纸張尺度適用中國國豕標準(CNS) A4規格(210X297公复) ' -------- 538502 A7
-傳導釘與該絕緣間隔物接觸，及與_選自包括該沒極 區及該源極區之群組之擴散區電性接觸，纟中，該傳導釘 包括一傳導材料〇 " 本發明具有放置相對於一閘極結構之多個傳導接點之優 點，使得在該等傳導接點之間很少有短路之危險。 本發明具有提供實質的彈性於多個傳導接點之空間分配 的優點，並也於在空間上分配傳導柱在該傳導接點上，以 允許形成一各式各樣之傳導路徑至該汲極及該源極。 星A之簡單說明 圖1描述依照本發明之較佳具體實施例之一半導體基板 上一閘極結構之前剖面圖。 圖2描述於已形成一汲極區及一源極區於該半導體基板 中之後之圖1之情況。 圖3描述於已形成絕緣間隔物鄰接該閘極結構之後的情 況0 圖4描述於已形成一氮化物覆蓋層於該閘極結構、該絕 緣間隔物、及該源極區及汲極區之曝光部份之後圖3之情 況。 圖5描述於已形成一絕緣區（IR)於該氮化物覆蓋層上之 後圖4的情況。 圖6描述於已形成一遮罩圖案於該IR上以及一方向性 独刻劑已直接指向該IR上之後圖5的情況。 圖7描述留下該氮化物覆蓋層在適當的地方時於已形成 凹洞於已曝光至該方向性蝕刻劑之IR部份中之後圖6之 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐)
線 五、發明説明（ 5 ) 情況。 圖8描述於已蚀刻掉該氮化物覆蓋層 :兄描述於傳導材料已填充該，形成傳導丄圖 圖1〇描述於一包括傳導柱已形成於該傳導釘之上後圖9 之情況。 圖U描述以透H展示該料Μ傳導柱於三維空間 中之圖10。 圖12描料—連接至閘極結構之傳導閘極之傳導接點 已形成後之圖10之情況。 明之詳細說明 圖！說明於-半導體基板2〇上一閑極結構3〇之前剖面 圖，依照本發明之較佳具體實施例。該半導體基板2〇包括 -半導體材料例如矽。該閘極結構3〇包括：一包括一電絕 緣介電質材料之間極介電質32、_對準在該閘極介電 上之傳導閘極34' —對準在該傳導閘極％上之碎化物層 36、及-對準在财化物層36上之絕緣帽蓋38。該傳導 閘極34包括任何金屬、金屬合金、或攙雜半導體。該傳導 閘極34最好包括多晶矽。該矽化物層％最好有但不是該 閘極〜構30之必要成份，且包括一碎化物，例如珍化鎢， 其具有一比該傳導閘極M更少表層電阻（sheet resistance)。注意，該閘極結構3〇之閘極包括該傳導閘 極34，因該矽化物層36與該傳導閘極34平行組合，故該 矽化物層36用來降低該閘極3〇之總表層電阻。該絕緣帽 __-9· 本紙張尺度適用中國國家標準^7八4規格(削χ撕公爱） 538502 A7 B7 五、發明説明（ 盍38包括一電絕緣材料例如氮化矽，其適合防止該閘極結 構30 (例如，該傳導閘極34或該閘極結構3〇之矽化物層 36)及傳導釘92及94 (如圖9所示接著形成）間之短路i該 絕緣帽蓋38功能如一蝕刻終止及一磨光終止於以後所述之 I虫刻及磨光步驟。該半導體基板2 〇也包括一小溝渠絕緣 體（STI) 22及STI 24以提供該半導體基板2 〇幾何部份間之 電絕緣分離。 圖2描述圖1中已形成一汲極區42及一源極區44於該 半導體基板20中之後，例如，尤其，熟知本項技術之人士 藉任何離子植入技術，使一通道區43係置於該汲極區42 及孩源極區44間。該汲極區42可藉該sti 22可絕緣地與 該半導體基板20之其他部份分開。同樣地，該源極區域 44可藉該STI 24可絕緣地與該半導體基板2〇之其他部 分分開。一可能結構包括：該包括N+材料之汲極區42、 該包括F材料之通道區43、及該包括N+材料之源極區 44。另一可能結構包括：P+材料之汲極區42、N•材料之通 道區43、及P+材料之源極區44。 圖3描述圖2中已形成絕緣間隔物52及54鄰接該閘極 結構30之後的情況，該等絕緣間隔物52及54包括絕緣材 料，例如一氮化物，其用於防止該閘極結構3〇 (例如，該 傳導閘極34或該閘極結構3〇之矽化物層36)與傳導針％ 及94 (如圖9所示接著形成）間之短路。雖然圖3展示在 先鈾已形成該汲極區42及該源極區44之後，形成該等絕 緣間隔物52及54，然該汲極區42及該源極區44可於形成
538502 A7 B7 五、發明説明（7 ) 該等絕緣間隔物52及54之後才形成。 圖4描述圖3中已形成一氮化物覆蓋層60於該閘極結 構30、該絕緣間隔物52及54、該汲極區42之曝光表面、 及該源極區44之曝光表面之後。該氮化物覆蓋層60，其 是最好的但不是強制的，可包括，尤其，氮化矽。該氮化 物覆蓋層60作為一對離子之阻礙離子層，例如，鈉及鉀離 子，其將於圖5所述之後續化學機械磨光（CMP)期間出 現。該氮化物覆蓋層60也作為一蝕刻終止以於姓刻該半導 體基板20及|虫刻該絕緣間隔物52及54(關於與圖7相關之 以後所述之蝕刻製程），作為保護。 圖5描述圖4中已形成一絕緣區（IR) 64於該氮化物覆蓋 層60上之後的結果。該IR 64，其最好包括一研[磷碎化玻 璃（BPSG)，透過與圖9相關敘述而形成之傳導釘用來定義 一電傳導路徑之範圍。該IR 64包括於其已被遮蓋之頂層 表面63以選擇性接收一方向性蝕刻劑後，能被方向性地蝕 刻掉之材料。因此，部份IR 64其後將方向性地被蝕刻掉， 以形成將插入傳導材料來產生本發明之傳導釘的凹洞，將 如之後圖6、7、8及9所述。 回看圖5 ,該IR 64係最初形成於該氮化物覆蓋層6〇上 而位該氮化物覆蓋層60之頂層表面39之上。在形成該初 始IR 64之後，該IR 64藉任何熟知本項技術之人士所知的 万法加以平面化，這些方法例如藉化學機械拋光（CMp)， 導致該IR 64之頂層表面63與該氮化物覆蓋層6〇之頂層表 面之一部份39係共平面，該部份39在該絕緣帽蓋％之 •11-
538502 A7 _____B7 了、發明説明（8~~' ： --- 上。 圖6描述圖5中已形成一遮罩圖案⑽於該IR64上之後 的結果及留下該IR 64之曝光部份於該氮化物覆蓋層6〇、 該第一絕緣間隔物52、該第二絕緣間隔物54、該汲極區 42、及該源極區44之上。該光罩圖案68包括一阻擋蝕刻劑 部份74及一空白部份75。因此，該光罩圖案68遮蓋該讯 64之頂層表面63致使IR 64之頂層表面63之一部份，包括 遠氮化物覆盍層60之頂層表面部份39，被曝光。該光罩 圖案68可藉任何熟知本項技術之人士所知的方法形成。由 圖5開始，例如，該光罩圖案68係可藉由以下步驟形 成·圖案化一於该IR 64之頂層表面63上之光阻、曝光該 光阻、對已曝光之光阻顯影，以形成該空白部份乃、及留 下完整的未曝光之光阻，以形成該阻擋蝕刻劑部份74。 在圖6中，在所示之第一蝕刻步驟中，一方向性蝕刻劑 72可藉例如一反應性離子蝕刻（RIE)方法產生一方向性電漿 而導向該IR 64之頂層表面63之曝光部份。該方向性蝕刻 劑72繼續透過該IR 64且終止在該氮化物覆蓋層6〇上，蝕 刻掉曝露在該方向性蝕刻劑72下之IR 64部份，但不姓刻 掉該氮化物覆蓋層60之任何部分。一較佳RIE方法包括使 用CJ2在大約2 mtorr至大約20 mtorr之範圍内之壓力且在 大約500瓦及大約2000瓦間之功率。該氮化物覆蓋層6〇將 在一第二蝕刻步驟中被蝕刻掉，如以後關於圖8所述。注 意’作為RIE的替代方法’熟知本項技術人士所知之任何可 用方向性蝕刻方法可用於蝕刻掉該IR 64部份。 ¥紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) ---'—
訂
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圖7描述圖6中該第一蝕刻步驟之後的結果。在圖7 中，凹洞82及84藉方向性蝕刻掉該IR 64部份而形成於該 IR 64 (參考圖6)上，使IR區&及66留下。如上所述， 該氮化物覆蓋層60未被該光蝕刻劑所蝕刻。因此，注意於 該半導體基板20内之材料、該第一絕緣間隔物52、該第 二絕緣間隔物54可藉該方向性蝕刻劑蝕刻，該氮化物覆蓋 層60當作一蚀刻終止層，其保護該半導體基板2()絕緣間 隔物52及54免於被該方向性蝕刻劑蝕刻。 圖6展示該遮罩圖案68，其能使該ir 64部份同時以如 上所述之方式姓刻，隨後同時形成圖7所示之凹洞82及 84。但是’其它遮罩圖案可用於幫助形成該凹洞82及84 之其中之一 ’但不是兩者。藉由適當地安排此類其它光阻 圖案之先後順序，該凹洞82及84將被形成於不同時間區 圖8描述用於蝕刻該氮化物覆蓋層6〇之第二蝕刻步驟 之後的圖7。在圖8中，該氮化物覆蓋層之曝光部份藉 一氮化物之特定的姓刻方法而已移除，例如使用CHF3及 〇2結合在大約50 mtorr至大約200 mtorr之範圍内之壓力且 在大約50瓦及大約300瓦間之功率下之rIE。該氮化物覆 蓋層60之未曝光部份尚未姓刻，各留下置於鄰近之凹洞 82及84及在該IR區65及66下之氮化物層61及62。 圖9描述包括已填充該凹洞82及84來各別形成傳導釘 92及94之一金屬傳導材料之後的圖8。然而以傳導材料填 充該等凹洞82及84之前，襯蟄層（liner)86及87已分別形 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
訂
線 538502 A7 B7 五、發明説明（1〇 ) 成’例如藉噴濺沈積，於該凹洞82及84之曝光表面上， 以及分別在該IR區65 '該IR區66、及該絕緣帽蓋38之頂 層表面77、78、及79 (參考圖8)上。圖9之襯墊層86及 87各提供一低電阻接點至該汲極區4 2及該源極區44。對 於一些金屬傳導材料例如銅，該襯墊層86及87也當作一 隨後對孩傳導材料之金屬各擴散至該汲極區42及該源極區 44 <阻礙層。該襯墊層之材料可包括：鈦；氮化鈦、鈦、 及嫣之二層複合物；或氮化鈦、鈦、及鋰之三層複合物。 一較佳觀塾材料包括一鈦及氮化鈦之組合。在已形成之襯 整層86及87之後，例如藉全面性濺射沈積，該凹洞82及 84可藉任何熟知本項技術之人士所知的方法使用該傳導材 料來填充’例如，藉由化學氣相沈積（CVD)拌隨著C Μ P 來形成一平滑頂層表面。 因為該傳導釘92及94係在該閘極結構3〇之相反兩側 上’且不延伸過該閘極結構30之頂層表面31，在該等傳 導釘92及94之間很少有短路之危險。該等凹洞82及84可 以用傳導材料同時地填充，在重疊時間周期時、或在不同 時間周期時。該等傳導釘92及94係自行對準至該閘極結 構30及各別電性接觸該汲極42及該源極料。注意，，電接點 ’’（及其變化）包括電傳導接點。因傳導接點已填充該等凹 洞82及84，該等傳導釘％及_ 94皆包括一金屬，例如： 鎢、銅、或鋁。在該凹洞82中之金屬及在該凹洞84中之 至屬可為相同之金屬或不同之金屬。由已定位之該傳導釘 92及94 ’圖9描述一第一接點層12〇，其包括該傳導釘
線 -14-
538502 A7 -----------B7 五、發明説明（u ) ' ----- 92、邊傳導釘94、及該閘極結構3〇。該第一接點層之 平π頂層表面96可藉任何熟知本項技術人士所知之方法形 成’例如藉⑽之方法。結果，該傳導釘92之頂層表面 泫傳導釘94之頂層表面95、及該閘極結構3〇之頂層 表面39係彼此係共平面且與該第一接點之頂層表面 Τ係共平面。共面之特色幫助於該第-接點| 120上之- 第二接點層13〇之增加’結果有相當大的彈性在該第二接 點層130内空間地放置傳導接點在，如以後與圖10、及η 相關陳述。 圖10描述圖9中該第二接點層13〇 (也是所謂之一中間 層）已形成在該第一電接點^ 12〇之上之後的結果。該第二 接占層130包括傳導柱1〇2及1〇4，及一中間介電質（ild) 106配置於傳導柱1〇2及1〇4之間。該等傳導柱1〇2及1〇4 各傳導性接觸該傳導釘92及舛。該等傳導柱1〇2及1〇4各 G括傳導至屬，例如，鎢、銅、或鋁。該第二接點層 130可藉由下步驟形成··在該第一電接點層12〇之上形成該 ILD 106，使邊凹洞各接觸該傳導釘92及94 ;及使用該傳 導金屬填充該凹洞來形成該等傳導柱1〇2及1〇4。該二凹 洞可藉任何熟知本項技術人士所知之方法形成，例如藉該 反應性離子蝕刻（RIE)之方法。該第二接點層13〇之平滑頂 層表面98可藉任何熟知本項技術人士所知之方法形成，例 如藉CMP之方法。注意，在圖9所示之襯塾層％及87， 係分別包圍該等傳導釘92及94，係呈現於圖1〇中，即使 該襯墊層86及87未明確地在圖1〇所示。同樣地，該傳導
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發明説明 柱102及104具有類似在圖9所示之襯墊層86及87。 同樣地，一第三接點層可形成，其中，該第三接點層包 括二金屬接點，其各傳導性耦合至該傳導柱1〇2及1〇4， 任何有限數目之堆疊接點層可以上述之方法形成。 圖11說明圖10 ’以透視展示一傳導結構於三維中，其 中’遠傳導結構包括：該傳導釘92、該傳導釘94、該傳導 柱102、及該傳導柱1〇4。圖1〇之其他部份具有三維結 構，其不在圖11中顯示。尤其，圖U顯示在該方向2〇〇上 向後擴展之傳導結構，其中，該方向2〇〇係垂直至該剖面 150。該傳導柱1〇2傳導性位於離該剖面15〇之傳導釘92之 一距離Di (在該方向200中）^該傳導柱1〇4傳導性位於離 孩剖面平面150之傳導釘94之一距離〇2 (在該方向2〇〇 中）。該距離D!及D2係各為任意數且彼此獨立。此外，該 等傳導釘92及94可於該第一電接點層12〇之高度範圍η 内’各具有任何要求傳導路徑。例如，該傳導釘9 4可向 後擴展在該方向200中任何要求之距離β ,並且之後在該 方向220中旋轉90度，其中該方向220係垂直至該方向 200。在該傳導釘92及94上任何想要的地方皆可放置該傳 導柱102及104，如藉由該距離〇1及D2表示。於是，有相 當大的彈性，其中該傳導柱102及1〇4係可放置於該第二 電接點層130 (參考圖10)内。因此，本發明允許形成一大 變化之傳導路徑至該汲極42及該源極44 ,其中一傳導路 徑包括’尤其’與該傳導柱102結合之傳導釘92及任何韓 合至遠傳導柱102之其他傳導結構。如另一例子，該傳導 •16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 538502
路徑可包括與該傳導柱1〇4結合之傳導釘％及任何耦合至 該傳導柱104之其他傳導結構。並且注意，可橫向地移動 該傳導柱102及104 (例如，在該方向22〇或該方向23〇 中），只要該傳導柱1〇2及104留在各別具有與該傳導釘％ 及94之傳導接點中。例如，可移動該傳導柱1〇4在該方向 230中以重疊該傳導釘料之邊緣沾，以相同方法，該傳導 柱ι〇2重疊該傳導釘92之邊緣88。 圖12說明圖10於一傳導接點14〇至傳導閘極％已形成 <後的結果，其形成是藉由以下步驟：透過該中層介電質 106及在該中層介電質1〇6上之材料，曝光及例如藉由 的蝕刻來形成一於閘極結構30頂層表面上之凹洞（由該表 面141疋界限），藉蝕刻透過該絕緣帽蓋％以擴展該凹洞 至4矽化物層36之表面37,在該凹洞中形成一傳導襯墊 層（未員示），及使用傳導材料填充該凹洞以形成該傳導接 點140。>王意，該矽化物層％係傳導性的，該傳導接點 140係傳導性耦合至該傳導閘極％。 口人應/主思’用於形成圖1〇及丨丨之傳導柱1〇2及1似之 万法步驟可與用於形成圖12之傳導接點140之方法步驟重 疊。雖該所需之凹洞（例如，在圖12中，由該表面141定 界限之凹洞，及在圖1〇中，將沈積金屬以形成該傳導柱 102及104又凹洞）很可能個別地形成，然填充該凹洞之金 屬沈積物可以-個方法步驟加以形成。同日寺，形成第二電 接.·.占層130之頂層表面98，例如藉由〔Μ?，可以一個方法 步驟加以執行。
裝
538502 五. A7 B7 、發明説明（14 ) 當本發明之較佳及特別之具體實施例已於此作詳述時， 許多修改及變化將變明顯於那些熟知此項技藝之人士。因 此，如附上之申請專利範圍係打算包括所有此類之修改及 變化仍落於本發明精神及範圍内。 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X297公釐)

Claims (1)

  1. 538502 I ----- 第089116314號專利申請案 g it正年，脚β 中文申請專利範圍替換本(92年2月）以痛无/ ^、申#4利範圍 ""^ "" 1. 一種製造半導體裝置之方法，包括下列步驟： 提供一半導體基板； 形成一閘極結構，包括： 形成一於該半導體基板表面上之閘極介電質；及 形成一對準在該閘極介電質上之傳導閘極； 形成一於該半導體基板内之閘極區； 形成一於該半導體基板内之源極區，其中，一通道 區係置於該汲極區及該源極區間，及其中該閘極介電 質是在該通道區上； 形成一在該閘極結構之第一邊壁上之第一絕緣間隔 物； 形成一在菽閘極結構之第二邊壁上之第二絕緣間隔 物； 形成一第一傳導釘與該第一絕緣間隔物接觸，及與 該汲極區電性接觸，且其中該第一傳導釘包括一第一 傳導材料；及 形成一第二傳導釘與該第二絕緣間隔物接觸，及與 該源極區電性接觸，其中，該第二傳導釘包括一第二 傳導材料，且其中該第一傳導釘表面、該第二傳導釘 表面、及該閘極結構表面係共平面； 其中該形成一閘極結構之步驟包括該選自下列群組 之步驟： ’ 形成一對準在該傳導閘極上之矽化物層及形成一對 準在該矽化物層上之絕緣帽蓋。
    >38502 '、申請專利範圍 2·如申請專利範圍$ i:員之方 多晶矽。 傳導間極包括 3·如申請專利範圍第1項 々其中該第-傳導材料 ^ ’’屬 '且孩第二傳導材料包括該金屬。 ;:Γ=利範圍之方法，其中該金屬包括嫣。 金 包括：第利：圍/1项之方法’其中該第-傳導材料 G括-弟-金屬’且該第二傳導材料包括—第二 屬’其不同於該第一金屬。 間 6·如申請專利範圍第11 員之方法，其中，該第—絕緣 隔物包括-氮化物’且其中該第二絕緣間隔物包括 氮化物。 包 7·如申清專利範圍第6項乏女土 甘 ❹負〈万法，其中，該石夕化物層 括矽化鎢，且其中該絕緣帽蓋包括氮化矽。 8.如中請專利範圍第！項之方法，其中該形成一第一 導釘及形成一第二傳導釘之步驟包括： 形成^於$亥汲^極區上之凹洞· 形成 於$亥源極區上之凹洞· 填充於具有該第一傳導材科之汲極區之凹洞； 磨光垓第一傳導材科之頂層表面； 填充於具有該第二傳導材料之汲極區之凹洞；及 磨光凌第二傳導材料之頂層表面。 汲 包 9·如申請專利範圍第7項之方法，其中該形成一於該 極區上之凹洞及形成一於該源極區上之凹洞之步驟 括： 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 2- 538502 A BCD 六、申請專利範圍 形成一於該閘極結構上之氮化物覆蓋層、該第一絕 緣間隔物、該第二絕緣間隔物、該汲極區之曝光表 面、及該源極區之曝光部份； 形成一於該氮化物覆蓋層上之絕緣區（IR); 形成一於該IR上之遮罩圖案，留下該丨尺曝光部份 於該氮化物覆蓋層、該第一絕緣間隔物、該第二絕緣 間隔物、一部份之汲極區、及一部份之源極區上； 方向地姓刻掉該IR曝光部份，留下未蝕刻之氮化物 覆蓋層之曝光部份；及 蚀刻掉該氮化物覆蓋層之曝光部份至/從於該汲極區 上之凹洞及於該源極區上之凹洞。 10·如申請專利範圍第9項之方法，其中該氮化物覆蓋層 包括氮化矽。 11. 如申請專利範圍第9項之方法，其中該iR包括一硼磷 矽化玻璃（BPSG)。 12. 如申請專利範圍第1項之方法，進一步包括形成一中 間層之製程，該中間層包括一第一傳導柱及一第二傳 導柱，該製程包括： 形成該第一傳導柱，傳導性耦合至該第一傳導釘； 及 形成該第二傳導柱，傳導性耦合至該第二傳導釘。 13. 如申凊專利範圍第1項之方法，進一步包括形成一傳 導接點至該傳導閘極。 14· 一種半導體裝置，包括： 本紙張尺度適用中國國家標準((^18) A4規格(210 X 297公釐) 538502 圍範利 專 請 中 A B c D 具有一；及極區 '一源極區、及一通道區係置於該 沒極區及該源極區間之半導體基板； 一於該半導體基板上之閘極結構，該閘極結構包 括： 一閘極介電質在該通道區之一部分上；及 一對準在該閘極介電質上之傳導閘極； 一在該閘極結構之第一邊壁上之第一絕緣間隔物； 一在該閘極結構之第二邊壁上之第二絕緣間隔物； 一第一傳導釘與該第一絕緣間隔物接觸，及與該汲 極區電性接觸，其中，該第一傳導釘包括一第一傳導 材料；及 一第二傳導釘與該第二絕緣間隔物接觸，及與該源 極區電性接觸，其中，該第二傳導釘包括一第二傳導 枋料，且其中該第一傳導釘表面、該第二傳導釘表 面、及該閘極結構表面係共平面； 其中該閘極結構進一步包括一選自下列群組之帽蓋 結構： 一對準在該傳導閘極上之矽化物層及一對準在該矽 化物層上之絕緣帽蓋。 15. 如申請專利範圍第1 4項之半導體裝置，其中該傳導 閘極包括多晶碎。 16. 如申請專利範圍第1 4項之半導體裝置，其中該第一 傳導材料包括一金屬，且該第二傳導材料包括該金 屬。 -4- 本紙張尺度適用中國國豕標準(CNS) A4規格(210 X 297公董） 17.如申請專利範圍第1 6項之半導體裝置，其中該金屬 包括鶴。 如申叫專利範圍第丨4項之半導體裝置，其中，該第 一傳導材料包括一第一金屬，且該第二傳導材料包栝 一第二金屬，其不同於該第一金屬。 19·如申請專利範圍第1 4項之半導體裝置，其中，該第 一絕緣間隔物包括一氮化物，且其中該第二絕緣間隔 物包括一氮化物。 20. 如申请專利範圍第1 4項之半導體裝置，其中，該梦 化物層包括矽化鎢，且其中該絕緣帽蓋包括氮化矽。 21. 如申請專利範圍第1 4項之半導體裝置，進一步包 括： 弟一纟s纟豕區與該第一傳導針接觸及與該半導體基 板表面接觸；及一第二絕緣區與該第二傳導釘接觸及 與遠半導體基板表面接觸， 其中，該半導體基板進一步包括：一第一小溝渠絕 緣體（STI)與該沒極區接觸及與該第一絕緣區接觸；及 一第二（STI)與該源極區接觸及與該第二絕緣區接觸。 2Z如申請專利範圍第2 1項之半導體裝置，其中，該第 一絕緣區包括一硼磷矽化玻璃（BPSG)，且其中該第二 絕緣區包括該BPSG。 23·如申請專利範圍第i 4項之半導體裝置，進—步包栝 一中間層，其包括： 一第一傳導柱傳導性耦合至該第一傳導釘；及 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 538502 A8 B8 C8 D8 、申請專利範圍 一第二傳導柱傳導性耦合至該第二傳導釘。 24.如申請專利範圍第2 3項之半導體裝置，進一步包括 一傳導接點至該傳導閘極。 2 5. 如申請專利範圍第1項之方法，其中形成一帽蓋 結構之步騾包括形成一對準在該傳導閘極上之絕緣帽 蓋。 2 6. 如申請專利範圍第1 4項之半導體裝置，其中該帽 蓋結構包括一對準在該傳導閘極上之絕緣帽蓋。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685798A (zh) * 2008-09-10 2010-03-31 Arm有限公司 在扩散区域上提供栅极接触的集成电路及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613623B1 (en) * 2001-08-20 2003-09-02 Taiwan Semiconductor Manufacturing Company High fMAX deep submicron MOSFET
JP2004152790A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
US7306552B2 (en) * 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
KR101399099B1 (ko) 2008-06-02 2014-05-26 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법
JP5434360B2 (ja) 2009-08-20 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
US8946828B2 (en) 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
DE102010002411B4 (de) * 2010-02-26 2012-10-31 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
CN102237311B (zh) * 2010-04-21 2015-06-17 中国科学院微电子研究所 半导体器件及其制作方法
US8765491B2 (en) * 2010-10-28 2014-07-01 International Business Machines Corporation Shallow trench isolation recess repair using spacer formation process
KR101887414B1 (ko) * 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9799567B2 (en) 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
US11276767B2 (en) 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US10797046B1 (en) * 2019-03-29 2020-10-06 GlobalFoundries, Inc. Resistor structure for integrated circuit, and related methods
US11289375B2 (en) 2020-03-23 2022-03-29 International Business Machines Corporation Fully aligned interconnects with selective area deposition
CN111739839B (zh) * 2020-06-23 2021-07-02 武汉新芯集成电路制造有限公司 自对准接触孔的制造方法、半导体器件的制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272881A (en) 1979-07-20 1981-06-16 Rca Corporation Method for making a closed gate MOS transistor with self-aligned contacts with dual passivation layer
US4517729A (en) 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
FR2582445B1 (fr) * 1985-05-21 1988-04-08 Efcis Procede de fabrication de transistors mos a electrodes de siliciure metallique
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
US4795718A (en) * 1987-05-12 1989-01-03 Harris Corporation Self-aligned contact for MOS processing
US5043790A (en) 1990-04-05 1991-08-27 Ramtron Corporation Sealed self aligned contacts using two nitrides process
US5422289A (en) * 1992-04-27 1995-06-06 National Semiconductor Corporation Method of manufacturing a fully planarized MOSFET and resulting structure
US5286667A (en) 1992-08-11 1994-02-15 Taiwan Semiconductor Manufacturing Company Modified and robust self-aligning contact process
US5393704A (en) 1993-12-13 1995-02-28 United Microelectronics Corporation Self-aligned trenched contact (satc) process
JP3215320B2 (ja) 1996-03-22 2001-10-02 株式会社東芝 半導体装置の製造方法
US5866919A (en) * 1996-04-16 1999-02-02 Lg Electronics, Inc. TFT array having planarized light shielding element
US5804846A (en) * 1996-05-28 1998-09-08 Harris Corporation Process for forming a self-aligned raised source/drain MOS device and device therefrom
US5773331A (en) 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
US5920780A (en) 1997-01-31 1999-07-06 Mosel Vitelic Incorporated Method of forming a self aligned contact (SAC) window
TW320765B (en) 1997-02-22 1997-11-21 United Microelectronics Corp Manufacturing method of self-aligned contact of dynamic random access memory
US5849622A (en) * 1997-03-07 1998-12-15 Advanced Micro Devices, Inc. Method of forming a source implant at a contact masking step of a process flow
US5976930A (en) * 1997-04-25 1999-11-02 Micron Technology, Inc. Method for forming gate segments for an integrated circuit
US5763312A (en) 1997-05-05 1998-06-09 Vanguard International Semiconductor Corporation Method of fabricating LDD spacers in MOS devices with double spacers and device manufactured thereby
JPH1126757A (ja) 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
US5807779A (en) 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process
JPH11177089A (ja) 1997-12-16 1999-07-02 Hitachi Ltd 半導体装置の製造方法
US6387759B1 (en) * 1998-05-18 2002-05-14 Hyundai Electronics Industries Co., Ltd. Method of fabricating a semiconductor device
TW400612B (en) * 1998-10-19 2000-08-01 United Microelectronics Corp The manufacturing method of a transistor
US5950090A (en) * 1998-11-16 1999-09-07 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
US6180453B1 (en) * 1998-12-21 2001-01-30 Vanguard International Semiconductor Corporation Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared
US6124192A (en) * 1999-09-27 2000-09-26 Vanguard International Semicondutor Corporation Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685798A (zh) * 2008-09-10 2010-03-31 Arm有限公司 在扩散区域上提供栅极接触的集成电路及其制造方法
CN101685798B (zh) * 2008-09-10 2014-03-26 Arm有限公司 在扩散区域上提供栅极接触的集成电路及其制造方法

Also Published As

Publication number Publication date
US6946376B2 (en) 2005-09-20
KR20010077992A (ko) 2001-08-20
US6445050B1 (en) 2002-09-03
KR100400708B1 (ko) 2003-10-08
JP2001267421A (ja) 2001-09-28
US20020158286A1 (en) 2002-10-31

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