JPS6376480A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6376480A JPS6376480A JP21956286A JP21956286A JPS6376480A JP S6376480 A JPS6376480 A JP S6376480A JP 21956286 A JP21956286 A JP 21956286A JP 21956286 A JP21956286 A JP 21956286A JP S6376480 A JPS6376480 A JP S6376480A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に係シ、特に、短チ
ヤネル効果の抑制やパンチスル耐圧の向上に好適な埋込
みゲート型Ｍｏ５ｔ・ランリスタとその製造方法に関す
る。
ヤネル効果の抑制やパンチスル耐圧の向上に好適な埋込
みゲート型Ｍｏ５ｔ・ランリスタとその製造方法に関す
る。
半導体基板面に溝を設け、その溝部にゲート電極を埋込
む、いわゆる埋込みゲート型ＭＯ８）ランリスタ（以降
、単に埋込みゲート素子と称する）は１例えば特開昭５
１−１０４２８２ 号として公知であり第２図に示すご
とき＃？面構造を有している。
む、いわゆる埋込みゲート型ＭＯ８）ランリスタ（以降
、単に埋込みゲート素子と称する）は１例えば特開昭５
１−１０４２８２ 号として公知であり第２図に示すご
とき＃？面構造を有している。
図に於て、１は半導体基板、２はフィルド酸化膜３、及
び４は各々ソース、ドレイン拡牧層領域、５はゲート絶
縁膜、６はゲート電極であシ、その底面はソース拡散層
領域３及びドレイン拡散層領域４の各底面よシ基板内部
に位置し、かつその断面形状も矩形もしくは０字又はＶ
字形状を有している。７は表面保護膜、８及び９は各々
ソース、ドレイン電極である。第２図のごとき埋込みゲ
ート素子の特長はゲート底面より上部にソース・ドレイ
ン接合を配置することによりパンチスル耐圧の向上と短
チヤネル効果の抑制をはかることにある。すなわち、埋
込みゲート素子に於てはゲート電極６下部にはソース・
ドレイ／拡散層が構成されていないため、ドレイン強電
界が基板表面と平行方向に作用し、ゲート電界を変調さ
せるいわゆる二次元効果が緩和される。したがって埋込
みゲート素子は実効チャネル長が１μｍ以下の超微細Ｍ
Ｏ８型トランジスリス高耐圧化に有効である。
び４は各々ソース、ドレイン拡牧層領域、５はゲート絶
縁膜、６はゲート電極であシ、その底面はソース拡散層
領域３及びドレイン拡散層領域４の各底面よシ基板内部
に位置し、かつその断面形状も矩形もしくは０字又はＶ
字形状を有している。７は表面保護膜、８及び９は各々
ソース、ドレイン電極である。第２図のごとき埋込みゲ
ート素子の特長はゲート底面より上部にソース・ドレイ
ン接合を配置することによりパンチスル耐圧の向上と短
チヤネル効果の抑制をはかることにある。すなわち、埋
込みゲート素子に於てはゲート電極６下部にはソース・
ドレイ／拡散層が構成されていないため、ドレイン強電
界が基板表面と平行方向に作用し、ゲート電界を変調さ
せるいわゆる二次元効果が緩和される。したがって埋込
みゲート素子は実効チャネル長が１μｍ以下の超微細Ｍ
Ｏ８型トランジスリス高耐圧化に有効である。
上記従来の埋込みゲート素子は特開昭５１−１０４２８
２号にも記載されているごとくゲート電極を埋込むべき
溝の形成にドライエツチング法が用いられている。この
ドライエツチングによシ汚染物質やひずみが溝端部に残
置されるためドライエツチング工程段のｄ温熱処理によ
シ汚染物質の拡散や、結晶欠陥が発生し、溝端部におけ
るゲート絶縁膜の耐圧低下やドレイン接合耐圧不良など
の問題があった。ゲート電極を埋込むべき溝形成を半導
体基板の異方性エツチングによ如行い、表面部にＶ字型
溝を形成する技術も知られているが、湿式異方性エツチ
ングで形成される１字溝底部に於ても応力集中に基づく
結晶欠陥の発生の問題は解消されない。
２号にも記載されているごとくゲート電極を埋込むべき
溝の形成にドライエツチング法が用いられている。この
ドライエツチングによシ汚染物質やひずみが溝端部に残
置されるためドライエツチング工程段のｄ温熱処理によ
シ汚染物質の拡散や、結晶欠陥が発生し、溝端部におけ
るゲート絶縁膜の耐圧低下やドレイン接合耐圧不良など
の問題があった。ゲート電極を埋込むべき溝形成を半導
体基板の異方性エツチングによ如行い、表面部にＶ字型
溝を形成する技術も知られているが、湿式異方性エツチ
ングで形成される１字溝底部に於ても応力集中に基づく
結晶欠陥の発生の問題は解消されない。
本発明の目的は上記した従来埋込みゲート素子の問題点
を解消し、Ｉｌ！形成とその後の高温熱処理工程により
ても汚染物質の侵入や結晶欠陥の発生がない溝形成技術
の提供とそれに基づく超微細高耐圧特性を有する埋込み
ゲート素子を提供することにある。
を解消し、Ｉｌ！形成とその後の高温熱処理工程により
ても汚染物質の侵入や結晶欠陥の発生がない溝形成技術
の提供とそれに基づく超微細高耐圧特性を有する埋込み
ゲート素子を提供することにある。
本発明は単結晶半導体基板へのイオン注入によ多形成さ
れる非晶質領域がｓ＆ｇ４酸溶液によシ極めて選択性よ
く除去できる事を見出した事実に基づく。上記目的は溝
形成子だ領域以外を覆うイオン打込みマスク層の形成、
上記マスク層を用いたイオン注入により埋込みゲート電
極構成予定領域の非晶質化とその選択除去による開孔、
開孔面へのゲート絶縁膜の形成ならびにゲート電極材料
の埋込みにより達成される。本発明に於ては溝部形状は
イオン注入条件、注入量、加速エネルギ、イオン種によ
シー義的に決定される。溝加工はドライエツチングによ
らず湿式法である。
れる非晶質領域がｓ＆ｇ４酸溶液によシ極めて選択性よ
く除去できる事を見出した事実に基づく。上記目的は溝
形成子だ領域以外を覆うイオン打込みマスク層の形成、
上記マスク層を用いたイオン注入により埋込みゲート電
極構成予定領域の非晶質化とその選択除去による開孔、
開孔面へのゲート絶縁膜の形成ならびにゲート電極材料
の埋込みにより達成される。本発明に於ては溝部形状は
イオン注入条件、注入量、加速エネルギ、イオン種によ
シー義的に決定される。溝加工はドライエツチングによ
らず湿式法である。
マスク材を用いたイオン注入によ多形成される非晶質層
領域はマスク端より逆Ω形状でマスク材下部の単結晶半
導体基板にまで延在される。上記の非晶質層領域形状に
は端部が存在せず、したがって非晶質層領域の選択除去
後、高温熱処理工程を経ても応力集中がないため結晶欠
陥の発生は抑制される。さらに上記選択除去は湿式法に
よるものであり、ドライエツチングに基づく汚染物質混
入の問題も生じない１本発明に基づけば逆Ω形状のゲー
ト電極を単結晶半導体基板内に構成できるが上記構造を
有する超微細ＭＯＳトランジスタに於てはゲート電極形
成に用いるマスク幅に比べて幅広いゲート長を素子寸法
の増大なしに構成できるので超微細でかつ高耐圧特性を
実現できる。すなわち、従来の埋込みゲート素子との比
較に於て超微細化、及び高耐圧特性の点でも有利となる
。
領域はマスク端より逆Ω形状でマスク材下部の単結晶半
導体基板にまで延在される。上記の非晶質層領域形状に
は端部が存在せず、したがって非晶質層領域の選択除去
後、高温熱処理工程を経ても応力集中がないため結晶欠
陥の発生は抑制される。さらに上記選択除去は湿式法に
よるものであり、ドライエツチングに基づく汚染物質混
入の問題も生じない１本発明に基づけば逆Ω形状のゲー
ト電極を単結晶半導体基板内に構成できるが上記構造を
有する超微細ＭＯＳトランジスタに於てはゲート電極形
成に用いるマスク幅に比べて幅広いゲート長を素子寸法
の増大なしに構成できるので超微細でかつ高耐圧特性を
実現できる。すなわち、従来の埋込みゲート素子との比
較に於て超微細化、及び高耐圧特性の点でも有利となる
。
本発明に基づく逆Ω形状の加工精度、及びその再現性は
イオン注入条件によシ決定されるので従来のドライエツ
チング法等に比べても極めて優れていることは言うまで
もない。
イオン注入条件によシ決定されるので従来のドライエツ
チング法等に比べても極めて優れていることは言うまで
もない。
以下、本発明を実施例によってさらに詳細に説明する。
説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。
示されているので注意を要する。
また説明を簡明にするため各部の材質、製造工程条件、
半導体層の導電型等を規定して述べるが材−質、製造工
程条件、及び導電型はこれに限定されるものではないこ
とは言うまでもない。
半導体層の導電型等を規定して述べるが材−質、製造工
程条件、及び導電型はこれに限定されるものではないこ
とは言うまでもない。
実施例１
第３図（Ａ）、（Ｂ）及び第１図は本発明による半導体
装置及びその夷遣方法の第１の実施例を示した断面図で
ある。
装置及びその夷遣方法の第１の実施例を示した断面図で
ある。
Ｐ型巣結晶シリコン基板１に公知の素子間分離技術を用
いて厚いフィルド酸化膜２を形成した後シリコン酸化膜
とシリコン窒化膜の薄い重合せ膜（８ｉｏｚ ８ ｉ
ｓＮ＜膜と略記する）１０を全面に形成し、上記Ｓ ｉ
Ｏ２Ｓ １ｓＮ４１ｉＸ １０を介した砒素（Ａ８）
のイオン注入とその後の活性化熱処理によシ半導体基板
１表面近傍に高濃度Ｎ０型層３及び４を形成した。次に
テトラエｌ−＝？ジシラン（Ｓ ｉ （ＯＣ２）Ｌｌ
）４ ）の化学気相反応によｐ１μｍ厚のシリコン酸化
膜１１を堆積した。この状態よシゲート電極形成予定領
域部のシリコン酸化膜１１、及び８ｉ（ｈ ５ｉａＮ
４膜１０をドライエツチング法によシ選択的に除去して
から再び全面に薄いシリコン窒化膜１２を堆積した。続
いてシリコン窒化ｆｉ１２をシリコン基板１主表面と垂
直方向にのみエツチングし、シリコン酸化膜１１の側壁
部分にのみシリコン窒化膜１２を残置せしめた。
いて厚いフィルド酸化膜２を形成した後シリコン酸化膜
とシリコン窒化膜の薄い重合せ膜（８ｉｏｚ ８ ｉ
ｓＮ＜膜と略記する）１０を全面に形成し、上記Ｓ ｉ
Ｏ２Ｓ １ｓＮ４１ｉＸ １０を介した砒素（Ａ８）
のイオン注入とその後の活性化熱処理によシ半導体基板
１表面近傍に高濃度Ｎ０型層３及び４を形成した。次に
テトラエｌ−＝？ジシラン（Ｓ ｉ （ＯＣ２）Ｌｌ
）４ ）の化学気相反応によｐ１μｍ厚のシリコン酸化
膜１１を堆積した。この状態よシゲート電極形成予定領
域部のシリコン酸化膜１１、及び８ｉ（ｈ ５ｉａＮ
４膜１０をドライエツチング法によシ選択的に除去して
から再び全面に薄いシリコン窒化膜１２を堆積した。続
いてシリコン窒化ｆｉ１２をシリコン基板１主表面と垂
直方向にのみエツチングし、シリコン酸化膜１１の側壁
部分にのみシリコン窒化膜１２を残置せしめた。
しかる後、露出され九シリコン基板１を約５０ｎｍドラ
イエツチングによりｅ直方向にエツチングした。この状
態で燐（Ｐ）を注入量ｌＸｌ０”Ｃｒｎ−” ％加速エ
ネルギ１５０ＫｅＶの条件でイオン注入し、単結晶シリ
コン基板１が露出された領域に非晶質層領域１３を形成
した（第３図（Ａ））。
イエツチングによりｅ直方向にエツチングした。この状
態で燐（Ｐ）を注入量ｌＸｌ０”Ｃｒｎ−” ％加速エ
ネルギ１５０ＫｅＶの条件でイオン注入し、単結晶シリ
コン基板１が露出された領域に非晶質層領域１３を形成
した（第３図（Ａ））。
第３図（Ａ）の状態に於て、１６０Ｃに加熱した熱燐酸
溶液により処理して非晶質層領域１３のみを選択的に除
去し逆Ω形状の開孔を単結晶シリコン基板１内に設けた
。続いて非晶質層領域界面近傍に極めて薄く局在してい
る欠陥層を弗硝酸溶液で軽くエツチングして除去した。
溶液により処理して非晶質層領域１３のみを選択的に除
去し逆Ω形状の開孔を単結晶シリコン基板１内に設けた
。続いて非晶質層領域界面近傍に極めて薄く局在してい
る欠陥層を弗硝酸溶液で軽くエツチングして除去した。
上記の開孔形成により高濃度Ｎ９層は分離され、ソース
拡散層領域３とドレイン拡散層領域４が形成される。こ
の状態よシ低温（ｓ ｓ ｏＣ）湿式熱酸化法によシ露
出されている開孔面にシリコン酸化膜を成長させゲート
絶縁膜５とした。低温湿式熱酸化に於ては高濃度Ｎ０層
部に成長するシリコン酸化膜５は厚く、低濃度のシリコ
ン基板１部に於ては薄く形成される。尚、この状態から
シリコン基板１部に成長されたシリコン酸化膜のみを除
去し、高温熱酸化によシ再び薄いシリコン酸化膜を成長
しなおしてもよ−。ソース拡散層領域３及びドレイン拡
散層領域４部に成長させるゲート絶縁膜５膜厚を厚く構
成する必要のない場合は低温湿式熱酸化工程のかわりに
通常の高温熱酸化法を用いれば良い。
拡散層領域３とドレイン拡散層領域４が形成される。こ
の状態よシ低温（ｓ ｓ ｏＣ）湿式熱酸化法によシ露
出されている開孔面にシリコン酸化膜を成長させゲート
絶縁膜５とした。低温湿式熱酸化に於ては高濃度Ｎ０層
部に成長するシリコン酸化膜５は厚く、低濃度のシリコ
ン基板１部に於ては薄く形成される。尚、この状態から
シリコン基板１部に成長されたシリコン酸化膜のみを除
去し、高温熱酸化によシ再び薄いシリコン酸化膜を成長
しなおしてもよ−。ソース拡散層領域３及びドレイン拡
散層領域４部に成長させるゲート絶縁膜５膜厚を厚く構
成する必要のない場合は低温湿式熱酸化工程のかわりに
通常の高温熱酸化法を用いれば良い。
ゲート絶縁膜５の形成後、開孔部を埋めるごとく厚く多
結晶シリコン膜（又は非晶質シリコン膜）を堆積し、ド
ライエツチングによシ基板主弐面と垂直方向にエツチン
グし、上記開孔部領域にのみ残置させ、ゲート電極６を
構成した（第３図（Ｂ））。
結晶シリコン膜（又は非晶質シリコン膜）を堆積し、ド
ライエツチングによシ基板主弐面と垂直方向にエツチン
グし、上記開孔部領域にのみ残置させ、ゲート電極６を
構成した（第３図（Ｂ））。
第３図ＣＢ）の状態よシＳ ｉｃｈ −ｓ ｉ３Ｎ４膜
１０、及びシリコン窒化ｄ１２をマスクとしてシリコン
酸化膜１１を除去し、続いてＳ ｉＯｚ Ｓ ｉｓ
Ｎ４膜１０、シリコン窒化膜１２を除去する。続いて燐
がわずかに添加されたシリコン酸化膜を全面に堆積し表
面保護膜７とした。その後、公知の配線形成技術に基づ
き表面保護ｆ＆７の所望置所への開孔とアルミニ９ム（
Ａｔ）を主材とする金属膜でソース電極８やドレイン電
極９を含む所望の電極、配線を形成した（第１図）。
１０、及びシリコン窒化ｄ１２をマスクとしてシリコン
酸化膜１１を除去し、続いてＳ ｉＯｚ Ｓ ｉｓ
Ｎ４膜１０、シリコン窒化膜１２を除去する。続いて燐
がわずかに添加されたシリコン酸化膜を全面に堆積し表
面保護膜７とした。その後、公知の配線形成技術に基づ
き表面保護ｆ＆７の所望置所への開孔とアルミニ９ム（
Ａｔ）を主材とする金属膜でソース電極８やドレイン電
極９を含む所望の電極、配線を形成した（第１図）。
上記の製造工程を経て製造された半導体装置に於ては埋
込みゲート電極６の断面形状に明確な端部が存在せず透
過型電子顕微鏡による断面観察によっても結晶欠陥の発
生が見出されなかった。又ゲート電極６とソース拡散層
領域３又はドレイン拡散層領域４間のゲート絶縁膜耐圧
にも不良が見られ１０’Ｖ／ｃｒｎ以上の絶縁耐圧が得
られた。
込みゲート電極６の断面形状に明確な端部が存在せず透
過型電子顕微鏡による断面観察によっても結晶欠陥の発
生が見出されなかった。又ゲート電極６とソース拡散層
領域３又はドレイン拡散層領域４間のゲート絶縁膜耐圧
にも不良が見られ１０’Ｖ／ｃｒｎ以上の絶縁耐圧が得
られた。
さらに本実施例に基づいたゲート電極５０半導体基板上
におけるゲート長、シリコン酸化膜１１の開孔幅が０．
２μｍと極微細なトランジスタの場合に於てもシリコン
基板ｌ内の最大ゲート長は０．６μｍに設定さｎ、ドレ
イン−ソース間耐圧も１２Ｖと高耐圧特性が実現できた
。上記は従来の埋込みゲート素子の基板内埋込み部ゲー
ト長がゲート加工長（マスク長）にくらべ同一かむしろ
短かかった事実、したがって、ゲート長の微細化によシ
ソース・ドレイン間耐圧が大幅に低ドした従来傾向を著
しく改番したことを意味する。
におけるゲート長、シリコン酸化膜１１の開孔幅が０．
２μｍと極微細なトランジスタの場合に於てもシリコン
基板ｌ内の最大ゲート長は０．６μｍに設定さｎ、ドレ
イン−ソース間耐圧も１２Ｖと高耐圧特性が実現できた
。上記は従来の埋込みゲート素子の基板内埋込み部ゲー
ト長がゲート加工長（マスク長）にくらべ同一かむしろ
短かかった事実、したがって、ゲート長の微細化によシ
ソース・ドレイン間耐圧が大幅に低ドした従来傾向を著
しく改番したことを意味する。
本発明によれば埋込みゲート構造に端部を発生させない
ので結晶欠陥の発生や汚染物質残存による絶縁耐圧の低
下を生じさせない効果がある。さらに本発明によれば埋
込みゲート形状はイオン注入技術によってのみ決定され
るので従来のドライエツチング技術等に比べても格段に
制御性・再現性に優れている。また本発明によれば半導
体基板上で占有するゲート電極長に比べ半導体基板内に
埋込まれたゲート電極長を長く構成できるので超微細半
導体装置に於ても高耐圧特性を確保できる効果が得られ
る。
ので結晶欠陥の発生や汚染物質残存による絶縁耐圧の低
下を生じさせない効果がある。さらに本発明によれば埋
込みゲート形状はイオン注入技術によってのみ決定され
るので従来のドライエツチング技術等に比べても格段に
制御性・再現性に優れている。また本発明によれば半導
体基板上で占有するゲート電極長に比べ半導体基板内に
埋込まれたゲート電極長を長く構成できるので超微細半
導体装置に於ても高耐圧特性を確保できる効果が得られ
る。
第１図は本発明の一実施例を示す半導体装置の断面図、
第２図は従来の埋込みゲート構造半導体装置を示す断面
図、第３図（Ａ）及びＣＢ）は奉唱３ 区 （Ｅｌ）
第２図は従来の埋込みゲート構造半導体装置を示す断面
図、第３図（Ａ）及びＣＢ）は奉唱３ 区 （Ｅｌ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主表面下部にソース拡散領域、ドレイ
ン拡散領域、及びゲート電極が構成された半導体装置に
於て、該ソース拡散層領域と該ドレイン拡散層領域との
間隔は半導体内部に比較して主表面近傍で狭く構成され
ていることを特徴とする半導体装置。 ２、単結晶半導体基板にイオン注入により非晶質領域を
形成する工程、該非晶質領域を選択的に除去する工程、
該除去領域表面に絶縁膜を形成する工程、該絶縁膜の少
なくとも一部に接してゲート電極を構成する工程を有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956286A JPS6376480A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956286A JPS6376480A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376480A true JPS6376480A (ja) | 1988-04-06 |
Family
ID=16737451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21956286A Pending JPS6376480A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376480A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
| JP2008091917A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | バルブ型埋め込みチャネルを備えた半導体素子及びその製造方法 |
| JP2008108923A (ja) * | 2006-10-26 | 2008-05-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1986
- 1986-09-19 JP JP21956286A patent/JPS6376480A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
| US7041556B2 (en) | 2001-08-30 | 2006-05-09 | Micron Technology, Inc. | Vertical transistor and method of making |
| US7355244B2 (en) | 2001-08-30 | 2008-04-08 | Micron Technology, Inc. | Electrical devices with multi-walled recesses |
| JP2008091917A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | バルブ型埋め込みチャネルを備えた半導体素子及びその製造方法 |
| JP2008108923A (ja) * | 2006-10-26 | 2008-05-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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