KR960015955A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR960015955A
KR960015955A KR1019940028185A KR19940028185A KR960015955A KR 960015955 A KR960015955 A KR 960015955A KR 1019940028185 A KR1019940028185 A KR 1019940028185A KR 19940028185 A KR19940028185 A KR 19940028185A KR 960015955 A KR960015955 A KR 960015955A
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박상훈
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 반도체기판상에 게이트산화막과 다결정 실리콘층을 형성하고, 상기 다결정실리콘층에 POC1₃을 도핑하며, 이때 다결정 실리콘층상에 자연산화막이 형성되고, 상기 자연산화막상에 게이트전극 마스크를 형성한 후, 이를 마스크로 노출되어 있는 자연산화막과 소정 두께의 다결정 실리콘층을 이방성식각방법으로 식각하여 자연산화막 패턴과 단차가 진 다결정 실리콘층을 형성하며, 상기 두께가 얇은 다결정 실리콘층 하부의 반도체기판에 두차례의 경사 이온주입 방법으로 저농도 불순물 확산영역을 형성한 후, 상기 단차의 측벽에 절연 스페이서를 형성하고, 이를 마스크로 나머지 두께의 다결정 실리콘층과 게이트산화막을 이방성식각방법으로 제거하여 반도체기판을 노출시키고, 다시 이온주입하여 상기 저농도 불순물 확산영역과 중첩되는 고농도 불순물 확산영역을 형성하며, 상기 노출되어 있는 반도체기판의 표면에 실리사이드막을 형성하였으므로, 자연산화막 제거 공정 없이 MOSFET를 형성하여 게이트산화막에 언더??이 발생되지 않고 실리사이드막에 의해 구동전압이 안정되므로 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 재2E도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도,
제3도는 본 발명의 다른 실시예에 따른 반도체소자의 단면도.

Claims (10)

  1. 제1도전형의 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 다결정 실리콘층을 형성하는 공정과, 상기 다결정 실리콘층에 POC13을 도핑하고 상기 다결정 실리콘층의 상부에 POC13자연산화막을 형성하는 공정과, 상기 다결정 실리콘층에서 게이트전극으로 예정되어 있는 부분 상측의 자연산화막상에 강광막패턴을 형성하는 공정과, 상기 강광막패턴에 의해 노출되어 있는 자연산화막과 예정된 두께의 다결정 실리콘층을 제거하여 자연산화막 패턴과 단차가 진 다결정 실리콘층을 형성하는 일차 식각 공정과, 상기 두께가 얇은 다결정 실리콘층 하부의 반도체기판에 제2도전형의 불순물로 저농도 불순물 확산영역을 형성하는 공정과, 상기 다결정 실리콘층 단차의 측벽에 절연 스페이서를 형성하는 공정과, 상기 절연 스페이서 양측의 반도체기판에 상기 저농도 불순물 확산영역과 중첩되는 제2도전형의 불순물로 고농도 불순물 확산영역을 형성하는 공정과, 상기 두께가 얇은 다결정 실리콘층과 게이트산화막을 순차적으로 제거하여 반도체기판을 노출시키는 이차식각 공정과, 상기 반도체기판의 표면에 실리사이드막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2도전형이 각각 P 및 N형인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 일이차 식각공정을 이방성식각방법으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 저농도 불순물 확산영역 형성공정을 ±7°의 범위에서 양측으로 두차례 경사 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 절연 스페이서를 TEOS, 저온 산화막 및 질화막으로 이루어지는 군에서 임의로 선택되는 하나의 절연물질을 전면 도포한 후, 전면 이방성식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 고농도 불순물 확산영역 형성공정을 반도체기판에 수직한 방향에서 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 실리사이드막을 Ti, Ta, Cr, Mo, Nb 및 선택적 W으로 이루어지는 군에서 임의로 선택되는 하나의 금속으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 실리사이드막 형성 공정시 실리사이드화하지 않은 부분의 금속을 산화시켜 상기 자연산화막 페턴과 전연 스페이서의 상측에 금속 산화막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 실리사이드막을 보호하기 위한 절연막을 상기 실리사이드막을 형성한 전표면에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 절연막을 열산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940028185A 1994-10-31 1994-10-31 반도체소자의 제조방법 Withdrawn KR960015955A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030044340A (ko) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법
KR100399904B1 (ko) * 1996-06-21 2003-12-24 주식회사 하이닉스반도체 반도체소자의베리어금속층형성방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399904B1 (ko) * 1996-06-21 2003-12-24 주식회사 하이닉스반도체 반도체소자의베리어금속층형성방법
KR20030044340A (ko) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법

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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19941031

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid