KR100399904B1 - 반도체소자의베리어금속층형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 공정을 단순화시키며, 접합 파괴 현상의 발생을 방지하기 위하여 티타늄(Ti)을 증착한 후 이온을 주입하므로써 티타늄 나이트라이트(TiN)를 증착하지 않고도 확산 방지 효과를 얻을 수 있으며, 공정 시간이 단축되어 소자의 수율이 증대될 수 있다. 또한 금속의 층덮힘이 향상되어 후속 공정을 용이하게 실시할 수 있는 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.

Description

반도체 소자의 베리어 금속층 형성 방법
본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 특히 공정을 단순화시키며 접합 파괴 현상의 발생을 방지할 수 있도록 한 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조에 사용되는 베리어 금속(Barrier Metal)은실리콘 기판에 형성된 접합부에 알루미늄(Al)과 같은 금속이 접촉되는 경우 알루미늄(Al)과 실리콘(Si)의 상호 확산에 의해 발생되는 접합 파괴(Junction Spiking) 현상을 방지하기 위하여 금속층을 형성하기 전에 증착하는 확산 방지용 금속이다. 그러므로 베리어 금속은 알루미늄(A1) 및 실리콘(Si)과의 반응성이 없어야 하고, 고온에서 열적 안정성이 우수해야 하며, 또한 알루미늄(A1), 실리콘(Si) 등에 대한 확산 억제 능력이 높고 실리콘(Si)과 저항성 접촉(Ohmic Contact)이 가능한 금속이어야 한다. 현재 이러한 베리어 금속으로는 티타늄(Ti)/티타늄 나이트라이드(TiN)를 사용하는데, 그러면 종래 반도체 소자의 베리어 금속층 형성 방법을 제 1A 내지 제 1C 도를 통해 설명하면 다음과 같다.
종래에는 제 1A 도에 도시된 바와 같이 접합부(2)가 형성된 실리콘 기판(1)상에 절연층(3)을 형성하고, 상기 접합부(2)가 노출되도록 상기 절연층(3)을 패터닝하여 콘택 홀(4)을 형성한다. 그리고 제 1B 도에 도시된 바와 같이 형성될 금속층과 상기 접합부(2)와의 접촉 저항을 감소시키며, 상기 금속층과 상기 실리콘 기판(1)과의 접착성을 증가시키기 위하여 전체 상부면에 티타늄(5A)을 증착한 후 반응성 스퍼터링(Reactive Sputtering)방법을 이용하여 상기 티타늄(5A)상에 티타늄 나이트라이드(5B)를 증착한다. 이후 확산 방지 효과를 증대시키며 상기 티타늄 나이트라이드(5B)의 깨짐을 방지 하기 위하여 450℃ 전도의 고온에서 열처리를 실시하고, 제 1C 도에 도시된 바와 같이 전체 상부면에 알루미늄(Al)과 같은 금속을 증착하여 금속층(6)을 형성한다. 그런데 상기 고온의 열처리로 인해 소자의 손상이 야기되며, 상기 열처리 시간이 길기 때문에 소자의 수율이 저하된다.
따라서 본 발명은 티타늄을 증착한 후 이온을 주입하므로써 상기 한 단점을 해소할 수 있는 반도체 소자의 베리어 금속층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄을 증착한 후 상기 티타늄에 이온을 주입하는 단계로 이루어지는 것을 특징으로 하며, 상기 이온은 인(P)인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2A 내지 제 2C 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
제 2A 도는 접합부(12)가 형성된 실리콘 기판(11)상에 절연층(13)을 형성한 후 상기 접합부(12)가 노출되도록 상기 절연층(13)을 패터닝하여 콘택 홀(14)을 형성한 상태의 단면도이다.
제 2B 도는 플라즈마 증착 방법으로 전체 상부면에 티타늄(15)을 700 내지 1200 Å의 두께로 증착한 후 5내지 9˚의 경사각을 갖는 경사 이온 주입 방법으로 상기 티타늄(15)에 인(P)과 같은 이온을 주입하는 상태의 단면도로서, 상기 이온 주입시 도즈(Dose) 량은 4.0 내지 6.0 E15 /㎠, 에너지는 40 내지 80 KeV 그리고 빔 전류(Beam current)는 4.0 내지 6.0 ㎂가 되도록 한다.
제 2C 도는 전체 상부면에 알루미늄(Al)과 같은 금속을 증착하여 금속층(16)을 형성한 상태의 단면도로서, 상기 티타늄(15)상에 티타늄 나이트라이드(TiN)를 증착하지 않아도 상기 이온 주입에 의해 접합 파괴 현상이 발생되지 않으며, 상기 금속의 층덮힘이 향상된다. 이는 상기 주입되는 이온간에 발생되는 순간적인 충돌에 의해 열이 발생되고 발생된 열에 의한 열처리 효과에 의한 것이다.
상술한 바와 같이 본 발명에 의하면 티타늄(Ti)을 증착한 후 이온을 주입하므로써 티타늄 나이트라이드(TiN)를 증착하지 않고도 확산 방지효과를 얻을 수 있으며, 공정 시간이 단축되어 소자의 수율이 증대될 수 있다. 또한 금속의 층덮힘이 향상되어 후속 공정을 용이하게 실시할 수 있는 탁월한 효과가 있다.
제 1A 내지 제 1C 도는 종래 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.
제 2A 내지 제 2C 도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 및 11: 실리콘 기판 2 및 12: 접합부
3 및 13: 절연막 4 및 14: 콘택 홀
5A 및 15: 티타늄 5B: 티타늄 나이트라이드
6 및 16: 금속층

Claims (4)

  1. 반도체 소자의 베리어 금속층 형성 방법에 있어서,
    하부 구조가 형성된 반도체 기판의 전체 상부에 절연층을 형성한 후 상기 하부 구조가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계;
    상기 하부 구조와의 접착 특성을 고려하여 전체 상부면에 티타늄막을 형성하는 단계; 및
    상기 티타늄막의 확산 방지 특성을 향상시키기 위하여 상기 티타늄막에 인을 주입하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  2. 제 1 항에 있어서,
    상기 티타늄은 700 내지 1200Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  3. 제 1 항에 있어서,
    상기 이온은 경사 이온 주입 방법으로 주입되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  4. 제3항에 있어서,
    상기 이온은 5 내지 9°의 경사각으로 주입되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
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KR19990057279A (ko) * 1997-12-29 1999-07-15 김영환 이온주입을 이용한 콘택홀의 장벽층 형성방법

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