JPH11233767A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11233767A JPH11233767A JP3167298A JP3167298A JPH11233767A JP H11233767 A JPH11233767 A JP H11233767A JP 3167298 A JP3167298 A JP 3167298A JP 3167298 A JP3167298 A JP 3167298A JP H11233767 A JPH11233767 A JP H11233767A
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- forming
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴを有する半導体集積回路装置の
高集積化を実現することのできる技術を提供する。 【解決手段】 半導体基板１上に堆積された第１の絶縁
膜に最小加工寸法で溝を形成した後、この溝の側壁にサ
イドウォールスペーサ８を形成し、さらに、この内部に
多結晶シリコン膜７を埋め込むことによってゲート電極
ＦＧを形成する。これにより、ゲート電極ＦＧとサイド
ウォールスペーサ８とを合わせた寸法が最小加工寸法と
ほぼ等しいＭＩＳＦＥＴを形成することができる。
高集積化を実現することのできる技術を提供する。 【解決手段】 半導体基板１上に堆積された第１の絶縁
膜に最小加工寸法で溝を形成した後、この溝の側壁にサ
イドウォールスペーサ８を形成し、さらに、この内部に
多結晶シリコン膜７を埋め込むことによってゲート電極
ＦＧを形成する。これにより、ゲート電極ＦＧとサイド
ウォールスペーサ８とを合わせた寸法が最小加工寸法と
ほぼ等しいＭＩＳＦＥＴを形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置およびその製造技術に
関し、特に、微細なゲート電極によって構成されるＭＩ
ＳＦＥＴを有する半導体集積回路装置に適用して有効な
技術に関するものである。
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置およびその製造技術に
関し、特に、微細なゲート電極によって構成されるＭＩ
ＳＦＥＴを有する半導体集積回路装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したＭＩＳＦＥＴの形成
方法を以下に簡単に説明する。
方法を以下に簡単に説明する。
【０００３】まず、半導体基板の表面にゲート絶縁膜を
形成した後、ｐ型不純物をイオン打ち込み法によって半
導体基板に注入し、しきい値電圧制御層を形成する。次
いで、半導体基板上にＣＶＤ（Chemical Vapor Deposit
ion ：化学的気相成長）法によってリンを添加した多結
晶シリコン膜を堆積した後、フォトレジストをマスクに
してこの多結晶シリコン膜を加工し、多結晶シリコン膜
によって構成されるゲート電極を形成する。次いで、上
記フォトレジストを除去した後、半導体基板をＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸（ＨＦ）
溶液によって洗浄し、半導体基板の表面に付着している
汚染物質を除去する。
形成した後、ｐ型不純物をイオン打ち込み法によって半
導体基板に注入し、しきい値電圧制御層を形成する。次
いで、半導体基板上にＣＶＤ（Chemical Vapor Deposit
ion ：化学的気相成長）法によってリンを添加した多結
晶シリコン膜を堆積した後、フォトレジストをマスクに
してこの多結晶シリコン膜を加工し、多結晶シリコン膜
によって構成されるゲート電極を形成する。次いで、上
記フォトレジストを除去した後、半導体基板をＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸（ＨＦ）
溶液によって洗浄し、半導体基板の表面に付着している
汚染物質を除去する。
【０００４】次に、ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一部を構成する低濃度半導体領域を形成するた
めに、ゲート電極をマスクにしてｎチャネル型ＭＩＳＦ
ＥＴであればｎ型不純物（例えば、砒素またはリン）
を、ｐチャネル型ＭＩＳＦＥＴであればｐ型不純物（例
えば、フッ化ボロン）をイオン打ち込み法によって半導
体基板に注入する。
ン領域の一部を構成する低濃度半導体領域を形成するた
めに、ゲート電極をマスクにしてｎチャネル型ＭＩＳＦ
ＥＴであればｎ型不純物（例えば、砒素またはリン）
を、ｐチャネル型ＭＩＳＦＥＴであればｐ型不純物（例
えば、フッ化ボロン）をイオン打ち込み法によって半導
体基板に注入する。
【０００５】次に、半導体基板上にＣＶＤ法によって酸
化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）法でエッチングしてゲート電
極の側壁にサイドウォールスペーサを形成する。この
後、ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一
部を構成する高濃度半導体領域を形成するために、ゲー
ト電極およびサイドウォールスペーサをマスクにしてｎ
チャネル型ＭＩＳＦＥＴであればｎ型不純物（例えば、
砒素またはリン）を、ｐチャネル型ＭＩＳＦＥＴであれ
ばｐ型不純物（例えば、フッ化ボロン）をイオン打ち込
み法によって半導体基板に注入する。
化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）法でエッチングしてゲート電
極の側壁にサイドウォールスペーサを形成する。この
後、ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一
部を構成する高濃度半導体領域を形成するために、ゲー
ト電極およびサイドウォールスペーサをマスクにしてｎ
チャネル型ＭＩＳＦＥＴであればｎ型不純物（例えば、
砒素またはリン）を、ｐチャネル型ＭＩＳＦＥＴであれ
ばｐ型不純物（例えば、フッ化ボロン）をイオン打ち込
み法によって半導体基板に注入する。
【０００６】なお、典型的なｎチャネル型ＭＩＳＦＥＴ
の形成方法については、例えば、日経マイクロ社発行
「ＭＯＳＬＳＩ製造技術」昭和６０年６月２０日発行、
徳山巍編（著）、Ｐ２９〜Ｐ３２に記載されている。
の形成方法については、例えば、日経マイクロ社発行
「ＭＯＳＬＳＩ製造技術」昭和６０年６月２０日発行、
徳山巍編（著）、Ｐ２９〜Ｐ３２に記載されている。
【０００７】
【発明が解決しようとする課題】半導体集積回路装置の
高集積化においては、半導体素子を縮小することが重要
であり、例えばＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのゲ
ート電極の加工寸法（ゲート長）を短くする、または素
子分離領域の幅を小さくするなどして半導体素子の縮小
が図られている。
高集積化においては、半導体素子を縮小することが重要
であり、例えばＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのゲ
ート電極の加工寸法（ゲート長）を短くする、または素
子分離領域の幅を小さくするなどして半導体素子の縮小
が図られている。
【０００８】ところで、前記ＭＩＳＦＥＴの形成方法で
は、フォトレジストをマスクとして多結晶シリコン膜を
加工することによってゲート電極を形成しているので、
このゲート電極の加工寸法はフォトリソグラフィの解像
限界である最小加工寸法よりも短くなることはない。
は、フォトレジストをマスクとして多結晶シリコン膜を
加工することによってゲート電極を形成しているので、
このゲート電極の加工寸法はフォトリソグラフィの解像
限界である最小加工寸法よりも短くなることはない。
【０００９】しかしながら、半導体集積回路装置の高集
積化、高速化を実現するためには、ゲート電極の加工寸
法を最小加工寸法よりもさらに短くする必要が生じてい
る。
積化、高速化を実現するためには、ゲート電極の加工寸
法を最小加工寸法よりもさらに短くする必要が生じてい
る。
【００１０】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置の素子の高集積化を実現することので
きる技術を提供することにある。
導体集積回路装置の素子の高集積化を実現することので
きる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、一対の半導体領
域からなるソース領域、ドレイン領域と、一対の半導体
領域の間に形成されたしきい値電圧制御層と、しきい値
電圧制御層の上に形成されたゲート絶縁膜と、ゲート絶
縁膜の上に形成されたゲート電極と、ゲート電極の側壁
に形成されたサイドウォールスペーサとによって構成さ
れたＭＩＳＦＥＴにおいて、上記ゲート電極のゲート長
を下の部分ほど短くし、また、上記サイドウォールスペ
ーサの外部の側壁をほぼ垂直とするものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、一対の半導体領
域からなるソース領域、ドレイン領域と、一対の半導体
領域の間に形成されたしきい値電圧制御層と、しきい値
電圧制御層の上に形成されたゲート絶縁膜と、ゲート絶
縁膜の上に形成されたゲート電極と、ゲート電極の側壁
に形成されたサイドウォールスペーサとによって構成さ
れたＭＩＳＦＥＴにおいて、上記ゲート電極のゲート長
を下の部分ほど短くし、また、上記サイドウォールスペ
ーサの外部の側壁をほぼ垂直とするものである。
【００１３】（２）また、本発明の半導体集積回路装置
の製造方法は、一対の半導体領域からなるソース領域、
ドレイン領域と、一対の半導体領域の間に形成されたし
きい値電圧制御層と、しきい値電圧制御層の上に形成さ
れたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲ
ート電極と、ゲート電極の側壁に形成されたサイドウォ
ールスペーサとによって構成されたＭＩＳＦＥＴを形成
する際、半導体基板の表面に不純物を導入してなる半導
体領域を形成する工程と、半導体基板上に第１の絶縁膜
を堆積した後、フォトレジストパターンをマスクにして
第１の絶縁膜をエッチングすることにより、上記第１の
絶縁膜に溝を形成する工程と、半導体基板上に第２の絶
縁膜を堆積した後、この第２の絶縁膜をエッチングして
溝の側壁にサイドウォールスペーサを形成する工程と、
溝の底部の半導体基板に不純物を導入してなるしきい値
電圧制御層を形成する工程と、溝の底部の半導体基板の
表面にゲート絶縁膜を形成する工程と、半導体基板上に
多結晶シリコン膜を堆積した後、多結晶シリコン膜をエ
ッチングして溝の内部に多結晶シリコン膜を埋め込み、
上記多結晶シリコン膜からなるゲート電極を形成する工
程と、ゲート電極を構成する多結晶シリコン膜によって
覆われていない領域の第１の絶縁膜および第２の絶縁膜
を除去する工程と、半導体基板上に層間絶縁膜を形成し
た後、フォトレジストパターンをマスクにして層間絶縁
膜をエッチングすることにより、層間絶縁膜にコンタク
トホールを形成する工程とを有するものである。
の製造方法は、一対の半導体領域からなるソース領域、
ドレイン領域と、一対の半導体領域の間に形成されたし
きい値電圧制御層と、しきい値電圧制御層の上に形成さ
れたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲ
ート電極と、ゲート電極の側壁に形成されたサイドウォ
ールスペーサとによって構成されたＭＩＳＦＥＴを形成
する際、半導体基板の表面に不純物を導入してなる半導
体領域を形成する工程と、半導体基板上に第１の絶縁膜
を堆積した後、フォトレジストパターンをマスクにして
第１の絶縁膜をエッチングすることにより、上記第１の
絶縁膜に溝を形成する工程と、半導体基板上に第２の絶
縁膜を堆積した後、この第２の絶縁膜をエッチングして
溝の側壁にサイドウォールスペーサを形成する工程と、
溝の底部の半導体基板に不純物を導入してなるしきい値
電圧制御層を形成する工程と、溝の底部の半導体基板の
表面にゲート絶縁膜を形成する工程と、半導体基板上に
多結晶シリコン膜を堆積した後、多結晶シリコン膜をエ
ッチングして溝の内部に多結晶シリコン膜を埋め込み、
上記多結晶シリコン膜からなるゲート電極を形成する工
程と、ゲート電極を構成する多結晶シリコン膜によって
覆われていない領域の第１の絶縁膜および第２の絶縁膜
を除去する工程と、半導体基板上に層間絶縁膜を形成し
た後、フォトレジストパターンをマスクにして層間絶縁
膜をエッチングすることにより、層間絶縁膜にコンタク
トホールを形成する工程とを有するものである。
【００１４】上記した手段によれば、溝の側壁にサイド
ウォールスペーサを形成し、さらにその内部に埋め込ん
だ多結晶シリコン膜によってゲート電極を形成している
ので、溝をフォトリソグラフィの解像限界である最小加
工寸法で形成した場合は、ゲート電極とサイドウォール
スペーサとを合わせた寸法を最小加工寸法とほぼ等しく
することができる。従って、ゲート絶縁膜に接するゲー
ト電極の最下部におけるゲート長は、サイドウォールス
ペーサの幅をＬｓとすると、最小加工寸法よりも２Ｌｓ
短くすることができる。
ウォールスペーサを形成し、さらにその内部に埋め込ん
だ多結晶シリコン膜によってゲート電極を形成している
ので、溝をフォトリソグラフィの解像限界である最小加
工寸法で形成した場合は、ゲート電極とサイドウォール
スペーサとを合わせた寸法を最小加工寸法とほぼ等しく
することができる。従って、ゲート絶縁膜に接するゲー
ト電極の最下部におけるゲート長は、サイドウォールス
ペーサの幅をＬｓとすると、最小加工寸法よりも２Ｌｓ
短くすることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体基
板の要部断面図である。
の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体基
板の要部断面図である。
【００１８】ｎチャネル型ＭＩＳＦＥＴは、半導体基板
１に形成されたｐ型ウエル２上に形成され、フィールド
絶縁膜３によって囲まれたｐ型ウエル２の表面には、一
対の半導体領域４によってソース領域、ドレイン領域が
構成されている。
１に形成されたｐ型ウエル２上に形成され、フィールド
絶縁膜３によって囲まれたｐ型ウエル２の表面には、一
対の半導体領域４によってソース領域、ドレイン領域が
構成されている。
【００１９】また、上記一対の半導体領域４の間のｐ型
ウエル２の表面には、しきい値電圧制御層５が形成され
ている。このしきい値電圧制御層５の上には、酸化シリ
コン膜によってゲート絶縁膜６が構成され、その上には
ｎ型不純物が導入された多結晶シリコン膜７によってゲ
ート電極ＦＧが構成されている。上記ゲート電極ＦＧは
下の部分ほどゲート長が短くなる形状をしており、ゲー
ト電極ＦＧの側壁には外部の側壁がほぼ垂直なサイドウ
ォールスペーサ８が形成されている。
ウエル２の表面には、しきい値電圧制御層５が形成され
ている。このしきい値電圧制御層５の上には、酸化シリ
コン膜によってゲート絶縁膜６が構成され、その上には
ｎ型不純物が導入された多結晶シリコン膜７によってゲ
ート電極ＦＧが構成されている。上記ゲート電極ＦＧは
下の部分ほどゲート長が短くなる形状をしており、ゲー
ト電極ＦＧの側壁には外部の側壁がほぼ垂直なサイドウ
ォールスペーサ８が形成されている。
【００２０】さらに、ゲート電極ＦＧおよび一対の半導
体領域４上を覆って層間絶縁膜９が形成されており、こ
の層間絶縁膜９には一対の半導体領域４に達するコンタ
クトホール１０が形成され、このコンタクトホール１０
を通して一対の半導体領域４に接する配線層１１が形成
されている。また、図示はしないが、層間絶縁膜９には
ゲート電極ＦＧに達するコンタクトホールが形成され、
このコンタクトホールを通してゲート電極ＦＧに接する
配線層が形成されている。
体領域４上を覆って層間絶縁膜９が形成されており、こ
の層間絶縁膜９には一対の半導体領域４に達するコンタ
クトホール１０が形成され、このコンタクトホール１０
を通して一対の半導体領域４に接する配線層１１が形成
されている。また、図示はしないが、層間絶縁膜９には
ゲート電極ＦＧに達するコンタクトホールが形成され、
このコンタクトホールを通してゲート電極ＦＧに接する
配線層が形成されている。
【００２１】次に、本実施の形態１であるｎチャネル型
ＭＩＳＦＥＴの製造方法を図２〜図１０を用いて説明す
る。
ＭＩＳＦＥＴの製造方法を図２〜図１０を用いて説明す
る。
【００２２】まず、図２に示すように、Ｐ- 型シリコン
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２およびフィールド絶縁膜３を形成した後、イ
オン打ち込み法によって半導体基板１にｎ型不純物、例
えば砒素またはリンを注入し、ｎチャネル型ＭＩＳＦＥ
Ｔの半導体領域４を形成する。
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２およびフィールド絶縁膜３を形成した後、イ
オン打ち込み法によって半導体基板１にｎ型不純物、例
えば砒素またはリンを注入し、ｎチャネル型ＭＩＳＦＥ
Ｔの半導体領域４を形成する。
【００２３】次に、半導体基板１上に第１の絶縁膜１
２、例えば酸化シリコン膜を堆積した後（図３）、フォ
トレジストをマスクにして上記第１の絶縁膜１２をエッ
チングすることによって、後にｎチャネル型ＭＩＳＦＥ
Ｔのゲート電極ＦＧが形成される領域に溝１３を形成す
る（図４）。
２、例えば酸化シリコン膜を堆積した後（図３）、フォ
トレジストをマスクにして上記第１の絶縁膜１２をエッ
チングすることによって、後にｎチャネル型ＭＩＳＦＥ
Ｔのゲート電極ＦＧが形成される領域に溝１３を形成す
る（図４）。
【００２４】次に、図５に示すように、半導体基板１上
に第２の絶縁膜１４を堆積した後、この第２の絶縁膜１
４をＲＩＥ法でエッチングして溝１３の側壁にサイドウ
ォールスペーサ８を形成する（図６）。
に第２の絶縁膜１４を堆積した後、この第２の絶縁膜１
４をＲＩＥ法でエッチングして溝１３の側壁にサイドウ
ォールスペーサ８を形成する（図６）。
【００２５】次に、図７に示すように、イオン打ち込み
法によってサイドウォールスペーサ８に覆われていない
溝１３の底部の半導体基板１にｐ型不純物、例えばボロ
ンを注入し、しきい値電圧制御層５を形成する。
法によってサイドウォールスペーサ８に覆われていない
溝１３の底部の半導体基板１にｐ型不純物、例えばボロ
ンを注入し、しきい値電圧制御層５を形成する。
【００２６】次に、図８に示すように、溝１３の底部の
半導体基板１の表面を洗浄した後、この露出した半導体
基板１の表面にゲート絶縁膜６を形成し、次いで、半導
体基板１上にリンが導入された多結晶シリコン膜７を堆
積する。
半導体基板１の表面を洗浄した後、この露出した半導体
基板１の表面にゲート絶縁膜６を形成し、次いで、半導
体基板１上にリンが導入された多結晶シリコン膜７を堆
積する。
【００２７】次に、図９に示すように、上記多結晶シリ
コン膜７をエッチングして溝１３の内部のみに多結晶シ
リコン膜７を残し、この多結晶シリコン膜７によってゲ
ート電極ＦＧを構成する。
コン膜７をエッチングして溝１３の内部のみに多結晶シ
リコン膜７を残し、この多結晶シリコン膜７によってゲ
ート電極ＦＧを構成する。
【００２８】次に、図１０に示すように、第１の絶縁膜
１２および第２の絶縁膜１４をエッチングする。この
際、多結晶シリコン膜７によって構成されるゲート電極
ＦＧがマスクとなり、多結晶シリコン膜７に覆われてい
ない領域の第１の絶縁膜１２および第２の絶縁膜１４が
除去される。
１２および第２の絶縁膜１４をエッチングする。この
際、多結晶シリコン膜７によって構成されるゲート電極
ＦＧがマスクとなり、多結晶シリコン膜７に覆われてい
ない領域の第１の絶縁膜１２および第２の絶縁膜１４が
除去される。
【００２９】次に、半導体基板１上に層間絶縁膜９を堆
積した後、この層間絶縁膜９をエッチングして、多結晶
シリコン膜７によって構成されるゲート電極ＦＧに達す
るコンタクトホール（図示せず）および半導体領域４に
達するコンタクトホール１０を形成し、次いで、コンタ
クトホールを通して上記ゲート電極ＦＧに接する配線層
（図示せず）およびコンタクトホール１０を通して上記
一対の半導体領域４に接する配線層１１を形成すること
によって、前記図１に示した本実施の形態１のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
積した後、この層間絶縁膜９をエッチングして、多結晶
シリコン膜７によって構成されるゲート電極ＦＧに達す
るコンタクトホール（図示せず）および半導体領域４に
達するコンタクトホール１０を形成し、次いで、コンタ
クトホールを通して上記ゲート電極ＦＧに接する配線層
（図示せず）およびコンタクトホール１０を通して上記
一対の半導体領域４に接する配線層１１を形成すること
によって、前記図１に示した本実施の形態１のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００３０】このように、本実施の形態１によれば、溝
１３の側壁にサイドウォールスペーサ８を形成し、さら
にその内部に多結晶シリコン膜７を埋め込むことによっ
てゲート電極ＦＧを形成しているので、溝１３をフォト
リソグラフィの解像限界である最小加工寸法で形成した
場合は、ゲート電極ＦＧとサイドウォールスペーサ８と
を合わせた寸法を最小加工寸法と等しくすることがで
き、従って、ゲート絶縁膜６に接するゲート電極ＦＧの
最下部におけるゲート長を最小加工寸法よりも短くする
ことができる。
１３の側壁にサイドウォールスペーサ８を形成し、さら
にその内部に多結晶シリコン膜７を埋め込むことによっ
てゲート電極ＦＧを形成しているので、溝１３をフォト
リソグラフィの解像限界である最小加工寸法で形成した
場合は、ゲート電極ＦＧとサイドウォールスペーサ８と
を合わせた寸法を最小加工寸法と等しくすることがで
き、従って、ゲート絶縁膜６に接するゲート電極ＦＧの
最下部におけるゲート長を最小加工寸法よりも短くする
ことができる。
【００３１】（実施の形態２）図１１は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
【００３２】図１１に示すように、ｎチャネル型ＭＩＳ
ＦＥＴのフィールド絶縁膜３の上に、前記実施の形態１
で示した第１の絶縁膜１２に対してエッチング選択比が
大きくとれる第３の絶縁膜１５が設けられている。例え
ば、第１の絶縁膜１２は酸化シリコン膜であり、第３の
絶縁膜１５は窒化シリコン膜である。
ＦＥＴのフィールド絶縁膜３の上に、前記実施の形態１
で示した第１の絶縁膜１２に対してエッチング選択比が
大きくとれる第３の絶縁膜１５が設けられている。例え
ば、第１の絶縁膜１２は酸化シリコン膜であり、第３の
絶縁膜１５は窒化シリコン膜である。
【００３３】すなわち、まず、半導体基板１上にｐ型ウ
エル２、フィールド絶縁膜３および半導体領域４を形成
した後、半導体基板１上に第３の絶縁膜１５および第１
の絶縁膜１２を順次堆積する。
エル２、フィールド絶縁膜３および半導体領域４を形成
した後、半導体基板１上に第３の絶縁膜１５および第１
の絶縁膜１２を順次堆積する。
【００３４】次に、前記実施の形態１において説明した
製造方法と同様に、第１の絶縁膜１２に設けられた溝１
３の内部にサイドウォールスペーサ８および多結晶シリ
コン膜７によって構成されるゲート電極ＦＧを順次形成
した後、上記ゲート電極ＦＧに覆われていない領域の第
１の絶縁膜１２および第２の絶縁膜１４をエッチングす
る。この際、第１の絶縁膜１２の下に設けられた第３の
絶縁膜１５によって第１の絶縁膜１２のエッチングが止
まる。
製造方法と同様に、第１の絶縁膜１２に設けられた溝１
３の内部にサイドウォールスペーサ８および多結晶シリ
コン膜７によって構成されるゲート電極ＦＧを順次形成
した後、上記ゲート電極ＦＧに覆われていない領域の第
１の絶縁膜１２および第２の絶縁膜１４をエッチングす
る。この際、第１の絶縁膜１２の下に設けられた第３の
絶縁膜１５によって第１の絶縁膜１２のエッチングが止
まる。
【００３５】このように、本実施の形態２によれば、ゲ
ート電極ＦＧを形成した後に第１の絶縁膜１２を除去す
る際、第１の絶縁膜１２の下に設けられた第３の絶縁膜
１５によって第１の絶縁膜のエッチングが止まり、フィ
ールド絶縁膜３が削れないので、良好な素子分離特性を
維持することができる。
ート電極ＦＧを形成した後に第１の絶縁膜１２を除去す
る際、第１の絶縁膜１２の下に設けられた第３の絶縁膜
１５によって第１の絶縁膜のエッチングが止まり、フィ
ールド絶縁膜３が削れないので、良好な素子分離特性を
維持することができる。
【００３６】（実施の形態３）図１２は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
【００３７】図１２に示すように、前記実施の形態１に
おいて除去された第１の絶縁膜１２が、本実施の形態３
では除去されずに堆積されており、この第１の絶縁膜１
２の上に層間絶縁膜９が設けられ、層間絶縁膜９および
第１の絶縁膜１２を順次エッチングすることによりコン
タクトホール１０が形成されている。
おいて除去された第１の絶縁膜１２が、本実施の形態３
では除去されずに堆積されており、この第１の絶縁膜１
２の上に層間絶縁膜９が設けられ、層間絶縁膜９および
第１の絶縁膜１２を順次エッチングすることによりコン
タクトホール１０が形成されている。
【００３８】すなわち、まず、前記実施の形態１におい
て前記図２〜図９を用いて説明した製造方法と同様に、
第１の絶縁膜１２に設けられた溝１３の内部にサイドウ
ォールスペーサ８および多結晶シリコン膜７によって構
成されるゲート電極ＦＧを順次形成する。
て前記図２〜図９を用いて説明した製造方法と同様に、
第１の絶縁膜１２に設けられた溝１３の内部にサイドウ
ォールスペーサ８および多結晶シリコン膜７によって構
成されるゲート電極ＦＧを順次形成する。
【００３９】この後、半導体基板１上に層間絶縁膜９を
堆積した後、層間絶縁膜９および第１の絶縁膜１２を順
次エッチングして一対の半導体領域４に達するコンタク
トホール１０を形成し、次いで、コンタクトホール１０
を通して一対の半導体領域４に接する配線層１１を形成
する。
堆積した後、層間絶縁膜９および第１の絶縁膜１２を順
次エッチングして一対の半導体領域４に達するコンタク
トホール１０を形成し、次いで、コンタクトホール１０
を通して一対の半導体領域４に接する配線層１１を形成
する。
【００４０】このように、本実施の形態３によれば、一
対の半導体領域４上の第１の絶縁膜１２を除去しないの
で製造工程数を減らすことができ、また、第１の絶縁膜
１２の下に設けられたフィールド絶縁膜３が削れないの
で、良好な素子分離特性を維持することができる。
対の半導体領域４上の第１の絶縁膜１２を除去しないの
で製造工程数を減らすことができ、また、第１の絶縁膜
１２の下に設けられたフィールド絶縁膜３が削れないの
で、良好な素子分離特性を維持することができる。
【００４１】（実施の形態４）図１３は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
【００４２】図１３に示すように、本実施の形態４のｎ
チャネル型ＭＩＳＦＥＴは、一対の高濃度半導体領域１
６およびこの一対の高濃度半導体領域１６の内側に配置
された一対の低濃度半導体領域１７によってソース領
域、ドレイン領域が構成されている。
チャネル型ＭＩＳＦＥＴは、一対の高濃度半導体領域１
６およびこの一対の高濃度半導体領域１６の内側に配置
された一対の低濃度半導体領域１７によってソース領
域、ドレイン領域が構成されている。
【００４３】すなわち、まず、ｎチャネル型ＭＩＳＦＥ
Ｔのｐ型ウエル２およびフィールド絶縁膜３を形成した
後、半導体基板１にイオン打ち込み法によって低濃度の
ｎ型不純物、例えばリンを注入して低濃度半導体領域１
７を形成する。
Ｔのｐ型ウエル２およびフィールド絶縁膜３を形成した
後、半導体基板１にイオン打ち込み法によって低濃度の
ｎ型不純物、例えばリンを注入して低濃度半導体領域１
７を形成する。
【００４４】次に、前記実施の形態１において前記図３
〜図１０を用いて説明した製造方法と同様に、第１の絶
縁膜１２に設けられた溝１３の内部にサイドウォールス
ペーサ８および多結晶シリコン膜７によって構成される
ゲート電極ＦＧを順次形成し、次いで、上記ゲート電極
ＦＧに覆われていない領域の第１の絶縁膜１２および第
２の絶縁膜１４をエッチングして、低濃度半導体領域１
７が形成された半導体基板１の表面を露出させる。
〜図１０を用いて説明した製造方法と同様に、第１の絶
縁膜１２に設けられた溝１３の内部にサイドウォールス
ペーサ８および多結晶シリコン膜７によって構成される
ゲート電極ＦＧを順次形成し、次いで、上記ゲート電極
ＦＧに覆われていない領域の第１の絶縁膜１２および第
２の絶縁膜１４をエッチングして、低濃度半導体領域１
７が形成された半導体基板１の表面を露出させる。
【００４５】次に、半導体基板１にイオン打ち込み法に
よって高濃度のｎ型不純物、例えば砒素を注入して高濃
度半導体領域１６を形成する。
よって高濃度のｎ型不純物、例えば砒素を注入して高濃
度半導体領域１６を形成する。
【００４６】この後、半導体基板１上に層間絶縁膜９を
堆積した後、層間絶縁膜９をエッチングして一対の高濃
度半導体領域１６に達するコンタクトホール１０を形成
し、次いで、コンタクトホール１０を通して一対の高濃
度半導体領域１６に接する配線層１１を形成する。
堆積した後、層間絶縁膜９をエッチングして一対の高濃
度半導体領域１６に達するコンタクトホール１０を形成
し、次いで、コンタクトホール１０を通して一対の高濃
度半導体領域１６に接する配線層１１を形成する。
【００４７】このように、本実施の形態４によれば、高
濃度半導体領域１６を設けることにより、ソース領域、
ドレイン領域の抵抗が低減できて高い駆動能力を有する
ｎチャネル型ＭＩＳＦＥＴを形成することができる。ま
た、高濃度半導体領域１６は半導体基板１の表面からの
深さが十分深いので、高濃度半導体領域１６上の層間絶
縁膜９にコンタクトホール１０を形成する際、エッチン
グのプロセス余裕を大きくすることができ、確実に高濃
度半導体領域１６に達するコンタクトホール１０を形成
することができる。
濃度半導体領域１６を設けることにより、ソース領域、
ドレイン領域の抵抗が低減できて高い駆動能力を有する
ｎチャネル型ＭＩＳＦＥＴを形成することができる。ま
た、高濃度半導体領域１６は半導体基板１の表面からの
深さが十分深いので、高濃度半導体領域１６上の層間絶
縁膜９にコンタクトホール１０を形成する際、エッチン
グのプロセス余裕を大きくすることができ、確実に高濃
度半導体領域１６に達するコンタクトホール１０を形成
することができる。
【００４８】（実施の形態５）図１４は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
【００４９】図１４に示すように、本実施の形態５のｎ
チャネル型ＭＩＳＦＥＴは、ソース領域、ドレイン領域
を構成する一対の半導体領域４の表面に低抵抗の導電
膜、例えばシリサイド膜または金属膜などによって構成
される貼り付け電極１８が形成されている。
チャネル型ＭＩＳＦＥＴは、ソース領域、ドレイン領域
を構成する一対の半導体領域４の表面に低抵抗の導電
膜、例えばシリサイド膜または金属膜などによって構成
される貼り付け電極１８が形成されている。
【００５０】すなわち、まず、前記実施の形態１におい
て前記図２〜図１０を用いて説明した製造方法と同様
に、第１の絶縁膜１２に設けられた溝１３の内部にサイ
ドウォールスペーサ８および多結晶シリコン膜７によっ
て構成されるゲート電極ＦＧを順次形成し、次いで、上
記ゲート電極ＦＧに覆われていない領域の第１の絶縁膜
１２および第２の絶縁膜１４をエッチングして、半導体
領域４が形成された半導体基板１の表面を露出させる。
て前記図２〜図１０を用いて説明した製造方法と同様
に、第１の絶縁膜１２に設けられた溝１３の内部にサイ
ドウォールスペーサ８および多結晶シリコン膜７によっ
て構成されるゲート電極ＦＧを順次形成し、次いで、上
記ゲート電極ＦＧに覆われていない領域の第１の絶縁膜
１２および第２の絶縁膜１４をエッチングして、半導体
領域４が形成された半導体基板１の表面を露出させる。
【００５１】次に、図１５に示すように、半導体基板１
上にシリサイド膜、例えばタングステンシリサイド膜、
チタンシリサイド膜、または金属膜、例えばタングステ
ン膜などの導電膜１９を堆積する。次いで、図１６に示
すように、ＣＭＰ（ChemicalMechanical Polishing ：
化学的機械研磨）法によって、フィールド絶縁膜３上の
導電膜１９が全て除去されるまで上記導電膜１９の表面
を研磨して、導電膜１９からなる貼り付け電極１８を半
導体領域４の表面に接して形成する。
上にシリサイド膜、例えばタングステンシリサイド膜、
チタンシリサイド膜、または金属膜、例えばタングステ
ン膜などの導電膜１９を堆積する。次いで、図１６に示
すように、ＣＭＰ（ChemicalMechanical Polishing ：
化学的機械研磨）法によって、フィールド絶縁膜３上の
導電膜１９が全て除去されるまで上記導電膜１９の表面
を研磨して、導電膜１９からなる貼り付け電極１８を半
導体領域４の表面に接して形成する。
【００５２】この後、半導体基板１上に層間絶縁膜９を
堆積した後、層間絶縁膜９をエッチングして貼り付け電
極１８に達するコンタクトホール１０を形成し、次い
で、コンタクトホール１０を通して貼り付け電極１８に
接する配線層１１を形成する。
堆積した後、層間絶縁膜９をエッチングして貼り付け電
極１８に達するコンタクトホール１０を形成し、次い
で、コンタクトホール１０を通して貼り付け電極１８に
接する配線層１１を形成する。
【００５３】このように、本実施の形態５によれば、自
己整合でソース領域、ドレイン領域を構成する一対の半
導体領域４の表面にシリサイド膜または金属膜からなる
低抵抗の貼り付け電極１８を形成することができるの
で、ソース領域、ドレイン領域の抵抗が低減できて高い
駆動能力を有するｎチャネル型ＭＩＳＦＥＴを形成する
ことができる。
己整合でソース領域、ドレイン領域を構成する一対の半
導体領域４の表面にシリサイド膜または金属膜からなる
低抵抗の貼り付け電極１８を形成することができるの
で、ソース領域、ドレイン領域の抵抗が低減できて高い
駆動能力を有するｎチャネル型ＭＩＳＦＥＴを形成する
ことができる。
【００５４】なお、本実施の形態５では、一対の半導体
領域４によってソース領域、ドレイン領域を構成した
が、図１７に示すように、一対の高濃度半導体領域１６
およびこの一対の高濃度半導体領域１６の内側に配置さ
れた一対の低濃度半導体領域１７によってソース領域、
ドレイン領域を構成してもよい。
領域４によってソース領域、ドレイン領域を構成した
が、図１７に示すように、一対の高濃度半導体領域１６
およびこの一対の高濃度半導体領域１６の内側に配置さ
れた一対の低濃度半導体領域１７によってソース領域、
ドレイン領域を構成してもよい。
【００５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５６】たとえば、前記実施の形態では、ｎチャネ
ル型ＭＩＳＦＥＴに適用した場合について説明したが、
ｐチャネル型ＭＩＳＦＥＴに適用可能である。
ル型ＭＩＳＦＥＴに適用した場合について説明したが、
ｐチャネル型ＭＩＳＦＥＴに適用可能である。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】本発明によれば、ＭＩＳＦＥＴのゲート電
極とこのゲート電極の側壁に設けられたサイドウォール
スペーサとを合わせた寸法をフォトリソグラフィ技術の
解像限界である最小加工寸法とほぼ等しくすることがで
きるので、ＭＩＳＦＥＴの微細化が可能となり、半導体
集積回路装置の素子の高集積化が実現できる。
極とこのゲート電極の側壁に設けられたサイドウォール
スペーサとを合わせた寸法をフォトリソグラフィ技術の
解像限界である最小加工寸法とほぼ等しくすることがで
きるので、ＭＩＳＦＥＴの微細化が可能となり、半導体
集積回路装置の素子の高集積化が実現できる。
【００５９】また、ゲート絶縁膜に接するゲート電極の
最下部のゲート長が最小加工寸法よりも短いＭＩＳＦＥ
Ｔが形成されるので、半導体集積回路装置の動作速度の
高速化が実現できる。
最下部のゲート長が最小加工寸法よりも短いＭＩＳＦＥ
Ｔが形成されるので、半導体集積回路装置の動作速度の
高速化が実現できる。
【図１】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図１０】本発明の一実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１１】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１５】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１６】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１７】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ 半導体領域 ５ しきい値電圧制御層 ６ ゲート絶縁膜 ７ 多結晶シリコン膜 ８ サイドウォールスペーサ ９ 層間絶縁膜 １０ コンタクトホール １１ 配線層 １２ 第１の絶縁膜 １３ 溝 １４ 第２の絶縁膜 １５ 第３の絶縁膜 １６ 高濃度半導体領域 １７ 低濃度半導体領域 １８ 貼り付け電極 １９ 導電膜 ＦＧ ゲート電極
Claims (10)
- 【請求項１】 一対の半導体領域からなるソース領域、
ドレイン領域と、前記一対の半導体領域の間に形成され
たしきい値電圧制御層と、前記しきい値電圧制御層の上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に
形成されたゲート電極と、前記ゲート電極の側壁に形成
されたサイドウォールスペーサとによって構成されたＭ
ＩＳＦＥＴを有する半導体集積回路装置であって、前記
ゲート電極は下の部分ほどゲート長が短く、前記サイド
ウォールスペーサの外部の側壁がほぼ垂直であることを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記一対の半導体領域は、一対の高濃度半導体領
域および前記一対の高濃度半導体領域の内側に配置され
た一対の低濃度半導体領域によって構成されることを特
徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記ソース領域、ドレイン領域の表面に貼り付け
電極が形成されていることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記ゲート電極の最下部におけるゲート長は、最
小加工寸法よりも短いことを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項３記載の半導体集積回路装置にお
いて、前記貼り付け電極は、タングステン、チタンシリ
サイドまたはタングステンシリサイドによって構成され
ることを特徴とする半導体集積回路装置。 - 【請求項６】 (a).半導体基板の表面に不純物を導入し
てなる半導体領域を形成する工程と、(b).前記半導体基
板上に第１の絶縁膜を堆積した後、前記第１の絶縁膜に
溝を形成する工程と、(c).前記半導体基板上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜をエッチングして
前記溝の側壁にサイドウォールスペーサを形成する工程
と、(d).前記溝の底部の前記半導体基板に不純物を導入
してなるしきい値電圧制御層を形成する工程と、(e).前
記溝の底部の前記半導体基板の表面にゲート絶縁膜を形
成する工程と、(f).前記半導体基板上に導電膜を堆積し
た後、前記導電膜をエッチングして前記溝の内部に前記
導電膜を埋め込み、前記導電膜からなるゲート電極を形
成する工程と、(g).前記ゲート電極を構成する導電膜に
よって覆われていない領域の前記第１の絶縁膜および前
記第２の絶縁膜を除去する工程と、(h).前記半導体基板
上に層間絶縁膜を形成した後、前記層間絶縁膜にコンタ
クトホールを形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項７】 (a).半導体基板の表面に不純物を導入し
てなる半導体領域を形成する工程と、(b).前記半導体基
板上に第１の絶縁膜および第２の絶縁膜を順次堆積した
後、前記第２の絶縁膜に溝を形成する工程と、(c).前記
半導体基板上に第３の絶縁膜を堆積した後、前記第３の
絶縁膜をエッチングして前記溝の側壁にサイドウォール
スペーサを形成する工程と、(d).前記溝の底部の前記半
導体基板に不純物を導入してなるしきい値電圧制御層を
形成する工程と、(e).前記溝の底部に露出した前記第１
の絶縁膜を除去した後、前記溝の底部の前記半導体基板
の表面にゲート絶縁膜を形成する工程と、(f).前記半導
体基板上に導電膜を堆積した後、前記導電膜をエッチン
グして前記溝の内部に前記導電膜を埋め込み、前記導電
膜からなるゲート電極を形成する工程と、(g).前記ゲー
ト電極を構成する導電膜によって覆われていない領域の
前記第２の絶縁膜および前記第３の絶縁膜を除去する工
程と、(h).前記半導体基板上に層間絶縁膜を形成した
後、前記層間絶縁膜および前記第１の絶縁膜にコンタク
トホールを形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項８】 (a).半導体基板の表面に不純物を導入し
てなる半導体領域を形成する工程と、(b).前記半導体基
板上に第１の絶縁膜を堆積した後、前記第１の絶縁膜に
溝を形成する工程と、(c).前記半導体基板上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜をエッチングして
前記溝の側壁にサイドウォールスペーサを形成する工程
と、(d).前記溝の底部の前記半導体基板に不純物を導入
してなるしきい値電圧制御層を形成する工程と、(e).前
記溝の底部の前記半導体基板の表面にゲート絶縁膜を形
成する工程と、(f).前記半導体基板上に導電膜を堆積し
た後、前記導電膜をエッチングして前記溝の内部に前記
導電膜を埋め込み、前記導電膜からなるゲート電極を形
成する工程と、(g).前記半導体基板上に層間絶縁膜を形
成した後、前記層間絶縁膜および前記第１の絶縁膜にコ
ンタクトホールを形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項９】 (a).半導体基板の表面に不純物を導入し
てなる低濃度半導体領域を形成する工程と、(b).前記半
導体基板上に第１の絶縁膜を堆積した後、前記第１の絶
縁膜に溝を形成する工程と、(c).前記半導体基板上に第
２の絶縁膜を堆積した後、前記第２の絶縁膜をエッチン
グして前記溝の側壁にサイドウォールスペーサを形成す
る工程と、(d).前記溝の底部の前記半導体基板に不純物
を導入してなるしきい値電圧制御層を形成する工程と、
(e).前記溝の底部の前記半導体基板の表面にゲート絶縁
膜を形成する工程と、(f).前記半導体基板上に導電膜を
堆積した後、前記導電膜をエッチングして前記溝の内部
に前記導電膜を埋め込み、前記導電膜からなるゲート電
極を形成する工程と、(g).前記ゲート電極を構成する導
電膜によって覆われていない領域の前記第１の絶縁膜お
よび前記第２の絶縁膜を除去する工程と、(h).前記半導
体基板の表面に不純物を導入してなる高濃度半導体領域
を形成する工程とを有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項１０】 (a).半導体基板の表面に不純物を導入
してなる半導体領域を形成する工程と、(b).前記半導体
基板上に第１の絶縁膜を堆積した後、前記第１の絶縁膜
に溝を形成する工程と、(c).前記半導体基板上に第２の
絶縁膜を堆積した後、前記第２の絶縁膜をエッチングし
て前記溝の側壁にサイドウォールスペーサを形成する工
程と、(d).前記溝の底部の前記半導体基板に不純物を導
入してなるしきい値電圧制御層を形成する工程と、(e).
前記溝の底部の前記半導体基板の表面にゲート絶縁膜を
形成する工程と、(f).前記半導体基板上に第１の導電膜
を堆積した後、前記第１の導電膜をエッチングして前記
溝の内部に前記第１の導電膜を埋め込み、前記第１の導
電膜からなるゲート電極を形成する工程と、(g).前記ゲ
ート電極を構成する第１の導電膜によって覆われていな
い領域の前記第１の絶縁膜および前記第２の絶縁膜を除
去する工程と、(h).前記半導体基板上に第２の導電膜を
堆積した後、前記第２の導電膜の表面を平坦化すること
によってソース領域、ドレイン領域を構成する前記半導
体領域の表面に貼り付け電極を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167298A JPH11233767A (ja) | 1998-02-13 | 1998-02-13 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167298A JPH11233767A (ja) | 1998-02-13 | 1998-02-13 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233767A true JPH11233767A (ja) | 1999-08-27 |
Family
ID=12337625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167298A Pending JPH11233767A (ja) | 1998-02-13 | 1998-02-13 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
-
1998
- 1998-02-13 JP JP3167298A patent/JPH11233767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| JP4707259B2 (ja) * | 2001-05-10 | 2011-06-22 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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