KR102434992B1 - 로컬 레이아웃 효과를 고려하여 집적 회로를 제조하는 방법 및 시스템 - Google Patents

Abstract

본 개시의 예시적 실시예에 따라 로컬 레이아웃 효과를 고려하여 집적 회로를 설계하기 위한 컴퓨팅 시스템 및 방법이 개시된다. 본 개시의 예시적 실시예에 따른 표준 셀들의 인스턴스들을 포함하는 집적 회로를 제조하기 위한 방법은, 제1 인스턴스를 배치하는 단계, 및 제1 인스턴스의 컨텍스트 그룹과 일치하는 프론트-엔드-레이어(front-end-layer) 패턴을 갖는 제2 인스턴스를 제1 인스턴스에 인접하게 배치하는 단계를 포함하고, 컨텍스트 그룹은 제1 인스턴스에 동일한 로컬 레이아웃 효과(local layout effect)를 발생시키고 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 프론트-엔드-레이어 패턴에 대한 정보를 포함할 수 있다.

Description

로컬 레이아웃 효과를 고려하여 집적 회로를 제조하는 방법 및 시스템 {METHOD AND SYSTEM FOR MANUFACTURING INTEGRATED CIRCUIT BY CONSIDERING LOCAL LAYOUT EFFECT}

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 로컬 레이아웃 효과를 고려하여 집적 회로를 제조하기 위한 방법 및 시스템에 관한 것이다.

디지털 신호를 처리하는 집적 회로는 표준 셀들에 기초하여 설계될 수 있다. 집적 회로는 표준 셀들의 인스턴스(instance)들을 포함할 수 있고, 하나의 표준 셀에 대응하는 인스턴스들은 동일한 구조, 즉 레이아웃을 가질 수 있다. 집적 회로가 원하는 기능을 구현하도록 인스턴스들이 배치되고 인스턴스들을 전기적으로 연결하는 상호 연결들이 생성됨으로써, 집적 회로의 레이아웃이 생성될 수 있다.

반도체 제조 공정이 미세화됨에 기인하여, 복수의 레이어들에 형성된 패턴들을 포함하는 표준 셀은 감소된 크기의 패턴들을 포함할 뿐만 아니라 표준 셀의 크기도 감소할 수 있다. 이에 따라, 집적 회로에 포함된 표준 셀의 인스턴스는 그 주변 구조(즉, 레이아웃)로부터 받는 영향이 커질 수 있다. 이러한 주변 레이아웃에 의한 영향은 로컬 레이아웃 효과(local layout effect; LLE) 또는 레이아웃 의존 효과(layout dependent effect; LDE)로 지칭될 수 있다.

본 개시의 기술적 사상은 로컬 레이아웃 효과를 고려하여 집적 회로를 설계하는 방법에 관한 것으로서, 로컬 레이아웃 효과를 반영하여, 집적 회로의 레이아웃을 생성하고, 집적 회로를 제조하는 시스템 및 방법을 제공한다.

본 개시의 기술적 사상의 일측면에 따른, 표준 셀들의 인스턴스들을 포함하는 집적 회로를 제조하기 위한 방법은, 제1 인스턴스를 배치하는 단계, 및 제1 인스턴스의 컨텍스트 그룹과 일치하는 프론트-엔드-레이어(front-end-layer) 패턴을 갖는 제2 인스턴스를 제1 인스턴스에 인접하게 배치하는 단계를 포함하고, 컨텍스트 그룹은 제1 인스턴스에 동일한 로컬 레이아웃 효과(local layout effect)를 발생시키고 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 프론트-엔드-레이어 패턴에 대한 정보를 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른, 집적 회로를 포함하는 반도체 장치의 제조 방법에 있어서, 표준 셀의 인스턴스들을 포함하는 레이아웃 데이터를 생성하는 상기 집적 회로를 설계하는 단계, 및 레이아웃 데이터를 기초로 집적 회로를 제조하는 단계를 포함하고, 집적 회로를 설계하는 단계는, 제1 인스턴스를 배치하고, 제1 인스턴스에 제1 방향으로 인접하도록 제2 인스턴스를 배치하는 단계, 및 제2 인스턴스의 프론트-엔드-레이어 패턴이 제1 인스턴스의 컨텍스트 그룹과 일치하는지 판단하는 단계; 를 포함하고, 컨텍스트 그룹은 상기 제1 인스턴스에 동일한 로컬 레이아웃 효과를 발생시키고 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 프론트-엔드-레이어 패턴에 대한 정보를 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른, 표준 셀들의 인스턴스들을 포함하는 집적 회로를 제조하기 위한 컴퓨팅 시스템으로서, 프로시저(procedure)들을 포함하는 정보를 저장하는 메모리, 및 메모리에 엑세스 가능하고, 프로시저들을 실행하는 프로세서를 포함하고, 프로시저들은, 제1 인스턴스를 배치하고, 제1 인스턴스의 컨텍스트 그룹과 액티브 영역의 형상이 서로 일치하는 상기 제2 인스턴스를 배치하는 인스턴스 배치기; 및 인스턴스들을 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하는 라우터;를 포함하고, 컨텍스트 그룹은 제1 인스턴스에 동일한 로컬 레이아웃 효과를 발생시키고 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 액티브 영역 대한 정보를 포함할 수 있다.

본 개시의 예시적 실시예에 따른 집적 회로를 설계하기 위한 시스템 및 방법에 의하면, 타겟 표준 셀에 발생하는 로컬 레이아웃 효과를 반영하여, 타겟 표준 셀과 인접한 표준 셀을 배치하도록 집적 회로를 설계할 수 있다. 따라서, 집적 회로의 성능이 향상되고, 집적 회로가 최적으로 설계될 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템의 블록도를 나타낸다.
도 2a는 본 개시의 예시적 실시예에 따라 집적 회로의 개략적인 레이아웃을 나타낸다.
도 2b는 도 2a의 집적 회로의 개략적인 레이아웃의 일부를 나타낸 도면이다.
도 3은 본 개시의 예시적 실시예에 따라 도 1의 프로그램의 블록도를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 5는 타겟 표준 셀에 발생되는 로컬 레이아웃 효과를 설명하기 위한 그래프이다.
도 6은 본 개시의 예시적 실시예에 따른 집적 회로의 개략적인 레이아웃의 일부를 나타낸 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 집적 회로의 개략적인 레이아웃의 일부를 나타낸 도면이다.
도 10은 본 개시의 예시적 실시예에 따라 도 1의 프로그램의 블록도를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.

도 1은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(10)의 블록도를 나타낸다. 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 동작은 컴퓨팅 시스템(10)에서 수행될 수 있다.

컴퓨팅 시스템(10)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 1에 도시된 바와 같이, 컴퓨팅 시스템(10)은 CPU(central processing unit)(11), 입출력 장치들(12), 네트워크 인터페이스(13), RAM(random access memory)(14), ROM(read only memory)(15) 및 저장 장치(16)를 포함할 수 있다. CPU(11), 입출력 장치들(12), 네트워크 인터페이스(13), RAM(14), ROM(15) 및 저장 장치(16)는 버스(17)에 연결될 수 있고, 버스(17)를 통해서 서로 통신할 수 있다.

CPU(11)는 프로세싱 유닛으로 지칭될 수 있고, 예를 들어 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit)와 같이, 임의의 명령어 세트(예를 들어, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 코어를 포함할 수 있다. 예를 들면, CPU(11)는 버스(17)를 통해서 메모리, 즉 RAM(14) 또는 ROM(15)에 액세스할 수 있고, RAM(14) 또는 ROM(15)에 저장된 명령어들을 실행할 수 있다. 도 1에 도시된 바와 같이, RAM(14)은 본 개시의 예시적 실시예에 따른 프로그램(20) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(20)은 CPU(11)로 하여금 집적 회로를 설계하기 위한 동작을 수행하도록 할 수 있다. 즉, 프로그램(20)은 CPU(11)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(20)에 포함된 복수의 명령어들은 CPU(11)로 하여금 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하기 위한 동작들을 수행하도록 할 수 있다.

저장 장치(16)는 컴퓨팅 시스템(10)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(16)는 EEPROM(non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(16)는 컴퓨팅 시스템(10)으로부터 탈착 가능할 수도 있다. 저장 장치(16)는 본 개시의 예시적 실시예에 따른 프로그램(20)을 저장할 수 있으며, 프로그램(20)이 CPU(11)에 의해서 실행되기 이전에 저장 장치(16)로부터 프로그램(20) 또는 그것의 적어도 일부가 RAM(14)으로 로딩될 수 있다. 저장 장치(16)는 프로그램 언어로 작성된 파일을 저장할 수도 있고, 컴파일러 등에 의해서 생성된 프로그램(20) 또는 그것의 적어도 일부가 RAM(14)으로 로딩될 수도 있다.

저장 장치(16)는 CPU(11)에 의해서 처리될 데이터 또는 CPU(11)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, CPU(11)는 프로그램(20)에 따라, 저장 장치(16)에 저장된 데이터를 처리함으로써 새로운 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(16)에 저장할 수도 있다. 예를 들면, 저장 장치(16)는 프로그램(20)에 의해서 처리되는 도 3의 입력 데이터(D010)를 저장할 수도 있으며, 프로그램(20)에 의해서 생성되는 도 3의 레이아웃 데이터(D100)를 저장할 수도 있다.

입출력 장치들(12)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(12)을 통해서, CPU(11)에 의해 프로그램(20)의 실행을 트리거하거나 도 3의 입력 데이터(D010)를 입력할 수도 있으며, 도 3의 레이아웃 데이터(D100) 및/또는 오류 메시지 등을 확인할 수도 있다.

네트워크 인터페이스(13)는 컴퓨팅 시스템(10) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다. 도 3의 입력 데이터(D010)가 네트워크 인터페이스(13)를 통해서 컴퓨팅 시스템(10)에 제공될 수도 있고, 레이아웃 데이터(D100)가 네트워크 인터페이스(13)를 통해서 다른 컴퓨팅 시스템에 제공될 수도 있다.

도 2a는 본 개시의 예시적 실시예에 따라 집적 회로(5)의 개략적인 레이아웃을 나타낸다. 도 2a에서 집적 회로(5)에 포함된 각 구성요소들은, 설명의 편의를 위해서 스케일에 맞지 아니할 수 있고, 과장되거나 축소되어 도해될 수 있다.

도 2a를 참조하면, 집적 회로(5)는 표준 셀들의 인스턴스들(C01, C02)을 포함할 수 있다. 동일한 표준 셀에 대응하는 인스턴스들은 동일한 레이아웃을 가질 수 있고, 상이한 표준 셀들에 각각 대응하는 인스턴스들은 상이한 레이아웃들을 각각 가질 수 있다. 인스턴스들(C01 내지 C06)은 복수의 행들(R01 내지 R04)에 정렬되어 배치될 수 있다. 인스턴스들(C01 내지 C06)은 X방향으로 연장되는 복수의 행들(R01 내지 R04)과 수직한 방향(즉, Y방향)으로 규정된 길이(H)(즉, 높이)를 가질 수 있고, 복수의 행들과 평행한 방향(즉, X방향)으로 동일하거나 상이한 길이(즉, 폭)를 가질 수 있다. 인스턴스들(C01 내지 C06)이 정렬되는 복수의 행들(R01 내지 R04) 각각은 표준 셀의 최소 높이와 일치하는 높이를 가질 수 있다.

기능, 타이밍 특성 등과 같은 표준 셀의 물리적 특성에 기초하여, 복수의 표준 셀들에 관한 정보를 포함하는 셀 라이브러리(예를 들어, 도 3의 D310)로부터 집적 회로에 포함될 표준 셀이 선정될 수 있고, 선정된 표준 셀의 인스턴스가 배치됨으로써 집적 회로(5)의 레이아웃이 생성될 수 있다.

인스턴스는 그 주변 레이아웃에 따라 표준 셀의 물리적 특성(즉, 표준 셀의 진성(intrinsic) 물리적 특성)과 상이한 물리적 특성을 가질 수 있다. 예를 들면, 인스턴스에 포함된 트랜지스터의 문턱전압(Vth) 및 드레인 포화 전류(Idsat)는 인스턴스 주변의 레이아웃에 따라 변동할 수 있고, 이에 따라 집적 회로(5)에 포함된 인스턴스의 물리적 특성은 셀 라이브러리에서 정의하는 표준 셀의 진성(intrinsic) 물리적 특성과 상이할 수 있다. 이와 같이 인스턴스의 주변 레이아웃에 의한 영향은 로컬 레이아웃 효과(local layout effect; LLE) 또는 레이아웃 의존 효과(layout dependent effect; LDE)로서 지칭될 수 있다.

트랜지스터의 물리적 특성, 예를 들어 문턱전압(Vth) 및 드레인 포화 전류(Idsat) 등은, 그 트랜지스터의 주변에 형성된 프론트-엔드-레이어(front-end-layer 또는 front-end-of-layer)의 패턴에 의해서 변동될 수 있다. 프론트-엔드-레이어는 트랜지스터의 형성과 관계된 레이어로서, 반도체 제조 공정에서 트랜지스터, 캐패시터, 저항 등과 같은 소자들을 형성하는 FEOL(front-end-of-line)에 의해 형성되는 레이어를 지칭할 수 있다.

본 개시의 예시적 실시예에 따라, 도 1의 컴퓨팅 시스템(10)에서 수행될 수 있는 집적 회로를 설계하는 방법은, 로컬 레이아웃 효과를 고려할 수 있다. 예를 들면, 도 3 등을 참조하여 후술되는 바와 같이, 컴퓨팅 시스템(10)은 프론트-엔드-레이어의 패턴에 따라 발생하는 로컬 레이아웃 효과를 고려하여, 제2 인스턴스를 제1 인스턴스에 인접하도록 배치할 수 있다. 이에 따라, 로컬 레이아웃 효과에 의해 제1 인스턴스는 상대적으로 지연 시간이 감소되거나 전력 손실이 감소될 수 있고, 집적 회로의 성능이 향상될 수 있다.

도 2b는 도 2a의 집적 회로(5)의 개략적인 레이아웃의 일부를 나타낸 도면으로서, 집적 회로(5)에 포함된 제1 인스턴스(C01) 및 제2 인스턴스(C02)의 프론트-엔드-레이어에 형성된 패턴들을 설명하기 위한 도면이다.

도 2b를 참조하면, 인스턴스들(C01, C02)은 셀 바운더리(CB1, CB2)에 의해 한정되고, 인스턴스들(C01, C02)은 복수의 핀들(FN1, FN2), 제1 및 제2 액티브(active) 영역들(예를 들어, AR1, AR2) 및 복수의 게이트 라인들(gate lines)(GL1, GL2, GL3)를 포함할 수 있다. 셀 바운더리(CB1, CB2)는 인스턴스들(C01, C02)을 한정하는 아웃라인으로, 배치 및 배선(Place and Route, P&R) 툴은 셀 바운더리(CB1, CB2)를 이용하여 인스턴스들(C01, C02)을 인식할 수 있다. 셀 바운더리(CB1, CB2)는 네 개의 바운더리 라인들로 구성된다.

복수의 핀들(FN1, FN2)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제2 방향에 수직인 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 평행하게 배치될 수 있으며, 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 액티브 영역(AR1)은 P형 FinFET이 형성되기 위한 액티브 영역 일 수 있고, 제2 액티브 영역(AR2)은 N형 FinFET이 형성되기 위한 액티브 영역 일 수 있다.

일 실시예에서는, 제1 및 제2 액티브 영역들(AR1, AR2) 각각에 3개의 핀들(FN)이 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 액티브 영역들(AR1, AR2) 각각에 배치된 복수의 핀들(FN1, FN2)의 개수는 다양하게 변경될 수 있고, 2개의 핀들이 배치될 수도 있다. 이때, 제1 및 제2 액티브 영역들(AR1, AR2)에 배치되는 복수의 핀들(FN1, FN2)은 액티브 핀들이라고 지칭할 수 있다. 도 2 b에서는 액티브 핀들만을 도시하였으나, 본 발명은 이에 한정되지 않으며, 인스턴스들(C01, C02)은 셀 바운더리(CB1, CB2)와 제1 액티브 영역(AR1), 제1 및 제2 액티브 영역들(AR1, AR2) 사이의 영역, 또는 제2 액티브 영역(AR2)과 셀 바운더리(CB1, CB2) 사이의 영역에 배치되는 더미 핀들을 더 포함할 수 있다.

복수의 게이트 라인들(GL1, GL2, GL3)은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있고, 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 복수의 게이트 라인들(GL1, GL2, GL3)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 합금 등을 포함할 수 있다. 이 때, 제1 인스턴스(C01)와 제2 인스턴스(C02)가 인접하는 경계면에 배치되는 게이트 라인(GL2)은 더미 게이트 라인일 수 있다.

제1 인스턴스(C01)는 인접하게 배치된 제2 인스턴스(C02)에 의한 로컬 레이아웃 효과로 인하여, 물리적 특성이 변할 수 있다. 로컬 레이아웃 효과는 제2 인스턴스(C02)의 프론트-엔드-레이어의 패턴들의 형상에 따라 달라질 수 있다. 예를 들어, 제2 인스턴스(C02)에 배치되는 제1 및 제2 액티브 영역들(AR1, AR2)의 형상 및 제1 및 제2 액티브 영역들(AR1, AR2)에 포함된 복수의 핀들(FN1, FN2)의 수에 따라 달라질 수 있다. 프론트-엔드-레이어의 패턴들의 형상에 따른 로컬 레이아웃 효과의 변화는 도 6 등에 대한 설명에서 후술하겠다.

본 개시의 예시적 실시예에 따른 컴퓨팅 시스템(10)은 제2 인스턴스(C02)를 제1 인스턴스(C01)에 인접하게 배치할 때, 제2 인스턴스(C02)의 프론트-엔드-레이어의 패턴들의 형상에 따라, 제1 인스턴스(C01)에 발생하는 로컬 레이아웃 효과를 고려하여 제2 인스턴스(C02)를 배치할 수 있다. 따라서, 컴퓨팅 시스템(10)은 제1 인스턴스(C01)에 발생하는 로컬 레이아웃의 효과를 집적 회로의 성능에 유리하도록 이용할 수 있다.

도 3은 본 개시의 예시적 실시예에 따라 도 1의 프로그램(20)의 블록도를 나타낸다. 도 1을 참조하여 전술된 바와 같이, 프로그램(20)은 복수의 명령어들을 포함할 수 있고, 프로그램(20)에 포함된 복수의 명령어들은 CPU(11)로 하여금 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 동작을 수행하도록 할 수 있다. 도 3에 도시된, 프로그램(20)의 구성 요소들 전부가 도 1의 RAM(14)에 저장될 수도 있고, 구성요소들 중 적어도 일부가 도 1의 RAM(14)에 저장되고 나머지 일부가 도 1의 ROM(15) 또는 저장 장치(16)에 저장될 수도 있다.

도 3을 참조하면, 프로그램(20)은 구현 그룹(100)을 포함할 수 있고, 구현 그룹(100)은 복수의 프로시저들(120, 140)을 포함할 수 있다. 프로시저(procedure)는 특정 태스크를 수행하기 위한 일련의 명령어들을 지칭할 수 있다. 프로시저는 함수(function), 루틴(routine), 서브루틴(subroutine), 서브프로그램(subprogram) 등으로도 지칭될 수 있다. 프로시저들 각각은 외부로부터 제공된 데이터(예를 들어, D010) 또는 다른 프로시저가 생성한 데이터를 처리할 수 있다. 본 명세서에서, 도 1의 CPU(11)가 프로시저(예를 들어, 120 또는 140)를 실행함으로써 동작을 수행하는 것은, 프로시저(예를 들어, 120 또는 140)가 상기 동작을 수행하는 것으로도 표현될 수 있다.

셀 라이브러리(D310), 설계 규칙(D320) 및 LLE 데이터(D330)는 저장 매체(30)에 저장될 수 있고, 예를 들어 저장 매체(30)는 도 1의 저장 장치(16)일 수 있다. 셀 라이브러리(D310)는 복수의 표준 셀들의 물리적 특성에 관한 정보, 예를 들어 기능 정보, 타이밍 정보, 레이아웃 정보, 전력 정보 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 셀 라이브러리(D310)는 동일한 기능을 수행하나 프론트-엔드-레이어의 액티브 영역 패턴이 서로 상이한 표준 셀들에 대한 정보를 포함할 수 있다. 일 실시예에서, 셀 라이브러리(D310)는 동일한 기능을 수행하나 프론트-엔드-레이어의 액티브 영역 패턴이 서로 대칭인 관계를 갖는 표준 셀들에 대한 정보를 포함할 수 있다. 또한, 셀 라이브러리(D310)는 동일한 기능을 수행하나 프론트-엔드-레이어의 액티브 영역 패턴이 서로 상이한 표준 셀들에 대한 정보도 포함할 수 있다.

설계 규칙(D320)은 집적 회로가 반도체 공정에 의해서 제조되기 위하여 및/또는 집적 회로의 성능 저하를 방지하기 위하여 집적 회로의 레이아웃이 준수해야 할 규칙들을 포함할 수 있다.

LLE 데이터(D330)는 셀 라이브러리(D310)에 저장된 표준 셀들의 프론트-엔드-레이어에 형성된 패턴들에 대한 정보를 포함할 수 있다. 일 실시예에서, 동일한 로컬 레이아웃 효과를 발생시키는 프론트-엔드-레이어의 패턴들의 정보가 하나의 컨텍스트 그룹으로 분류될 수 있고, LLE 데이터(D330)는 복수의 컨텍스트 그룹들에 대한 정보를 포함할 수 있다. 예를 들어, LLE 데이터(D330)의 컨텍스트 그룹은 인접하게 배치되는 표준 셀의 지연 시간을 감소시키도록 로컬 레이아웃 효과를 발생시키는 표준 셀들의 프론트-엔드-레이어의 패턴들에 대한 정보를 포함할 수 있다. 또는, LLE 데이터(D330)의 컨텍스트 그룹은 인접하게 배치되는 표준 셀의 전력 소모를 감소시키도록 로컬 레이아웃 효과를 발생시키는 표준 셀들의 프론트-엔드-레이어의 패턴들에 대한 정보를 포함할 수 있다. 일 실시예에서, 컨텍스트 그룹은 타겟 표준 셀에 인접한 경계면에서의 액티브 영역의 형상(예를 들어, 액티브 핀이 개수 등)에 대한 정보를 포함할 수 있다.

구현 그룹(100)은 저장 매체(30)에 저장된 데이터(D310, D320, D330)를 참조할 수 있고, 입력 데이터(D010)로부터 레이아웃 데이터(D100)를 생성할 수 있다. 입력 데이터(D010)는 집적 회로를 정의하는 데이터로서, 예를 들어 표준 셀들의 인스턴스들 및 그 인스턴스들의 전기적 연결 관계들에 관한 정보를 포함하는 네트리스트(netlist)를 포함할 수 있다. 또한, 입력 데이터(D010)는 집적 회로의 요건(requirement)에 관한 정보, 예를 들어 타이밍 조건, 전력 조건, 면적 조건 등을 더 포함할 수도 있다. 구현 그룹(100)은 저장 매체(30)에 저장된 데이터(D310, D320, D330)를 참조함으로써, 집적 회로를 정의하는 입력 데이터(D010)로부터 집적 회로의 레이아웃의 물리적 정보를 포함하는 레이아웃 데이터(D100)를 생성할 수 있다.

일 실시예에서, 구현 그룹(100)은 저장 매체(30)에 저장된 데이터(D310, D320, D330)를 참조함으로써, 입력 데이터(D010)에 포함된 집적 회로 요건에 대응되는 컨택스트 그룹을 참조하여, 인스턴스들이 배치된 레이아웃 데이터(D100)를 생성할 수 있다. 따라서, 타겟 표준 셀의 제1 인스턴스에 인접하도록 배치되는 제2 인스턴스의 물리적 특성(프론트-엔드-레이어)이 결정될 수 있고, 그에 따른 레이아웃 데이터(D100)를 생성할 수 있다. 예를 들어, 구현 그룹(100)은 제1 인스턴스와 인접한 경계면에서 제2 인스턴스의 액티브 영역의 형상이 변하도록 제2 인스턴스의 액티브 영역에 포함된 복수의 핀들의 개수를 결정할 수 있다.

구현 그룹(100)의 배치기(120)는 셀 라이브러리(D310)를 참조하여 입력 데이터(D010)에서 정의된 인스턴스들을 배치할 수 있다. 배치기(120)는 셀 라이브러리(D310)를 참조함으로써 입력 데이터(D010)에서 정의된 인스턴스들의 레이아웃을 획득할 수 있고, 입력 데이터(D010)에 포함된 집적 회로의 요건에 관한 정보 및 설계 규칙(D320)에 기초하여 인스턴스들(즉, 인스턴스들의 레이아웃들)을 배치할 수 있다.

배치기(120)는 제1 인스턴스를 배치하고, 제1 인스턴스가 배치되지 아니한 영역에, 제1 인스턴스와 인접하도록 제2 인스턴스을 배치할 수 있다. 제1 인스턴스에 적절한 로컬 레이아웃 효과를 발생시키기 위해, 배치기(120)는 LLE 데이터(D330) 및 설계 규칙(D320)을 참조하여, LLE 데이터(D330)에 포함된 컨텍스트 그룹에 대한 정보를 기초로, 제1 인스턴스의 컨텍스트 그룹에 대응되는 프론트-엔드-레이어 패턴의 형상을 갖는 제2 인스턴스를 배치할 수 있다.

다만, 본 개시에 따른 일 실시예는 배치기(120)가 제1 인스턴스 및 제2 인스턴스를 순차적으로 배치하는 것에 한정되지는 않는다. 배치기(120)는 제1 인스턴스 및 제2 인스턴스를 함께 배치할 수 있다. 배치기(120)는 LLE 데이터(D330)및 설계 규칙(D320)을 참조하여, LLE 데이터(D330)에 포함된 컨텍스트 그룹에 대한 정보를 반영하여, 제2 인스턴스를 포함하는 인스턴스들을 재배치할 수도 있다. 도 7 및 도 8의 설명에서 후술하겠다.

라우터(140)는 배치기(120)에 의해서 배치된 인스턴스들을 전기적으로 연결하는 상호연결들을 생성할 수 있다. 예를 들면, 라우터(140)는 라우팅 리소스, 즉 복수의 배선층들 및 비아들을 사용하여, 배선층에 형성된 패턴 및/또는 비아를 포함하는 상호 연결을 생성할 수 있다. 라우터(140)는 입력 데이터(D010)에 정의된 인스턴스들의 연결 관계에 관한 정보 및 설계 규칙(D320)에 기초하여 상호 연결들을 생성할 수 있다. 또한, 라우터(140)는 입력 데이터(D010)에 포함된 집적 회로의 요건에 관한 정보에 기초하여 상호 연결들을 생성할 수 있다.

도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 4는 로컬 레이아웃 효과를 고려하여 집적 회로의 레이아웃을 생성하는 방법을 나타내고, 도 4에 도시된 방법은 도 3의 구현 그룹(100)에 의해서 수행될 수 있다.

도 4를 참조하면, 타겟 표준 셀의 제1 인스턴스가 배치되는 동작이 수행될 수 있다(S110). 제1 인스턴스는 입력 데이터(D010, 도 3)에 의해 정의될 수 있고, 설계 규칙(D320, 도 3)을 고려하여 배치될 수 있다.

타겟 표준 셀의 특성을 고려하여, LLE 데이터(D330)에 포함된 복수의 컨텍스트 그룹들 중에서 제1 인스턴스에 대응되는 적어도 하나의 컨텍스트 그룹이 선택될 수 있다(S120). 각각의 컨텍스트 그룹들은 인접한 인스턴스에 동일한 로컬 레이아웃 효과를 발생시키는 프론트-엔드-레이어 패턴에 대한 컨텍스트들을 포함할 수 있다. 따라서, 제1 인스턴스의 지연 시간이 단축되는 것이 중요한지, 제1 인스턴스의 전력 소비를 감소시키는 것이 중요한지에 따라 컨텍스트 그룹이 선택될 수 있다.

선택된 컨텍스트 그룹을 기초로, 제1 인스턴스와 인접한 경계면에서 형성되는 프론트-엔드-레이어 패턴의 형상이 결정될 수 있고, 상기 프론트-엔드-레이어 패턴을 포함하는 제2 인스턴스가 제1 인스턴스에 인접하게 배치될 수 있다(S130). 제2 인스턴스는 표준 셀의 인스턴스로서, 설계 규칙(D320, 도 3)을 준수하도록 배치될 수 있다.

제1 인스턴스 및 제2 인스턴스의 커넥션들을 라우팅하는 동작이 수행될 수 있다(S140). 예를 들면, 제1 인스턴스 및 제2 인스턴스를 연결하는 상호 연결들이 생성될 수 있고, 제1 인스턴스 및 제2 인스턴스의 배치에 관한 정보 및 상호 연결들에 관한 물리적 정보를 포함하는 레이아웃 데이터(D100, 도 3)가 생성될 수 있다.

본 개시의 일 실시예에 따른 집적 회로를 설계하는 방법은 제1 인스턴스에 작용할 로컬 레이아웃 효과를 미리 고려하여 제2 인스턴스를 배치하므로 집적 회로의 성능을 향상시킬 수 있다.

도 5은 타겟 표준 셀에 발생되는 로컬 레이아웃 효과를 설명하기 위한 그래프이다.

도 2b 및 도 5를 참조하면, 제2 인스턴스(C02)의 액티브 영역들(AR1, AR2)의 형상에 따른 제1 인스턴스(C01)의 드레인 포화 전류(Idsat)의 변화를 알 수 있다. 제2 인스턴스(C02)는 타겟 표준 셀의 제1 인스턴스(C01)에 인접하게 배치될 수 있다.

제2 인스턴스(C02)의 액티브 영역들(AR1, AR2)은 액티브 영역들(AR1, AR2)에 포함된 핀의 수가 감소하면서 액티브 영역들(AR1, AR2)의 형상이 변할 수 있다. 액티브 영역들(AR1, AR2)의 형상이 변하는 지점에서 액티브 영역들(AR1, AR2)은 ‘L’자 형상을 가질 수 있다. 예를 들어, 액티브 영역들(AR1, AR2)의 ‘L’자 형상은 액티브 영역들(AR1, AR2)에 포함된 핀의 개수가 3개에서 2개로 감소될 때, 형성될 수 있다.

도 6의 (a)를 참조하면, N형의 finFET의 경우에, 제1 인스턴스(C01)의 중심으로부터 제2 인스턴스(C02)의 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)의 ‘L’자 형상까지의 거리(D)가 멀어질수록 드레인 포화 전류(Idsat)의 값이 감소할 수 있다. 반면, 도 6의 (b)를 참조하면, P형의 finFET의 경우에, 제1 인스턴스(C01)의 중심으로부터 제2 인스턴스(C02)의 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2)의 ‘L’자 형상까지의 거리(D)가 멀어질수록 드레인 포화 전류(Idsat)의 값이 증가할 수 있다.

제1 인스턴스(C01)가 타이밍 크리티컬 패스에 포함되는 경우에는, N형의 finFET이 형성되는 액티브 영역(예를 들어, 제2 액티브 영역(AR2))이 ‘L’자 형상을 갖는 레이아웃을 가지는 제2 인스턴스(C02)가 제1 인스턴스(C01)에 인접하도록 배치될 수 있다. 이 때, ‘L’자 형상이 제1 인스턴스(C01)와 가깝게 배치될수록 지연 시간이 감소될 수 있다.

일 실시예에서, 저장 매체(30, 도 3)에 저장된 LLE 데이터(D330)에는 N형의 finFET이 형성되는 액티브 영역(예를 들어, 제2 액티브 영역(AR2))의 형상에 대한 정보 및 제1 인스턴스(C01)의 중심으로부터 제2 액티브 영역(AR2)의 ‘L’자 형상까지의 거리(D)에 대한 정보가 하나의 컨텍스트 그룹으로 저장될 수 있다.

반면, 제1 인스턴스(C01)가 타이밍 크리티컬 패스에 포함되지 않는 경우에는, 제1 인스턴스(C01)의 전력 소모를 감소시키기 위하여, P형의 finFET이 형성되는 액티브 영역(예를 들어, 제1 액티브 영역(AR1))이 ‘L’자 형상을 갖는 레이아웃을 가지는 제2 인스턴스(C02)가 제1 인스턴스(C01)에 인접하도록 배치될 수 있다. 이 때, ‘L’자 형상이 제1 인스턴스(C01)와 가깝게 배치될 수록 소모 전력이 감소될 수 있다.

일 실시예에서, LLE 데이터(D330, 도 3)에는 P형의 finFET이 형성되는 액티브 영역(예를 들어, 제1 액티브 영역(AR1))의 형상에 대한 정보 및 제1 인스턴스(C01)의 중심으로부터 제1 액티브 영역(AR1)의 ‘L’자 형상까지의 거리(D)에 대한 정보가 하나의 컨텍스트 그룹으로 저장될 수 있다.

도 6은 본 개시의 예시적 실시예에 따른 집적 회로(5_1)의 개략적인 레이아웃의 일부를 나타낸 도면으로서, 집적 회로(5_1)에 포함된 제1 인스턴스(C01) 및 제2 인스턴스(C02_1)의 프론트-엔드-레이어에 형성된 패턴들을 설명하기 위한 도면이다.

도 4 및 도 6을 참조하면, 집적 회로(5_1)의 레이아웃에는 제1 인스턴스(C01)가 배치될 수 있다. 일 실시예에서, 제1 인스턴스(C01)는 타이밍 크리티컬 패스에 포함될 수 있다. 제1 인스턴스(C01) 주변에 배치되는 인스턴스들에 의한 로컬 레이아웃 효과를 고려하여, LLE 데이터(D330, 도 3)에 포함된 복수의 컨텍스트 그룹들 중 지연 시간이 상대적으로 감소되는 컨텍스트 그룹을 선택할 수 있다(S120). 다만, 이에 한정되는 것은 아니며, 복수의 컨택스트 그룹들 중에서, 상기 제1 인스턴스에 발생시키고자 하는 다른 로컬 레이아웃 효과에 대응되는 상기 제1 인스턴스의 컨택스트 그룹을 선택할 수도 있다. 선택된 컨텍스트 그룹은 N형의 finFET이 형성되는 액티브 영역(예를 들어, 제2 액티브 영역(AR2_1))이 ‘L’자 형상을 갖도록 하는 액티브 영역의 형상에 대한 정보 및 ‘L’자 형상이 형성되는 위치에 대한 정보를 포함할 수 있다.

따라서, 제1 인스턴스(C01)의 제2 액티브 영역(AR2_1)은 3개의 핀들을 포함할 수 있고, 제2 액티브 영역(AR2_1)에 2개의 핀들을 포함하는 제2 인스턴스(C02_1)가 제1 인스턴스(C01)와 인접하게 배치될 수 있다(S130). 이에 따라 제2 액티브 영역(AR2_1) 의‘L’자 형상이 제1 인스턴스(C01) 및 제2 인스턴스(C02_1)의 경계면에서 형성될 수 있으므로, 제1 인스턴스(C01)의 중심으로부터 제2 액티브 영역(AR2_1)의 ‘L’자 형상까지의 거리(D)가 가까워져, 로컬 레이아웃 효과로 인한 지연 시간이 감소될 수 있다.

다만, 본 개시에 따른 일 실시예는, 제2 액티브 영역(AR2_1)의‘L’자 형상이 제1 인스턴스(C01) 및 제2 인스턴스(C02_1)의 경계면에서 형성되도록, 제2 인스턴스(C02_1)가 배치되는 것에 한정되는 것은 아니며, 제2 인스턴스(C02_1)의 제2 액티브 영역(AR2_1) 내부에 ‘L’자 형상이 형성될 수도 있다. 또한, 제1 인스턴스(C01)의 제2 액티브 영역(AR2_1)은 3개 이상의 핀들을 포함할 수도 있고, 제2 인스턴스(C02_1)의 제2 액티브 영역(AR2_1)도 2개개 이상의 핀들을 포함할 수 있다.

본 도면에서는, 지연 시간을 감소시키 위한 제2 인스턴스(C02_1)의 프론트-엔드-레이어 패턴의 형상에 대해서만 설명하였으나, 이에 한정되는 것은 아니다. 타겟 표준 셀의 전력 소모를 감소시키기 위해서, LLE 데이터(D330, 도 3)에 포함된 복수의 컨텍스트 그룹들 중 전력 소모가 상대적으로 감소되는 컨텍스트 그룹을 선택할 수도 있다. 선택된 컨텍스트 그룹은 P형의 finFET이 형성되는 액티브 영역(예를 들어, 제1 액티브 영역(AR1))이 ‘L’자 형상을 갖도록 하는 액티브 영역의 형상에 대한 정보 및 ‘L’자 형상이 형성되는 위치에 대한 정보를 포함할 수 있다. 따라서, 제1 인스턴스(C01)의 제1 액티브 영역(AR1)에는 3개의 핀들이 배치될 수 있고, 제1 액티브 영역(AR1)에 2개의 핀들을 포함하는 제2 인스턴스(C02_1)가 제1 인스턴스(C01)와 인접하게 배치될 수도 있다.

도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 도 7에 도시된 방법은 도 3의 구현 그룹(100)에 의해서 수행될 수 있다. 도 4의 순서도와 비교할 때, 도 7에서는 제2 인스턴스를 제1 인스턴스에 인접하게 배치한 후, 제1 인스턴스에 발생되는 로컬 레이아웃 효과를 고려하여, 제1 인스턴스의 주변 영역에 인스턴스를 재배치하는 데에 특징이 있다.

도 7을 참조하면, 제1 인스턴스가 배치되고, 제1 인스턴스에 인접하도록 제2 인스턴스가 배치되는 동작이 수행될 수 있다(S210). 제1 인스턴스 및 제2 인스턴스는 입력 데이터(D010, 도 3)에 의해 정의될 수 있고, 설계 규칙(D320, 도 3)을 고려하여 배치될 수 있다.

입력 데이터(D010)를 참고하여, 제1 인스턴스가 타이밍 크리티컬 패스에 포함되는지 판단될 수 있다(S220). 제1 인스턴스가 타이밍 크리티컬 패스에 포함되는 경우에는, LLE 데이터(D330, 도 3)에 포함된 복수의 컨텍스트 그룹들 중에서 제1 인스턴스에 대응되는 적어도 하나의 컨텍스트 그룹이 선택될 수 있다(S230). 예를 들어, 선택된 컨텍스트 그룹은 지연 시간을 감소시킬 수 있는 프론트-엔드-레이어 패턴의 형상에 대한 정보를 포함할 수 있다. 따라서, 선택된 컨텍스트 그룹을 기초로, 제1 인스턴스와 인접하는 인스턴스의 프론트-엔드-레이어 패턴의 형상이 결정될 수 있다.

제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는지 판단될 수 있다(S240). 제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는지 여부는 제1 인스턴스와 제2 인스턴스가 서로 인접하는 경계면의 프론트-엔드-레이어 패턴을 기준으로 판단될 수 있다.

제2 인스턴스가 선택된 컨텍스트 그룹과 상이한 프론트-엔드-레이어 패턴의 형상을 포함하는 경우에는 제2 인스턴스는 탈락될 수 있다. 프론트-엔드-레이어 패턴의 형상이 선택된 컨텍스트 그룹과 일치하는, 제3 인스턴스가 제1 인스턴스에 인접하게 배치될 수 있다(S250).

제3 인스턴스는 제2 인스턴스와 기능은 동일하나, 프론트-엔드-레이어 패턴의 형상이 상이할 수 있다. 특히, 제1 인스턴스와의 인접면에서의 프론트-엔드-레이어 패턴의 형상이 상이할 수 있다. 예를 들어, 제2 인스턴스는 도 2b의 제2 인스턴스(C02)와 동일한 프론트-엔드-레이어 패턴을 포함할 수 있고, 제3 인스턴스는 도 7의 제2 인스턴스(C02_1)와 동일한 프론트-엔드-레이어 패턴을 포함할 수 있다.

제3 인스턴스가 제1 인스턴스에 인접하게 배치되면, 제1 인스턴스 및 제3 인스턴스의 커넥션들을 라우팅하는 동작이 수행될 수 있다(S260). 예를 들어, 제1 인스턴스 및 제3 인스턴스를 연결하는 상호 연결들이 생성될 수 있고, 제1 인스턴스 및 제3 인스턴스의 배치에 관한 정보 및 상호 연결들에 관한 물리적 정보를 포함하는 레이아웃 데이터(D100, 도 3)가 생성될 수 있다.

제1 인스턴스가 타이밍 크리티컬 패스에 포함되지 않거나, 제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는 경우에는, 제1 인스턴스 및 제2 인스턴스의 커넥션들을 라우팅하는 동작이 수행될 수 있다(S270). 예를 들면, 제1 인스턴스 및 제2 인스턴스를 연결하는 상호 연결들이 생성될 수 있고, 제1 인스턴스 및 제2 인스턴스의 배치에 관한 정보 및 상호 연결들에 관한 물리적 정보를 포함하는 레이아웃 데이터(D100, 도 3)가 생성될 수 있다.

본 도면에서는, 제1 인스턴스가 타이밍 크리티컬 패스에 포함되는지 판단하는 단계에 대해서만 설명하고 있으나, 이에 한정되는 것은 아니며, 제1 인스턴스가 전력 소비의 제한이 있는 경우에는, LLE 데이터(D330, 도 3)에 포함된 복수의 컨텍스트 그룹들 중에서 전력 소모 감소 효과에 대응되는 적어도 하나의 컨텍스트 그룹이 선택될 수도 있다. 선택된 컨텍스트 그룹을 기초로, 제2 인스턴스와 기능은 동일하나 프론트-엔드-레이어 패턴의 형상이 상이한 제3 인스턴스가 제1 인스턴스에 인접하게 배치될 수도 있다.

본 개시의 일 실시예에 따른 집적 회로를 설계하는 방법은 제1 인스턴스에 작용할 로컬 레이아웃 효과를 미리 고려하여 제2 인스턴스를 배치하므로 집적 회로의 성능을 향상시킬 수 있다.

도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 도 8에 도시된 방법은 도 3의 구현 그룹(100)에 의해서 수행될 수 있다. 도 7의 순서도와 비교할 때, 도 8에서는 제2 인스턴스를 로컬 레이아웃 효과를 고려하여, 재배치하는 데에 특징이 있다. 도 8의 순서도에서 도 7의 S210, S220, S230, S240, S270단계가 동일하게 수행될 수 있고, 도 8은 S240단계부터 이후에 수행되는 단계들을 나타낼 수 있다.

도 8을 참조하면, 제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는지 판단될 수 있다(S240). 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는지 여부는 제1 인스턴스와 제2 인스턴스가 서로 인접하는 경계면의 프론트-엔드-레이어 패턴을 기준으로 판단될 수 있다.

제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하지는 않는 경우에는, 제2 인스턴스의 프론트-엔드-레이어 패턴의 대칭 구조가 컨텍스트 그룹과 일치하는지 판단될 수 있다(S245). 예를 들어, 제1 인스턴스와 인접한 경계면에서의 제2 인스턴스의 프론트-엔드-레이어 패턴이, 선택된 컨텍스트 그룹과 일치하지 않는 경우에는, 제1 인스턴스와 인접한 면과 반대 방향의 면에서의 제2 인스턴스의 프론트-엔드-레이어 패턴이 선택된 컨텍스트 그룹과 일치하는지 판단될 수 있다.

제2 인스턴스의 프론트-엔드-레이어 패턴의 대칭 구조가 컨텍스트 그룹과 일치하는 경우에는, 제2 인스턴스는 대칭 변환되어 재배치될 수 있다(S235). 예를 들어, 제1 인스턴스 및 제2 인스턴스가 서로 제1 방향으로 인접하게 배치될 때, 제2 인스턴스는 제1 방향과 수직한 방향의 축을 기준으로 대칭 변환된 후 재배치될 수 있다. 이후에 제1 인스턴스 및 재배치된 제2 인스턴스의 커넥션들을 라우팅하는 동작이 수행될 수 있다(S265).

제2 인스턴스의 프론트-엔드-레이어 패턴의 대칭 구조가 선택된 컨텍스트 그룹과 일치하지 않는 경우에는, 제2 인스턴스는 탈락되고, 제2 인스턴스와 기능은 동일하나, 프론트-엔드-레이어 패턴의 형상이 상이한 제3 인스턴스가 제1 인스턴스에 인접하게 배치될 수 있다(S250). 제3 인스턴스의 프론트-엔드-레이어 패턴은 선택된 컨텍스트 그룹과 일치할 수 있다. 이후에, 제1 인스턴스 및 제3 인스턴스의 커넥션들을 라우팅하는 동작이 수행될 수 있다(S260).

도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 집적 회로(5_2, 5_2')의 개략적인 레이아웃의 일부를 나타낸 도면으로서, 집적 회로(5_1)에 포함된 제1 인스턴스(C01) 및 제2 인스턴스(C02_2, C02_2')의 프론트-엔드-레이어에 형성된 패턴들을 설명하기 위한 도면이다.

도 8 및 도 9a를 참조하면, 집적 회로(5_2)의 레이아웃에는 제1 인스턴스(C01)가 배치될 수 있다. 일 실시예에서, 제1 인스턴스는 타이밍 크리티컬 패스에 포함될 수 있다. 제1 인스턴스(C01) 주변에 배치되는 인스턴스들에 의한 로컬 레이아웃 효과를 고려하여, LLE 데이터(D330, 도 3)에 포함된 복수의 컨텍스트 그룹들 중 지연 시간이 상대적으로 감소되는 컨텍스트 그룹을 선택할 수 있다. 선택된 컨텍스트 그룹은 N형의 finFET이 형성되는 액티브 영역(예를 들어, 제2 액티브 영역(AR2_2))이 ‘L’자 형상을 갖도록 하는 액티브 영역의 형상에 대한 정보 및 ‘L’자 형상이 형성되는 위치에 대한 정보를 포함할 수 있다.

제2 인스턴스(C02_2)는 제1 인스턴스(C01)에 인접하는 경계면에서 제2 액티브 영역(AR2_2)에 3개의 핀들을 포함하고 있으므로, 경계면에서 제2 액티브 영역(AR2_2)을 ‘L’자 형상으로 만들지 못한다. 따라서, 제2 인스턴스(C02_2)는 선택된 컨택스트 그룹과 일치하지 않을 수 있다. 다만, 제2 인스턴스(C02_2)는 제1 인스턴스(C01)에 인접하는 경계면의 반대면에서 제2 액티브 영역(AR2_2)에 2개의 핀들을 포함하고 있으므로, 상기 반대면이 제1 인스턴스(C01)와 인접하도록 배치되면, 선택된 컨택스트 그룹과 일치할 수 있다.

도 8, 도 9a 및 도 9b를 참조하면, 제2 인스턴스(C02_2)는 대칭 변환된 후 재배치될 수 있다(S235). 예를 들어, 제1 인스턴스(C01)와 제2 인스턴스(C02_2)는 X방향으로 인접하게 배치될 수 있고, 제2 인스턴스(C02_2)는 Y방향과 평행한 축을 중심으로 대칭 변환되어 재배치될 수 있다. 재배치된 제2 인스턴스(C02_2')의 프론트-엔드-레이어 패턴은 제1 인스턴스(C01)에 대응되는 선택된 컨텍스트 그룹과 일치할 수 있다.

제1 인스턴스(C01) 및 재배치된 제2 인스턴스(C02_2')의 인접면에서, 제1 인스턴스(C01)의 제2 액티브 영역(AR2_2')에는 3개의 핀들이 배치될 수 있고, 재배치된 제2 인스턴스(C02_2')의 제2 액티브 영역(AR2_2')에는 2개의 핀들이 배치될 수 있다. 이에 따라 제2 액티브 영역(AR2_2') 의‘L’자 형상이 제1 인스턴스(C01) 및 제2 인스턴스(C02_2')의 경계면에서 형성되므로, 제1 인스턴스(C01)의 중심으로부터 제2 액티브 영역(AR2_2')의 ‘L’자 형상까지의 거리가 가까워져, 로컬 레이아웃 효과로 인한 지연 시간이 감소될 수 있다.

도 10은 본 개시의 예시적 실시예에 따라 도 1의 프로그램의 블록도를 나타낸다. 도 11는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 도 10에서 도 3에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 3와 중복되는 구성의 상세한 설명은 생략한다.

도 10 및 도 11을 참조하면, 프로그램(20a)은 구현 그룹(100) 및 분석 그룹(200)을 포함할 수 있고, 구현 그룹(100) 및 분석 그룹(200)은 복수의 프로시저들(120, 140, 220)을 각각 포함할 수 있다.

LLE 데이터(D330)는 로컬 레이아웃 효과에 의한 표준 셀의 물리적 특성 변동에 관한 정보를 포함할 수 있다. 예를 들어, LLE 데이터(D330)는 로컬 레이아웃 효과에 의한 표준 셀의 타이밍 조건 또는 전력 조건의 변동에 관한 정보를 포함할 수 있다.

분석 그룹(200)은 저장 매체(30)에 저장된 데이터(D310, D320, D330)를 참조할 수 있고, 레이아웃 데이터(D100)로부터 결과 데이터(D200)를 생성할 수 있다. 레이아웃 데이터(D100)는 집적 회로의 레이아웃에 관한 물리적 정보를 포함할 수 있고, 예를 들면 GDSII 포맷을 가지는 데이터를 포함할 수 있다. 비록 도 11에서 분석 그룹(200)은 구현 그룹(100)에 의해서 생성된 레이아웃 데이터(D100)를 엑세스하는 것으로 도시되었으나, 레이아웃 데이터(D100)는 분석 그룹(200)이 수행되는 컴퓨팅 시스템과 상이한 컴퓨팅 시스템에 의해서 생성되어 분석 그룹(200)에 제공될 수도 있다. 분석 그룹(200)은 레이아웃 데이터(D100)에 기초하여 집적 회로의 성능을 분석할 수 있고, 집적 회로의 성능에 관한 정보를 포함하는 결과 데이터(D200)를 생성할 수 있다.

성능 분석기(220)는 레이아웃 데이터(D100)에 포함된 인스턴스의 물리적 특성에 기초하여 집적 회로의 성능을 분석함으로써 결과 데이터(D200)를 생성할 수 있다. 예를 들면, 성능 분석기(220)는, 집적 회로의 타이밍 특성, 전력 특성, 노이즈 특성 등을 분석할 수 있다. 또한, 성능 분석기(220)는 입력 데이터(D010)에 포함된 집적 회로의 요건에 관한 정보를 참조하여, 집적 회로의 성능이 요건을 충족하는지 여부를 판단한 결과를 포함하는 결과 데이터(D200)를 생성할 수도 있다. 따라서, 성능 분석기(220)는 제1 인스턴스(C01, 도 2a)의 물리적 특성을 산출(S310)할 수 있고, 이에 따라 제1 인스턴스(C01, 도 2a)에 인접하게 배치된 제2 인스턴스(C02, 도 2a)로 인한 로컬 레이아웃 효과가 목적에 맞게 발생하였는지를 검증(S320)할 수 있다.

구현 그룹(100)은, 레이아웃 데이터(D100)에 기초하여 분석 그룹(200)이 생성한, 집적 회로의 성능에 관한 정보를 포함하는 결과 데이터(D200)를 엑세스할 수 있다. 구현 그룹(100)은 결과 데이터(D200)에 기초하여, 레이아웃 데이터(D100)에 따른 집적 회로의 성능이 입력 데이터(D010)에 포함된 집적 회로의 요건을 충족하는지 여부에 따라 집적 회로의 레이아웃을 변경할 수 있고, 변경된 레이아웃을 나타내는 새로운 레이아웃 데이터(D100)를 생성할 수 있다. 결과 데이터(D200)는 로컬 레이아웃 효과에 따른 집적 회로의 성능 변동을 포함할 수 있고, 구현 그룹(100)은 결과 데이터(D200)에 기초하여 최적으로 설계된 집적 회로의 레이아웃을 나타내는 새로운 레이아웃 데이터(D100)를 생성할 수 있다.

일 실시예에서, 타겟 표준 셀의 제1 인스턴스(C01, 도 2a)에 인접하게 배치된 제2 인스턴스(C02, 도 2a)로 인한 로컬 레이아웃 효과가 목적에 맞게 발생하지 않은 경우에는, 구현 그룹(100)은 레이아웃 데이터(D100)에 기초하여, 제2 인스턴스(C02, 도 2a)를 제3 인스턴스로 바꾸어 배치하거나, 제2 인스턴스를 제1 인스턴스와 인접한 면과 상기 인접한 면의 반대면을 서로 대칭시켜 재배치할 수 있다(S320). 상기 S320단계는 도 9의 S260단계 또는 S265단계와 유사하게 수행될 수 있다.

도 12는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.

도 12를 참조하면, 반도체 장치의 제조 방법은 집적 회로의 설계 및 집적 회로의 제조 공정으로 구분될 수 있다. 집적 회로의 설계는 단계 S10 및 S20을 포함하고, 집적 회로의 제조 공정은 단계 S30 및 S40을 포함하고, 레이아웃 데이터를 기초로 집적 회로에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.

단계 S10에서, 물리-인식(physical-aware) 합성 동작을 수행한다. 예를 들어, 단계 S10은 합성 툴을 이용하여 프로세서에 의해 수행될 수 있다. "합성"은 집적 회로에 대한 입력 데이터를, 로직 게이트들로 이루어진 하드웨어 형태로 변환함으로써 넷리스트(netlist)를 생성하는 동작으로서, "로직(logic) 합성"이라고 지칭할 수 있다. 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예컨대, RTL(Register Transfer Level)에서 정의된 데이터일 수 있다. 넷리스트는 표준 셀 라이브러리를 이용하여 RTL 코드로부터 생성될 수 있고, 게이트 레벨의 넷리스트일 수 있다.

단계 S20에서, 배치 및 라우팅 동작을 수행한다. 예를 들어, 단계 S20은 P&R 툴을 이용하여 프로세서에 의해 수행될 수 있다. 구체적으로, 넷리스트에 따라 집적 회로를 정의하는 표준 셀들을 배치하고, 이어서, 배치된 표준 셀들에 포함된 넷들을 라우팅함으로써, 집적 회로에 대한 레이아웃 데이터를 생성할 수 있다.

본 개시의 일 실시예에 따른 반도체 장치의 제조 방법은 도 1 내지 도 11을 참조하여 상술된 집적 회로의 설계 방법을 수행함으로써 반도체 장치를 제조할 수 있다. 구체적으로, 단계 S20은 도 5의 S110 내지 S140단계를 포함하거나, 도 8의 S210 내지 S270를 포함할 수 있고, 또는 도 9의 S240 내지 S265 단계를 포함할 수 있고, 중복된 설명은 생략하기로 한다.

단계 S30에서, 레이아웃 데이터를 기초로 마스크를 생성한다. 구체적으로, 먼저 레이아웃 데이터를 기초로 OPC(Optical Proximity Correction)를 수행할 수 있는데, OPC는 광 근접 효과에 따른 오차를 반영하여 레이아웃을 변경하는 공정을 지칭한다. 이어서, OPC 수행 결과에 따라 변경된 레이아웃에 따라 마스크를 제조할 수 있다. 이때, OPC를 반영한 레이아웃, 예컨대, OPC가 반영된 GDS(Graphic Data System)II를 이용하여 마스크를 제조할 수 있다.

단계 S40에서, 마스크를 이용하여 집적 회로가 구현된 반도체 장치를 제조한다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 예를 들어, 마스크를 이용하는 공정은 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴을 형성할 수 있다. 한편, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

1. 컴퓨팅 시스템에 의해 수행되는 표준 셀들의 인스턴스들을 포함하는 집적 회로를 제조하는 방법으로서,
   제1 인스턴스를 배치하는 단계; 및
   상기 제1 인스턴스의 컨텍스트 그룹과 일치하는 프론트-엔드-레이어(front-end-layer) 패턴을 갖는 제2 인스턴스를 상기 제1 인스턴스에 인접하게 배치하는 단계; 를 포함하고,
   상기 컨텍스트 그룹은, 상기 제1 인스턴스에 동일한 로컬 레이아웃 효과(local layout effect)를 발생시키고 상기 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 프론트-엔드-레이어 패턴에 대한 정보를 포함하고,
   상기 제1 인스턴스 및 상기 제2 인스턴스는 복수의 핀들이 형성된 액티브 영역을 각각 포함하고,
   상기 제1 인스턴스와 상기 제2 인스턴스가 인접한 면에서 상기 제1 인스턴스의 상기 액티브 영역에 포함된 핀의 개수는 상기 제2 인스턴스의 상기 액티브 영역에 포함된 핀의 개수보다 많은 것을 특징으로 하는 집적 회로를 제조하는 방법.
2. 제1 항에 있어서,
   상기 컨텍스트 그룹은 상기 제1 인스턴스의 지연 시간이 감소되는 로컬 레이아웃 효과를 발생시키는 프론트-엔드-레이어의 패턴에 대한 정보를 포함하고,
   상기 제1 인스턴스 및 상기 제2 인스턴스는 N형 FinFET이 형성되는 상기 액티브 영역을 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
3. 제1 항에 있어서,
   상기 컨텍스트 그룹은 상기 제1 인스턴스의 전력 소비가 감소되는 로컬 레이아웃 효과를 발생시키는 프론트-엔드-레이어의 패턴에 대한 정보를 포함하고,
   상기 제1 인스턴스 및 상기 제2 인스턴스는 P형 FinFET이 형성되는 상기 액티브 영역을 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
4. 제1 항에 있어서,
   상기 컨텍스트 그룹은 상기 제1 인스턴스의 경계면에 형성되는 액티브 영역의 형상에 대한 정보를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
5. 컴퓨팅 시스템에 의해 수행되는 집적 회로를 포함하는 반도체 장치의 제조 방법에 있어서,
   표준 셀의 인스턴스들을 포함하는 레이아웃 데이터를 생성하는 상기 집적 회로를 설계하는 단계; 및
   상기 레이아웃 데이터를 기초로 상기 집적 회로를 제조하는 단계를 포함하고,
   상기 집적 회로를 설계하는 단계는,
   제1 인스턴스를 배치하고, 상기 제1 인스턴스에 제1 방향으로 인접하도록 제2 인스턴스를 배치하는 단계; 및
   상기 제2 인스턴스의 프론트-엔드-레이어 패턴이 상기 제1 인스턴스의 컨텍스트 그룹과 일치하는지 판단하는 단계; 를 포함하고,
   상기 컨텍스트 그룹은, 상기 제1 인스턴스에 동일한 로컬 레이아웃 효과를 발생시키고 상기 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 프론트-엔드-레이어 패턴에 대한 정보를 포함하고,
   상기 집적 회로를 설계하는 단계는,
   상기 제2 인스턴스의 프론트-엔드-레이어 패턴과 상기 제1 방향에 수직인 제2 방향의 축을 중심으로 대칭인 패턴이 상기 컨텍스트 그룹과 일치하는지를 판단하는 단계; 및
   상기 제2 인스턴스의 프론트-엔드-레이어 패턴과 대칭인 패턴이 상기 컨텍스트 그룹과 일치하는 경우에, 상기 제2 인스턴스를 상기 제2 방향과 평행한 축을 중심으로 대칭 변환시켜 재배치하는 단계를 포함하는 것을 특징으로 하는 방법.
6. 삭제
7. 삭제
8. 제5 항에 있어서,
   상기 제2 인스턴스의 프론트-엔드-레이어 패턴이 상기 컨텍스트 그룹과 일치하지 않는 경우에,
   상기 제2 인스턴스를 대신하여 제3 인스턴스를 배치하는 단계를 포함하고,
   상기 제3 인스턴스는, 상기 제2 인스턴스와 동일한 기능을 수행하고, 프론트-엔드-레이어 패턴이 상기 컨텍스트 그룹과 일치하는 것을 특징으로 하는 방법.
9. 표준 셀들의 인스턴스들을 포함하는 집적 회로를 제조하기 위한 컴퓨팅 시스템으로서,
   프로시저들을 포함하는 정보를 저장하는 메모리; 및
   상기 메모리에 엑세스 가능하고, 상기 프로시저들을 실행하는 프로세서를 포함하고,
   상기 프로시저들은,
   제1 인스턴스를 배치하고, 상기 제1 인스턴스의 컨텍스트 그룹과 액티브 영역의 형상이 서로 일치하는 제2 인스턴스를 배치하는 인스턴스 배치기; 및
   상기 인스턴스들을 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하는 라우터;를 포함하고,
   상기 컨텍스트 그룹은, 상기 제1 인스턴스에 동일한 로컬 레이아웃 효과를 발생시키고 상기 제1 인스턴스에 인접하게 배치되는, 인스턴스들의 액티브 영역 대한 정보를 포함하고,
   상기 제1 인스턴스 및 상기 제2 인스턴스는 복수의 핀들이 형성된 액티브 영역을 각각 포함하고,
   상기 인스턴스 배치기는 상기 제2 인스턴스의 상기 액티브 영역에 포함된 핀의 개수에 기초하여 상기 제2 인스턴스를 배치하는 것을 특징으로 하는 컴퓨팅 시스템.
10. 제9 항에 있어서,
    상기 프로시저들은,
    상기 제2 인스턴스의 배치에 따른 상기 제1 인스턴스의 물리적 특성을 산출하고, 산출된 상기 물리적 특성을 기초로 목적에 맞는 로컬 레이아웃 효과가 발생하였는지 검증하는 성능 분석기를 더 포함하고,
    목적에 맞는 로컬 레이아웃 효과가 발생하지 않은 경우에는,
    상기 인스턴스 배치기는, 상기 제2 인스턴스를 대신하여 제3 인스턴스를 배치하고,
    상기 제3 인스턴스는, 상기 제2 인스턴스와 동일한 기능을 수행하고, 상기 제1 인스턴스와 인접하는 면의 액티브 영역의 형상이 상기 제2 인스턴스와 서로 상이한 것을 특징으로 하는 컴퓨팅 시스템.

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