JP5370308B2 - 半導体装置、半導体装置の製造方法及び半導体装置の実装方法 - Google Patents
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Description
本発明は、半導体素子を備えた半導体装置並びに、その製造方法及び実装方法に関する。
トランジスタやダイオード等の半導体チップ、及びその駆動を制御するためのチップを、リードフレームに実装し、これらのチップ間並びにチップとリードフレームとの間をワイヤボンディングで接続した後、それらのチップ及びワイヤを樹脂で封止した半導体装置が知られている。リードフレームの形状を工夫して樹脂の流れを調整する技術、封止後の半導体装置に放熱部材を設ける技術等も知られている。
上記のようなリードフレームを用いた半導体装置では、形成する半導体装置の種類ごと、即ち、リードフレームに実装する半導体チップの種類ごとに、リードフレームの設計及び加工を行わなければならない。また、このようなリードフレームを用いた半導体装置では、リードフレームへの半導体チップを実装した後にそれを樹脂で封止するが、実装する半導体チップの形状、個数、配置等によっては、たとえリードフレームの形状を工夫しても、樹脂を細部にまで充填することが難しい場合がある。
また、半導体チップをリードフレームに実装し、ワイヤボンディングによる接続をして、更には樹脂で封止してからでないと、半導体装置の試験ができない。一般に、樹脂封止前は、リードフレームのアウターリードがタイバーによって連結されているため、外部導出端子が独立していない。よって、樹脂封止をした後、アウターリードをタイバーから切り離した後でなければ、電気的な試験ができないという課題がある。
たとえ検査済みの良品の半導体チップをリードフレームに実装したとしても、実装工程やワイヤボンディング工程、あるいは樹脂封止工程等でチップが損傷した場合は、樹脂封止後の試験でその不良が判明することになる。
特許文献１のように、多数の半導体チップを１つのパッケージに封入する場合には、封入されたチップのうち１つでも異常があると、良品チップも含めてそのパッケージ全体が不良となってしまうという問題がある。
本発明の一観点によれば、放熱部材と、前記放熱部材の一方の主面上に形成され、導体層と絶縁層とからなる配線層と、前記導体層に接続される外部導出端子と、電流を通流及び遮断するスイッチング機能と、前記スイッチング機能に比して電流容量が小さく、前記電流を遮断する方向とは逆方向に導通する機能とを併せ持つ半導体チップを樹脂封止してなる第１の半導体素子と、前記第１の半導体素子を駆動するための駆動回路を集積した半導体チップを樹脂封止してなる第２半導体素子と、を備え、前記絶縁層から露出した導体層に、前記第１の半導体素子及び前記第２の半導体素子を実装し、インバータ装置としてコンプレッサーに接続されることを特徴とする半導体装置が提供される。
本発明によれば、多様な高品質の半導体装置を効率的に得ることが可能になる。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置の説明図である。ここで、図１（Ａ）は第１の実施の形態に係る半導体装置の外観模式図、図１（Ｂ）は（Ａ）の一点鎖線Ｌ１に沿った断面に相当する模式図である。
図１は第１の実施の形態に係る半導体装置の説明図である。ここで、図１（Ａ）は第１の実施の形態に係る半導体装置の外観模式図、図１（Ｂ）は（Ａ）の一点鎖線Ｌ１に沿った断面に相当する模式図である。
図１に示す半導体装置１は、放熱部材１０、配線層２０、及び半導体素子３０，４０を有している。
放熱部材１０には、例えば、一定の熱伝導性を有する板が用いられる。熱伝導性の観点から、放熱部材１０には、アルミニウムやアルミニウム合金、銅や銅合金等の金属板を用いることができる。また別の観点から、後述のように、配線層２０を形成するために、少なくとも１つの主面は平坦な形状とすることができる。
放熱部材１０には、例えば、一定の熱伝導性を有する板が用いられる。熱伝導性の観点から、放熱部材１０には、アルミニウムやアルミニウム合金、銅や銅合金等の金属板を用いることができる。また別の観点から、後述のように、配線層２０を形成するために、少なくとも１つの主面は平坦な形状とすることができる。
このような放熱部材１０の一主面上に、配線層２０が形成されている。ここでは一例として、多層配線の配線層２０を示している。
図１（Ａ）に示すように、配線層２０の所定の位置に半導体素子３０，４０が実装されている。尚、配線層２０には、半導体素子３０，４０への入出力端子が設けられているが、図１（Ａ），（Ｂ）においては図示を省略する。
図１（Ａ）に示すように、配線層２０の所定の位置に半導体素子３０，４０が実装されている。尚、配線層２０には、半導体素子３０，４０への入出力端子が設けられているが、図１（Ａ），（Ｂ）においては図示を省略する。
配線層２０は、配線及びビアによって所定の回路を構成する回路パターン２１（導体層）と、回路パターン２１の周りに設けられた絶縁層２２とを有している。回路パターン２１（配線、ビア）は、例えば、銅や銅を含む材料等を用いて形成することができる。絶縁層２２は、例えば、エポキシ樹脂、ポリイミド樹脂、或いはガラス繊維や炭素繊維にエポキシ樹脂等の樹脂を含浸させたプリプレグ等を用いて形成することができる。
配線層２０上には、ここでは一例として、スイッチング素子を含む半導体素子３０と、半導体素子３０の駆動を制御する制御素子（制御回路）を含んだ半導体素子４０との、２種類の半導体素子が実装され、回路パターン２１に電気的に接続されている。
ここで、図２はスイッチング素子を含む半導体素子の例を示す図であって、（Ａ）は半導体素子３０の第１の例の模式図、（Ｂ）は（Ａ）のＬ２−Ｌ２断面の模式図、（Ｃ）は半導体素子３０の第２の例の模式図、（Ｄ）は（Ｃ）のＬ３−Ｌ３断面の模式図である。
半導体素子３０は、例えば、図２（Ａ），（Ｂ）に示すように、スイッチング素子である絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）３１を含んでいる。半導体素子３０には、このＩＧＢＴ３１と共に、一方向に電流を流す整流素子であるフリーホイーリングダイオード（Free Wheeling Diode；ＦＷＤ）３２が、ＩＧＢＴ３１と逆並列に接続されるように、リードフレーム３３に実装されている。
ＩＧＢＴ３１，ＦＷＤ３２は、リードフレーム３３のダイパッド３３ａ上に実装され、更にワイヤ３７によって、リードフレーム３３の端子３４ａ，３４ｂに電気的に接続されている。端子３４ａ，３４ｂは、例えば、ＩＧＢＴ３１のゲート（Ｇ）、エミッタ（Ｅ）に電気的に接続されている。また、ダイパッド３３ａには、ＩＧＢＴ３１のコレクタ（Ｃ）が電気的に接続されている。ＩＧＢＴ３１，ＦＷＤ３２は、封止樹脂３５（点線で図示）で封止され、図２（Ａ），（Ｂ）及び上記図１（Ｂ）に示したように、端子３４ａ，３４ｂ，３４ｃ（ダイパッド３３ａの裏面）は、封止樹脂３５から部分的に露出する。
このように、ＦＷＤを逆並列に備えるスイッチング素子はＩＧＢＴに限るものではない。例えば、パワートランジスタでもよいし、ＭＯＳＦＥＴ（電界効果トランジスタ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の素子を用いてもよい。あるいは、ＭＯＳＦＥＴとして、ＳｉＣ ＭＯＳＦＥＴ（炭化珪素ＭＯＳＦＥＴ：Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ＭＯＳＦＥＴ）を用いてもよい。
また、半導体素子３０は、例えば、図２（Ｃ），（Ｄ）に示すように、スイッチング素子として、逆方向への導通機能を備えた１つのチップで構成することもできる。図２（Ｃ），（Ｄ）では、逆方向への導通機能を有するスイッチング素子として、ＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）３６を適用した。このほか、逆方向への導通機能を備えたスイッチング素子としては、ＭＯＳＦＥＴ或いはＳｉＣＭＯＳＦＥＴの寄生ダイオードを用いる構成としてもよい。
ここで、逆方向への導通機能として、ＭＯＳＦＥＴあるいはＳｉＣＭＯＳＦＥＴの寄生ダイオードを用いるか、ＦＷＤを逆並列接続するかは、適用する負荷によって、ＦＷＤに要求される責務に応じて選定すればよい。
図２（Ｃ），（Ｄ）の場合も上記同様、ＲＣ−ＩＧＢＴ３６は、封止樹脂３５で封止され、そのＲＣ−ＩＧＢＴ３６のゲート（Ｇ）、エミッタ（Ｅ）、コレクタ（Ｃ）に電気的に接続された端子３４ａ，３４ｂ，３４ｃ（ダイパッド３３ａの裏面）は、図２（Ｃ）（Ｄ）及び上記図１（Ｂ）に示したように、封止樹脂３５から部分的に露出する。
また、このような半導体素子３０を駆動する駆動回路を集積した制御ＩＣとしての半導体素子４０も同様に、図１（Ｂ）に示したように、その制御素子に電気的に接続された端子４１ａ，４１ｂが部分的に露出するように、封止樹脂で封止されている。
尚、図１（Ａ）では、半導体素子３０の端子３４ａ，３４ｂ，３４ｃ、及び半導体素子４０の端子４１ａ，４１ｂの図示を省略している。
この半導体装置１では、一例として、上記のような構成を有する半導体素子３０を６個、半導体素子４０を２個用いて、直流電力を交流電力に変換して３相交流モータ等に供給するインバータ回路が構成されている。
この半導体装置１では、一例として、上記のような構成を有する半導体素子３０を６個、半導体素子４０を２個用いて、直流電力を交流電力に変換して３相交流モータ等に供給するインバータ回路が構成されている。
図３は第１の実施の形態に係る半導体装置の回路図の一例である。
図３に示すインバータ回路１００は、スイッチング素子として６個の半導体素子３０を用い、図示のごとく３相ブリッジ回路を構成する。
図３に示すインバータ回路１００は、スイッチング素子として６個の半導体素子３０を用い、図示のごとく３相ブリッジ回路を構成する。
６個のスイッチング素子（半導体素子３０内のＩＧＢＴ３１或いはＲＣ−ＩＧＢＴ３６）のスイッチング動作は、２個の半導体素子４０によって行われる。ここでは、高電圧側（Ｐ側）の３個のＩＧＢＴのスイッチング動作が一方の半導体素子４０で制御され、低電圧側（Ｎ側）の３個のＩＧＢＴのスイッチング動作がもう一方の半導体素子４０で制御されるようになっている。
ここで、６個のスイッチング素子（半導体素子３０）のすべてを駆動する駆動回路を１つの半導体素子４０に集積すれば、半導体素子４０は１つでよい。
或いは、スイッチング素子（半導体素子３０内のＩＧＢＴ３１或いはＲＣ−ＩＧＢＴ３６）の駆動回路を集積した駆動ＩＣ（半導体素子４０）を、高電圧側（Ｐ側）の３個半導体素子３０に対してそれぞれ設けてもよい。
或いは、スイッチング素子（半導体素子３０内のＩＧＢＴ３１或いはＲＣ−ＩＧＢＴ３６）の駆動回路を集積した駆動ＩＣ（半導体素子４０）を、高電圧側（Ｐ側）の３個半導体素子３０に対してそれぞれ設けてもよい。
各ＩＧＢＴに接続されたＦＷＤは、ＩＧＢＴのスイッチングに伴って、負荷電流をＩＧＢＴに転流させる、或いはサージ電流や回生電流を還流させる役割を果たす。
半導体装置１では、配線層２０上に上記のような６個の半導体素子３０と２個の半導体素子４０とが実装されたときに、図３のようなインバータ回路１００が構成されるように、予め配線層２０の回路パターン２１が形成されている。
半導体装置１では、配線層２０上に上記のような６個の半導体素子３０と２個の半導体素子４０とが実装されたときに、図３のようなインバータ回路１００が構成されるように、予め配線層２０の回路パターン２１が形成されている。
半導体素子３０，４０は、図１（Ｂ）に示したように、配線層２０の回路パターン２１上に、例えば、半田等の接合部材５０を介して、接合される。半導体素子３０は、その端子３４ａ，３４ｂ，３４ｃが配線層２０の回路パターン２１に接合部材５０を介して接合され、半導体素子４０は、その端子４１ａ，４１ｂが配線層２０の回路パターン２１に接合部材５０を介して接合される。尚、図１（Ａ）では、接合部材５０の図示を省略している。
半導体素子３０に上記のようなＩＧＢＴを用いている場合には、その発熱量が比較的大きい。そのため、配線層２０には、図１（Ｂ）に示したように、接合される半導体素子３０と対向する部分に、比較的大体積のビア状の回路部２１Ａを形成しておくことが好ましい。例えば、図１（Ｂ）に示したように、半導体素子３０のＩＧＢＴのコレクタ（Ｃ）に電気的に接続されている端子３４ｃが接合される回路部２１Ａを、半導体素子３０と対向する領域に広がる比較的大きな面積で、放熱部材１０側に向かって厚く、形成する。それにより、半導体素子３０で発生した熱を、大体積の回路部２１Ａに素早く、広範囲に伝熱させて、放熱部材１０側に逃すことが可能になる。
続いて、上記のような構成を有する半導体装置１の形成方法について説明する。
まず、配線層２０の形成工程について説明する。図４は配線層形成工程の一例の説明図である。
まず、配線層２０の形成工程について説明する。図４は配線層形成工程の一例の説明図である。
はじめに、図４（Ａ）に示すように、樹脂やプリプレグ等の絶縁層２２ａに貫通孔を形成し、そこに導電ペースト等の導電材料を充填してビア２１ａを形成する。ビア２１ａは、上記した大体積の回路部２１Ａを形成する領域に形成するほか、異なる層の配線間の接続に必要となる部分にも形成する。
次いで、ビア２１ａを形成した絶縁層２２ａ上に銅等の箔を貼り付け、それをエッチング等によりパターニングすることで、図４（Ｂ）に示すような配線２１ｂを形成する。この図４（Ｂ）で形成する配線２１ｂは、回路部２１Ａを形成する領域を含む領域上、及び、形成する配線層２０の回路パターン２１に応じた所定の領域に形成する。
次いで、図４（Ａ）と同様にして回路部２１Ａを形成する領域と、他の所定の部分とにビア２１ｃを形成した絶縁層２２ｂを準備する。そして、そのビア２１ｃを形成した絶縁層２２ｂを、図４（Ｃ）に示すように、先に図４（Ｂ）で得られた構造体の配線２１ｂ側に、熱プレス等により貼り合わせる。それにより、図４（Ｄ）に示したような構造体を得る。
次いで、図４（Ｄ）で得られた構造体の表裏面に銅等の箔を貼り付け、それをエッチング等によりパターニングすることで、表裏面の所定領域にそれぞれ、図４（Ｅ）に示すような配線２１ｄ，２１ｅを形成する。表面側の配線２１ｄは、回路部２１Ａを形成する領域を含む領域に形成する。裏面側の配線２１ｅは、形成する配線層２０の回路パターン２１に応じた所定の領域に形成する。尚、配線２１ｄ，２１ｅを形成するために貼り付ける箔は、例えば、表面側に裏面側よりも厚いものを用いる。
ここで、配線層を形成する箔としては、例えば、厚さが、１８μｍ，３５μｍ，７０μｍ，１０５μｍ，１７５μｍ，３００μｍ，４００μｍ，５００μｍ，８００μｍの銅箔が入手しやすいものであり、放熱，電流容量等を勘案して、所望の厚さのものを組み合わせて用いればよい。
これまでの工程により、配線層２０の基本構造を完成させる。即ち、後述のようにして半導体素子３０，４０を実装したときに、ここでは上記の図３に示したようなインバータ回路１００が構成されるような回路パターン２１（配線２１ｂ，２１ｄ，２１ｅ及びビア２１ａ，２１ｃ）を形成した構造体を得る。
次いで、図４（Ｆ）に示すように、放熱部材１０上に樹脂等の絶縁層２２ｃを形成し、図４（Ａ）〜（Ｅ）の工程を経て得られた構造体の裏面側（配線２１ｅ側）を、その絶縁層２２ｃに貼り合わせる。これにより、図１（Ｂ）に示したような、放熱部材１０上に、回路パターン２１（配線２１ｂ，２１ｄ，２１ｅ及びビア２１ａ，２１ｃ）と、回路パターン２１の周りに設けられた絶縁層２２（絶縁層２２ａ，２２ｂ，２２ｃ）とを有する、配線層２０が形成される。
続いて、半導体素子３０，４０の実装工程について説明する。図５は半導体素子実装工程の一例の説明図である。
上記のようにして放熱部材１０上に配線層２０を形成した後は、その配線層２０の表面側に、半導体素子３０，４０を実装する。半導体素子３０，４０は、半田等の接合部材５０を用いて、配線層２０上に実装する。
上記のようにして放熱部材１０上に配線層２０を形成した後は、その配線層２０の表面側に、半導体素子３０，４０を実装する。半導体素子３０，４０は、半田等の接合部材５０を用いて、配線層２０上に実装する。
例えば、図５（Ａ）に示すように、配線層２０の表面側に露出する配線２１ｄ及びビア２１ｃの上に、接合部材５０を配置し、更に半導体素子３０，４０を配置する。そして、接合部材５０を溶融し、冷却して凝固させることで、図５（Ｂ）に示すように半導体素子３０，４０を配線層２０に接合する。
その際、半導体素子３０は、ＩＧＢＴのゲート（Ｇ）、エミッタ（Ｅ）に接続された端子３４ａ，３４ｂを、配線層２０表面のビア２１ｃに接合部材５０を用いて接合し、ＩＧＢＴのコレクタ（Ｃ）に接続された端子３４ｃを、配線層２０表面の配線２１ｄに接合部材５０を用いて接合する。このとき、半導体素子３０は、大体積の回路部２１Ａの上方に配置されることになるため、半導体素子３０で発生した熱は、回路部２１Ａを介して、効率的に放熱部材１０側に伝熱するようになる。また、半導体素子４０は、端子４１ａ，４１ｂを、配線層２０表面のビア２１ｃに接合部材５０を用いて接合する。
半導体素子３０，４０は、配線層２０上に一括で実装することができる。また、半導体素子３０，４０のいずれか一方を先に配線層２０上に実装した後、もう一方を配線層２０上に実装することも可能である。
尚、ここでは、半導体素子３０の端子３４ａ，３４ｂ、及び半導体素子４０の端子４１ａ，４１ｂを、配線層２０のビア２１ｃに接合する方法を例示したが、このほか、次の図６に示すような方法を用いることもできる。
図６は半導体素子実装工程の別例の説明図である。
例えば、図４（Ｂ）の工程に続き、配線２１ｂの形成まで行った構造体に対し、図６（Ａ）に示すように、回路部２１Ａを形成する領域を除く領域にはビア２１ｃを形成していない絶縁層２２ｂを貼り合わせ、図６（Ｂ）に示すような構造体を得る。そして、図６（Ｃ）に示すように、配線２１ｄを形成した後、絶縁層２２ｂを貫通して下層の配線２１ｂに達するビアホール２３を形成する。その後、配線２１ｅを形成し、できた構造体を、図６（Ｄ）に示すように、放熱部材１０上に形成した絶縁層２２ｃに貼り合わせる。
例えば、図４（Ｂ）の工程に続き、配線２１ｂの形成まで行った構造体に対し、図６（Ａ）に示すように、回路部２１Ａを形成する領域を除く領域にはビア２１ｃを形成していない絶縁層２２ｂを貼り合わせ、図６（Ｂ）に示すような構造体を得る。そして、図６（Ｃ）に示すように、配線２１ｄを形成した後、絶縁層２２ｂを貫通して下層の配線２１ｂに達するビアホール２３を形成する。その後、配線２１ｅを形成し、できた構造体を、図６（Ｄ）に示すように、放熱部材１０上に形成した絶縁層２２ｃに貼り合わせる。
半導体素子３０，４０を実装する際には、図６（Ｅ）に示すように、半導体素子３０の端子３４ａ，３４ｂを、ビアホール２３から露出する配線２１ｂに接合部材５０を用いて接合し、端子３４ｃを、配線層２０表面の配線２１ｄに接合部材５０を用いて接合する。また、半導体素子４０の端子４１ａ，４１ｂを、ビアホール２３から露出する配線２１ｂに接合部材５０を用いて接合する。
この図６に示すような方法を用いて半導体装置１を形成することも可能である。
以上述べたように、予め所定の回路パターン２１を有する配線層２０を形成しておき、その上に半導体素子３０，４０を実装することで、所定の回路、ここでは上記の図３に示したようなインバータ回路１００を有する半導体装置１を得る。半導体装置１では、配線層２０へ実装される前に個別にパッケージングされた半導体素子３０，４０を用いている。このため、半導体素子３０，４０を配線層２０へ実装した時点で、半導体装置１として、即ち、図３の例ではインバータ回路として動作が可能となる。
以上述べたように、予め所定の回路パターン２１を有する配線層２０を形成しておき、その上に半導体素子３０，４０を実装することで、所定の回路、ここでは上記の図３に示したようなインバータ回路１００を有する半導体装置１を得る。半導体装置１では、配線層２０へ実装される前に個別にパッケージングされた半導体素子３０，４０を用いている。このため、半導体素子３０，４０を配線層２０へ実装した時点で、半導体装置１として、即ち、図３の例ではインバータ回路として動作が可能となる。
半導体素子３０，４０は、実装前に個別にパッケージングされているため、それぞれ試験を行うことができる。この試験に基づいて半導体素子３０，４０の良品のみを配線層２０に実装することができる。
また、半導体素子３０，４０の実装後にワイヤボンディング等の接続工程や、樹脂封止工程がないので、かかる工程に起因する不良は発生することが無い。
また、ここではインバータ回路１００を例にして説明したが、配線層２０に予め形成する回路パターン２１と、実装する半導体素子３０，４０を変更することで、所望の回路構成を実現することができ、様々な半導体装置１を得ることが可能である。回路パターン２１の変更や、半導体素子３０，４０の変更等にも、柔軟に対応することができる。封止を伴う、リードフレームを用いた半導体装置の形成方法に比べ、効率的且つ柔軟に、様々な形態の半導体装置１を形成することができる。
また、ここではインバータ回路１００を例にして説明したが、配線層２０に予め形成する回路パターン２１と、実装する半導体素子３０，４０を変更することで、所望の回路構成を実現することができ、様々な半導体装置１を得ることが可能である。回路パターン２１の変更や、半導体素子３０，４０の変更等にも、柔軟に対応することができる。封止を伴う、リードフレームを用いた半導体装置の形成方法に比べ、効率的且つ柔軟に、様々な形態の半導体装置１を形成することができる。
尚、以上の説明では、インバータ回路を有する半導体装置１を例に挙げ、そのインバータ回路の構成要素として、スイッチング素子と逆並列に、ＦＷＤを接続する場合について述べた。ＦＷＤを設けるにあたっては、半導体装置１に生じ得る還流の程度に応じた特性のダイオードを選定し、半導体素子３０のパッケージ内に設けることになる。
例えば、電動機を可変速駆動するインバータ装置に適用した場合、スイッチング時に主電流の転流や、電動機からの回生モードにおける回生電流が流れるので、ＦＷＤにはこれらの電流が流れた場合でも損失が低い、等の特性が求められる。
一方、コンプレッサーを負荷とするインバータ装置に適用した場合、コンプレッサー負荷からは回生モードの電流がほとんど発生しない。スイッチング時に主電流が転流するわずかな電流しか流れないので、コンプレッサーを負荷とするインバータ装置に適用する場合は、ＦＷＤの責務は軽い。よって電動機の可変速駆動等を行うインバータ装置に適用する場合に比べて、チップサイズや電流容量が小さなダイオードを用いることができる。コンプレッサーの用途としては、空気調和機（エアコン），冷蔵庫等があり、省エネルギーの観点から、これらの用途においてインバータによるきめ細かい制御を行うニーズが高まっている。
このように、ＦＷＤの責務が軽いコンプレッサー等の負荷に適用するインバータ装置には、図１（Ａ）に示すような半導体素子３０にＦＷＤ３２の搭載を省略し、図１（Ｂ）に示すように、ＲＣ−ＩＧＢＴやＭＯＳＦＥＴの１チップを搭載した半導体素子３０を用いるようにしてもよい。
このとき、ＲＣ-ＩＧＢＴの逆導通用のダイオードは、上記の通り責務が軽いので、チップ面積に対するダイオードの領域は小さくアレンジしたものを用いればよい。
半導体素子３０に１チップのデバイスを適用することにより、図２（Ｃ），（Ｄ）に示すように、ダイパッド３３ａの面積を有効に活用することができる。つまり、図２（Ａ），（Ｂ）のようにＦＷＤ３２を搭載していた部分についてもＩＧＢＴやＭＯＳＦＥＴ等のスイッチング素子の実装領域として使用することができる。言い換えると、同じ実装面積であれば大型のＩＧＢＴを搭載して、電流容量を大きくすることができるし、電流容量が小さくてもよければ、実装面積を小さくして、半導体素子３０を小型にすることができる。
半導体素子３０に１チップのデバイスを適用することにより、図２（Ｃ），（Ｄ）に示すように、ダイパッド３３ａの面積を有効に活用することができる。つまり、図２（Ａ），（Ｂ）のようにＦＷＤ３２を搭載していた部分についてもＩＧＢＴやＭＯＳＦＥＴ等のスイッチング素子の実装領域として使用することができる。言い換えると、同じ実装面積であれば大型のＩＧＢＴを搭載して、電流容量を大きくすることができるし、電流容量が小さくてもよければ、実装面積を小さくして、半導体素子３０を小型にすることができる。
また、以上の説明では、放熱部材１０として平板のものを用いた。これは、少なくとも一方の主面は平坦であった方が、配線層２０を形成するのが容易であり、半導体素子３０，４０を実装するのが容易であるためである。
また、放熱部材１０の他方の主面には、次の図７に示すように、複数のフィン１１を設けたものを用いることも可能である。尚、フィン１１には、板状、波板状、ピン状等、種々の形態のものを適用することが可能である。
これらのフィン１１は、放熱部材１０の他方の主面（半導体素子３０，４０を実装する面とは反対の主面）を研削して形成してもよいし、嵌設してもよい。或いは、一方の主面が平坦で、他方の主面にフィン１１を形成するような型枠に、無垢材を通過させて押し出し形成してもよい。
また、以上の説明では、３層構造の回路パターン２１を有する配線層２０を例示したが、配線層２０の層数及び回路パターン２１は、この例に限定されるものではない。半導体装置１に形成する回路構成に応じ、所定の層数及び回路パターン２１の配線層２０を形成すればよい。
多層の回路パターンを用いることで、配線の自由度が増し、図示した以外の半導体素子の配置が可能である。また、図１では図示を省略した半導体装置１の外部導出端子のレイアウトも自在となる。
このとき、半導体素子３０の直下は、絶縁が保てる範囲で可能な限り薄い絶縁層を介して放熱部材１０に接するのが放熱の面で有利である、そのため、半導体素子３０の直下は端子３４ｃ（ダイパッド３３ａの裏面）が接続される回路パターンと絶縁層のみを配置し、他の回路パターンを配置しないようにするとよい。
次に、第２の実施の形態について説明する。
図８は第２の実施の形態に係る半導体装置の説明図である。
図８に示す半導体装置６０は、インバータ回路１００を構成する、スイッチング素子を含んだ６個の半導体素子３０、及びそれらの制御を行う２個の半導体素子４０のほかに、更に別の半導体素子が実装されて所定の回路が構成される領域（回路領域）ＡＲを有している。第２の実施の形態に係る半導体装置６０は、このような回路領域ＡＲを有している点で、上記第１の実施の形態に係る半導体装置１と相違する。
図８は第２の実施の形態に係る半導体装置の説明図である。
図８に示す半導体装置６０は、インバータ回路１００を構成する、スイッチング素子を含んだ６個の半導体素子３０、及びそれらの制御を行う２個の半導体素子４０のほかに、更に別の半導体素子が実装されて所定の回路が構成される領域（回路領域）ＡＲを有している。第２の実施の形態に係る半導体装置６０は、このような回路領域ＡＲを有している点で、上記第１の実施の形態に係る半導体装置１と相違する。
半導体装置６０の回路領域ＡＲには、種々の回路を構成することができる。例えば、回路領域ＡＲには、整流回路、ブレーキ回路、突入電流抑制回路、センサ回路、制御回路等を構成することができる。
図９は第２の実施の形態に係る半導体装置の回路図の一例である。
図９には、インバータ回路１００に、整流回路１１０、ブレーキ回路１２０、突入電流抑制回路１３０、センサ回路１４０、制御回路１５０が付加された回路を例示している。これらの各種回路は、半導体装置６０の用途に応じて組み入れればよい。
図９には、インバータ回路１００に、整流回路１１０、ブレーキ回路１２０、突入電流抑制回路１３０、センサ回路１４０、制御回路１５０が付加された回路を例示している。これらの各種回路は、半導体装置６０の用途に応じて組み入れればよい。
インバータ回路１００は、図８に示すように、配線層２０の所定の回路パターン２１上に実装された半導体素子３０，４０によって形成される。
同様に、整流回路１１０は、図８の回路領域ＡＲの所定の回路パターン上に複数の整流素子（ダイオード）を実装して構成する。そして、図示しない交流電源から供給される交流電力を整流して直流電力に変換し、直流電力をインバータ回路１００側に供給する。
同様に、整流回路１１０は、図８の回路領域ＡＲの所定の回路パターン上に複数の整流素子（ダイオード）を実装して構成する。そして、図示しない交流電源から供給される交流電力を整流して直流電力に変換し、直流電力をインバータ回路１００側に供給する。
図８では図示を省略しているが、整流回路を構成するダイオードも、図１（Ｂ）に示すように、予め樹脂封止されているものを用いる。或いは、入力の相数（単相、３相等）に応じて、また、全波整流か半波整流かに応じて、接続するダイオードの数を選択し、個別に封止したものを用いてもよいし、ブリッジ接続した状態で樹脂封止したものを用いてもよい。
半導体素子３０，４０、更に整流回路１１０用のダイオード等を面実装型のパッケージで形成しておけば、これらを配線層２０の所定の回路パターンに配置して、リフローはんだ付けにより、一括して接合・接続を行うことができる。
ブレーキ回路１２０は、整流素子（ダイオード）とスイッチング素子（トランジスタ）を組み合わせた構成を有し、例えば、半導体装置６０の出力側がモータに接続されているような場合に、そのモータの回生動作時に発生するエネルギーによる電圧上昇を抑制する。
突入電流抑制回路１３０は、サイリスタを有し、直流中間コンデンサの突入電流を抑制する。尚、突入電流抑制回路１３０には、このようなサイリスタに替えて、充電抵抗とメカニカルリレーの並列回路を用いることもできる。
センサ回路１４０は、例えば、温度検出用のサーミスタを有し、その検出信号は、例えば、半導体素子４０或いは制御回路１５０に送られる。
制御回路１５０は、半導体素子３０を制御する半導体素子４０の駆動を制御するための制御回路である。
制御回路１５０は、半導体素子３０を制御する半導体素子４０の駆動を制御するための制御回路である。
半導体装置６０の回路領域ＡＲには、このような整流回路１１０、ブレーキ回路１２０、突入電流抑制回路１３０、センサ回路１４０、制御回路１５０が、半導体装置６０の用途等に応じ、全部或いは少なくとも１つ、形成される。
整流回路１１０、ブレーキ回路１２０、突入電流抑制回路１３０、センサ回路１４０、制御回路１５０はそれぞれ、１個又は複数個の半導体素子と、当該半導体素子が実装される配線層２０の回路パターンによって実現することができる。半導体装置６０に所望の回路が構成されるように、ダイオード、トランジスタ、サーミスタ等の半導体素子が所定数選択され、当該半導体素子が実装される回路パターンを有する配線層２０が形成される。配線層２０の回路パターンは、半導体装置６０の回路構成に応じ、上記図４或いは図６の例に従って形成することができる。
上述の通り、これらの各種回路を構成する部品も、面実装型のパッケージで形成しておけば、これらを配線層２０の所定の回路パターンに配置して、リフローはんだ付けにより、一括して接合・接続を行うことができる。
半導体装置６０を形成する際には、まず、放熱部材１０上に、インバータ回路１００用の上記回路パターン２１と、半導体装置６０の回路構成に応じた回路領域ＡＲの回路パターンとを、上記図４或いは図６の例に従って形成する。そして、その配線層２０上に、インバータ回路１００用の半導体素子３０，４０と共に、更に付加される回路用の半導体素子を実装する。付加される回路用の半導体素子は、半導体素子３０，４０と同様、半田等の接合部材を介して配線層２０上に実装される。
このような半導体装置６０の場合も、上記第１の実施の形態に係る半導体装置１と同様、配線層２０に予め形成する回路パターンと、実装する半導体素子とを変更することで、所望の回路構成を実現することができ、様々な半導体装置６０を得ることが可能である。また、パッケージングされた半導体素子を用いることができるため、封止を伴う、リードフレームを用いた半導体装置の形成方法に比べ、効率的且つ柔軟に、様々な形態の半導体装置６０の形成に対応することが可能である。
次に、第３の実施の形態について説明する。
図１０は第３の実施の形態に係る半導体装置の説明図である。
図１０（Ａ）に示すように、半導体装置７０は、３個の半導体素子８０を有している。この半導体装置７０では、これら３個の半導体素子８０を用いて、上記図３に示したようなインバータ回路１００を構成している。この第３の実施の形態に係る半導体装置７０は、このような点で、上記第１の実施の形態に係る半導体装置１と相違する。
図１０は第３の実施の形態に係る半導体装置の説明図である。
図１０（Ａ）に示すように、半導体装置７０は、３個の半導体素子８０を有している。この半導体装置７０では、これら３個の半導体素子８０を用いて、上記図３に示したようなインバータ回路１００を構成している。この第３の実施の形態に係る半導体装置７０は、このような点で、上記第１の実施の形態に係る半導体装置１と相違する。
半導体装置７０に用いる各半導体素子８０は、図１０（Ｂ）に示すように、ＩＧＢＴ等の２つのスイッチング素子と、それら２つのスイッチング素子にそれぞれ逆並列に接続されたＦＷＤ等の整流素子、及び２つのスイッチング素子の駆動を制御する制御素子（制御回路）を含んでいる。
半導体素子８０は、スイッチング素子、整流素子、制御素子をそれぞれ別個のチップとして有していても、スイッチング素子及び整流素子を集積したチップと制御素子のチップとをそれぞれ有していても、或いは、スイッチング素子、整流素子及び制御素子をすべて集積したチップを有していてもよい。このようなチップが封止樹脂で封止されて、半導体素子８０が構成されている。
尚、各半導体素子８０は、半導体装置７０の用途等によっては、ＦＷＤ等の整流素子を含まない構成とすることもできる。
上記のような半導体素子８０を３個用い、配線層２０に所定の回路パターンを形成しておき、それら３個の半導体素子８０を実装することで、インバータ回路１００を有する半導体装置７０を得る。
上記のような半導体素子８０を３個用い、配線層２０に所定の回路パターンを形成しておき、それら３個の半導体素子８０を実装することで、インバータ回路１００を有する半導体装置７０を得る。
ここでは図示を省略するが、各半導体素子８０には、上記第１の実施の形態で述べた半導体素子３０，４０と同様、チップを封止している封止樹脂から露出する端子が設けられており、各半導体素子８０は、その端子を介して配線層２０に実装され、回路パターンに電気的に接続される。その際、各半導体素子８０は、上記第１の実施の形態で述べた半導体素子３０，４０と同様、半田等の接合部材を介して配線層２０上に実装される。半導体装置７０の配線層２０の回路パターンは、半導体素子８０が実装されたときにインバータ回路１００が構成されるようなパターン配置となるよう、上記図４或いは図６の例に従って形成することができる。
上記のような構成を有する半導体素子８０を用いることにより、インバータ回路１００を構成する部品点数を削減することができる。それにより、小型の半導体装置７０を形成することが可能になる。
また、このようなインバータ回路１００を有する半導体装置７０には、上記図９に示したような整流回路１１０、ブレーキ回路１２０、突入電流抑制回路１３０、センサ回路１４０、制御回路１５０を付加することもできる。半導体装置７０では３個の半導体素子８０を用いてインバータ回路１００が構成されるため、整流回路１１０等の他の回路を付加する場合にも、その大型化を抑えることが可能になる。
以上、半導体装置１，６０，７０について説明したが、これらの半導体装置１，６０，７０は、更に端子を設け、その端子を用いて他の回路基板に実装することができる。
図１１は半導体装置の回路基板への実装形態の一例を示す図である。
図１１は半導体装置の回路基板への実装形態の一例を示す図である。
ここでは一例として、上記第１の実施の形態に係る半導体装置１を回路基板９０に実装する場合について説明する。
まず、半導体装置１には、図１１（Ａ）に示すように、回路基板９０との接続に用いるピン端子２を設ける。ここでは、複数のピン端子２を設けている。各ピン端子２は、配線層２０の回路パターン２１の所定箇所に電気的に接続されるように、設けられている。
まず、半導体装置１には、図１１（Ａ）に示すように、回路基板９０との接続に用いるピン端子２を設ける。ここでは、複数のピン端子２を設けている。各ピン端子２は、配線層２０の回路パターン２１の所定箇所に電気的に接続されるように、設けられている。
半導体装置１が実装される回路基板９０には、所定の回路パターン（図示せず）が設けられている。更に、回路基板９０には、その回路パターンに通じる位置で、実装される半導体装置１のピン端子２に対応する位置に、図１１（Ａ）に示すような、ピン端子２が挿通される貫通孔９１が設けられている。
半導体装置１を回路基板９０に実装する際には、半導体装置１のピン端子２の配設面を回路基板９０の所定面に対向させ、半導体装置１のピン端子２を回路基板９０の貫通孔９１に挿通する。その後、貫通孔９１に挿通されたピン端子２を半田付け等の方法で回路基板９０に接合することで、半導体装置１が回路基板９０に実装され、ピン端子２を介して回路基板９０の回路パターンに電気的に接続された装置を得ることができる。
尚、ここでは上記第１の実施の形態に係る半導体装置１を回路基板９０に実装する場合を例示したが、上記第２，第３の実施の形態に係る半導体装置６０，７０も、この例と同様に回路基板９０に実装することができる。即ち、半導体装置６０或いは半導体装置７０の配線層２０の回路パターンに接続されたピン端子を設け、そのピン端子を回路基板９０の貫通孔９１に挿通して接合することで、半導体装置６０或いは半導体装置７０が回路基板９０に実装された装置を得ることができる。
或いは、ピン端子２の先端を予めフォーミングして屈曲部を形成しておき、この屈曲部を回路基板９０の回路パターンに接合することにより、半導体装置１を面実装とすることもできる。
尚、以上の説明では、放熱部材上に、インバータ回路、又はインバータ回路を含んだ回路を形成するようにしたが、回路構成はこれに限定されるものではない。配線層の回路パターンと、その配線層に実装する半導体素子を変更することで、様々な機能を有する半導体装置を実現することが可能である。このように配線層の回路パターンと半導体素子の変更によって様々な半導体装置が実現可能であるため、様々な半導体装置の形成に迅速且つ柔軟に対応することができる。
また、図１、図８、図１０等の各例では、放熱部材１０並びに配線層２０を長方形に形成したが、これに限るものではない。放熱部材１０上に多層の回路パターンを形成でき、この回路パターン上に半導体素子３０，４０が実装できればよい。半導体素子３０，４０の実装後にワイヤボンディングや樹脂封止の工程がないので、形状による制約がない。例えば、図１１に示すように、半導体装置１が実装される回路基板９０の空きスペースの形状に合わせて適宜変更することができる。
１，６０，７０ 半導体装置
２ ピン端子
１０ 放熱部材
１１ フィン
２０ 配線層
２１ 回路パターン
２１Ａ 回路部
２１ａ，２１ｃ ビア
２１ｂ，２１ｄ，２１ｅ 配線
２２，２２ａ，２２ｂ，２２ｃ 絶縁層
２３ ビアホール
３０，４０，８０ 半導体素子
３１ ＩＧＢＴ
３２ ＦＷＤ
３６ ＲＣ−ＩＧＢＴ
３３ 基板
３４ａ，３４ｂ，３４ｃ，４１ａ，４１ｂ 端子
３７ ワイヤ
３５ 封止樹脂
５０ 接合部材
９０ 回路基板
９１ 貫通孔
１００ インバータ回路
１１０ 整流回路
１２０ ブレーキ回路
１３０ 突入電流抑制回路
１４０ センサ回路
１５０ 制御回路
２ ピン端子
１０ 放熱部材
１１ フィン
２０ 配線層
２１ 回路パターン
２１Ａ 回路部
２１ａ，２１ｃ ビア
２１ｂ，２１ｄ，２１ｅ 配線
２２，２２ａ，２２ｂ，２２ｃ 絶縁層
２３ ビアホール
３０，４０，８０ 半導体素子
３１ ＩＧＢＴ
３２ ＦＷＤ
３６ ＲＣ−ＩＧＢＴ
３３ 基板
３４ａ，３４ｂ，３４ｃ，４１ａ，４１ｂ 端子
３７ ワイヤ
３５ 封止樹脂
５０ 接合部材
９０ 回路基板
９１ 貫通孔
１００ インバータ回路
１１０ 整流回路
１２０ ブレーキ回路
１３０ 突入電流抑制回路
１４０ センサ回路
１５０ 制御回路
Claims (8)
- 放熱部材と、
前記放熱部材の一方の主面上に形成され、導体層と絶縁層とからなる配線層と、
前記導体層に接続される外部導出端子と、
電流を通流及び遮断するスイッチング機能と、前記スイッチング機能に比して電流容量が小さく、前記電流を遮断する方向とは逆方向に導通する機能とを併せ持つ半導体チップを樹脂封止してなる第１の半導体素子と、
前記第１の半導体素子を駆動するための駆動回路を集積した半導体チップを樹脂封止してなる第２半導体素子と、を備え、
前記絶縁層から露出した導体層に、前記第１の半導体素子及び前記第２の半導体素子を実装し、インバータ装置としてコンプレッサーに接続されることを特徴とする半導体装置。 - 前記配線層と前記第１半導体素子を用いてインバータ回路が構成されていることを特徴とする請求項１に記載の半導体装置。
- 整流機能を有する半導体チップを格納した第３半導体素子を前記導体層に接続し、前記インバータ回路の前段に接続される整流回路を構成することを特徴とする請求項１または２に記載の半導体装置。
- 前記配線層と、前記第１の半導体素子及び前記第２の半導体素子とは、接合部材を用いて接合されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記配線層は、前記第１半導体素子の直下から前記放熱部材に向かって延びるビア状の導体層を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記放熱部材は、前記配線層が形成された主面とは反対の主面にフィンを備えることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 放熱部材上に、導体層と絶縁層とからなる配線層を形成する工程と、
前記導体層に接続される外部導出端子を形成する工程と、
電流を通流及び遮断するスイッチング機能と、前記スイッチング機能に比して電流容量が小さく、前記電流を遮断する方向とは逆方向に導通する機能とを併せ持つ半導体チップを樹脂封止してなる第１の半導体素子と、前記第１の半導体素子を駆動するための駆動回路を集積した半導体チップを樹脂封止してなる第２半導体素子と、を前記導体層に電気的に接続されるように、前記配線層上に実装する工程と、
を有し、インバータ装置としてコンプレッサーに接続されることを特徴とする半導体装置の製造方法。 - 請求項１乃至６のいずれかに記載の半導体装置の実装方法において、
前記第１の半導体素子及び前記第２の半導体素子を前記導体層に実装した状態のまま、前記外部導出端子を他の回路基板に接続することを特徴とする半導体装置の実装方法。
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