KR20020037367A - 불휘발성 메모리 - Google Patents

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KR20020037367A
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Abstract

불휘발성 메모리의 누설전류를 저감시키고, 메모리특성의 향상을 도모한다.
본 발명은 강유전체/반도체 계면에 버퍼층으로서, 금속층(M)과 절연체층(I)을 개재시킨 MFMIS 구조의 FET에 있어서, 추가로, 플로팅게이트 또는 제어게이트와, 강유전체층과의 사이에 절연배리어층을 개재시키도록 한 것을 특징으로 한다.

Description

불휘발성 메모리{NONVOLATILE MEMORY}
현재 연구되고 있는 강유전체 메모리는 크게 두 가지로 나뉘어진다.
하나는 강유전체 캐패시터의 반전전하량을 검출하는 방식으로서, 강유전체 캐패시터와 선택트랜지스터로 구성된다.
다른 하나는, 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식의 메모리이다.
이 방식의 대표적인 것이, MFSFET이다.
이것은 게이트절연막에 강유전체를 사용한 MIS 구조이다.
이 구조에서는, 반도체 표면에 직접 강유전체를 형성할 필요가 있으며, 강유전체/반도체의 계면제어가 곤란한 것에서, 양질의 메모리소자를 제조하는 것은 극히 곤란한 것으로 되어 있다.
그래서, 현재는 강유전체/반도체 계면에 버퍼층을 형성한 메모리구조가 주류로 되어 있으나, 우리는 도 4에 나타내는 바와 같이, 강유전체/반도체 계면에 버퍼층으로서 금속층(M)과 절연체층(I)을 개재시킨 MFMIS 구조의 FET를 제안하고 있다.
이 MFMIS 구조의 FET는, 반도체기판(1)의 소스·드레인영역(2, 3)간에 형성되는 채널영역(4) 상에, 게이트산화막(5), 플로팅게이트(6), 강유전체막(7), 제어게이트(8)를 순차로 적층하여 이루어진 것이다.
이 구조에서는 통상 반도체기판(1)을 접지하고, 제어게이트(8)에 정의 전압을 부여하면, 강유전체막(7)은 분극반전을 일으킨다.
그리고, 제어게이트(8)의 전압을 제거해도, 강유전체막(7)의 잔류분극에 의해, 채널형성영역(CH)에는 부의 전하가 발생한다.
이것을 「1」의 상태로 한다.
역으로, 제어게이트(8)에 부의 전압을 부여하면, 강유전체막(8)은 역방향으로 분극반전을 일으킨다.
그리고, 제어게이트(8)의 전압을 제거해도, 강유전체막(8)의 잔류분극에 의해 채널형성영역(CH)에는 정의 전하가 발생한다.
이것을 「0」의 상태로 한다.
이와같이 하여 FET에 「1」또는 「0」의 기록을 행할 수 있게 되어 있다.
기록된 정보의 판독은, 제어게이트에 판독전압 Vr을 부여하므로서 실행된다.
판독전압 Vr은, 「1」의 상태에 있어서의 임계전압 Vth1 과 「0」의 상태에 있어서의 임계전압 Vth0 사이의 값으로 설정되어 있다.
그리고, 제어게이트(8)에 판독전압 Vr을 부여한 때, 드레인전류가 흘렀는가 아닌가를 검출하므로서, 기록된 정보가 「1」이었던가 「0」이었던가를 판별할 수있도록 되어 있다.
이와같이, MFMIS 구조의 FET에 의하면, 하나의 소자로 하나의 메모리셀을 구성할 수가 있고, 비파괴 판독을 양호하게 행하는 것이 가능하게 된다.
그러나, 이와같은 MFMIS 구조의 FET는, 다음과 같은 문제가 있다.
기록시에는, FET는 강유전체막(7)에 의한 콘덴서 Cf(용량 Cf)와, 게이트산화막(5)에 의한 콘덴서 Cox(용량 Cox)가 직렬 접속된 형태로 된다(도 5참조).
따라서, 기판(1)과 제어게이트(8) 사이에, 전압 V를 부여한 경우, 전압은 Vf와 Vox로 나누어져서 다음식 (1)과 같이 된다.
V=Vf+Vox
CfVf=CoxVox=q q: 캐패시터의 발생전하량 (1)
따라서, 강유전체막(7)에 의한 콘덴서 Cf에는, 다음식 (2)로 나타내는 분압 Vf
Vf=V·Cox/(Cf+Cox) (2)
가 걸린다.
한편, 기록시에 강유전체막(7)을 분극반전시키기 위해서는, Vf를 어느정도 크게 할 필요가 있다.
따라서, 게이트절연막의 용량에 대한 강유전체막의 용량을 적게할 필요가 있다.
그러나, 예를들면, PZT의 비유전율은 200-1000 정도로서, 게이트절연막을 구성하는 산화실리콘막의 비유전율 3.9에 비해 상당히 높다는 문제가 있다.
이 때문에, 상기식 (1)에 있어서의 분압 Vf를 크게 하는 것이 곤란하게 된다.
따라서, 기록시에 강유전체막(7)을 분극반전시키는 것이 곤란하다는 문제가 있었다.
이 문제를 해결하기 위해, 강유전체막의 비유전율을 될 수 있는 한 작게, 막의 두께를 얇게 할 필요가 있다.
이와같이, 막의 두께를 얇게 하는 것에 의해, 분압 Vf를 크게 하는 것은 가능한 반면에, 막의 두께가 얇게 됨에 따라, 플로팅게이트와 제어게이트 사이에서의 누설전류가 현저화하여, 이것이 메모리특성의 열화의 원인이 되고 있다.
본 발명은 상기 실정을 감안하여 이루어진 것으로서, 누설전류를 저감시켜, 메모리특성의 데이터유지특성의 향상을 도모하는 것을 목적으로 한다.
본 발명은 불휘발성 메모리에 관한 것이며, 특히 MFSFET(Metal-Ferroelectrics-Semiconductor-Field Effect Transistor) 형의 메모리에 관한 것이다.
도 1은, 본 발명의 제1실시예의 강유전체 메모리를 나타내는 도면.
도 2는, 본 발명의 제2실시예의 강유전체 메모리를 나타내는 도면.
도 3은, 본 발명의 제2실시예의 강유전체 메모리의 제조공정을 나타내는 도면.
도 4는, 종래예의 강유전체 메모리를 나타내는 도면.
도 5는, 강유전체 메모리의 캐패시터 부분의 등가회로도
또한, 도면중의 부호, 1은 실리콘기판, 2는 소스영역, 3. 드레인영역, 4는 채널영역, 5는 게이트절연막, 6은 플로팅게이트, 7은 강유전체막, 8은 제어게이트, 10은 절연배리어층이다.
여기서 본 발명에서는, 강유전체/반도체 계면에 버퍼층으로서 금속층(M)과 절연체층(I)을 개재시킨 MFMIS 구조의 FET에 있어서, 추가로 플로팅게이트 또는 제어게이트와, 강유전체층과의 사이에 절연 배리어층(barrier layer)을 개재시키도록한 것을 특징으로 한다.
즉, 본 발명의 제1의 발명의 불휘발성 메모리는, 반도체기판 표면에 형성된소스·드레인간 영역의 표면에, 게이트절연막을 개재하고 플로팅게이트와, 강유전체층과, 제어게이트를 순차 적층하여 이루어진 MFMIS 구조의 FET에 있어서, 상기 플로팅게이트 또는 제어게이트와, 강유전체층과의 사이에 또한 절연배리어층을 개재시킨 것을 특징으로 한다.
그러한 구성에 의하면, 상기 플로팅게이트 또는 제어게이트와 강유전체층과의 사이에 절연배리어층이 개재되어 있기 때문에, 상기 플로팅게이트와 제어게이트 사이의 누설전류가 저감되고, 메모리특성을 양호하게 유지하는 것이 가능하게 된다.
본 발명의 제2의 발명에서는, 본 발명의 제1의 발명에 기재된 불휘발성 메모리에 있어서, 상기 절연배리어층이 상기 강유전체막의 구성원소를 포함하는 절연재료로 이루어진 것을 특징으로 한다.
그러한 구성에 의하면, 상기 제1의 발명에 의한 효과에 추가하여, 상기 절연배리어층이 상기 강유전체막의 구성원소를 포함하고 있기 때문에, 장기간에 걸친 사용에 있어서도, 상기 강유전체막으로부터의 상기 원소의 확산이 방지됨과 동시에, 절연배리어층으로부터의 구성원소의 확산도 방지되어, 보다 장수명화를 도모하는 것이 가능해진다.
본 발명의 제3의 발명에서는, 본 발명의 제1 및 제2의 발명에서 기재된 불휘발성 메모리에 있어서, 상기 절연배리어층은 상기 강유전체막과 제어게이트 사이에 개재시키는 것을 특징으로 한다.
그러한 구성에 의하면, 상기 강유전체막의 상층에 절연배리어층을 형성하면되기 때문에, 강유전체막의 형성에 있어서, 배향성을 산란시키는 원인이 되는 일도 없다.
본 발명의 제4의 발명에서는, 본 발명의 제1 또는 제2의 발명에 기재된 불휘발성 메모리에 있어서, 상기 절연배리어층은, 상기 플로팅게이트와 상기 강유전체막 사이에 개재시키는 것을 특징으로 한다.
그러한 구성에 의하면, 절연배리어층을 상기 플로팅게이트와 강유전체막 사이에 개재시키는데 있어서, 상기 플로팅게이트와 강유전체막 사이의 격자정수의 차이를 완화시킬수 있는 재료로 구성할수도 있다.
또, 바람직하게는, 본 발명의 제1 또는 제2의 발명에 기재된 불휘발성 메모리에 있어서, 상기 강유전체막은 STN(Sr2(Ta1-xNbx)2Oy) x : 0 < x < 1, y : O < y 로 구성되고, 상기 절연배리어층은 산화탄탈(Ta2O5)로 구성되어 있는 것을 특징으로 한다.
STN은 비유전율이 40-50정도이며, 산화탄탈은 25정도이기 때문에, 산화탄탈자체에 의한 전압강하는 적어, 강유전체막에 걸리는 전압을 큰폭으로 저하시키는 일 없이, 누설전류의 저감을 도모하는 것이 가능하게 된다.
또, 상기 산화탄탈은 강유전체막의 구성원소인 탄탈을 포함하고 있기 때문에, 강유전체막으로부터의 탄탈의 확산을 방지할 수가 있어, 보다 신뢰성이 높은 불휘발성 메모리를 얻는 것이 가능해진다.
본 발명의 제5의 발명에서는, 본 발명의 제1 및 제2의 발명에 기재된 불휘발성 메모리에 있어서, 상기 강유전체막은 STN(Sr2(Ta1-xNbx)2Oy) x : 0 < x < 1, y : O < y 로 구성되며, 상기 절연배리어층은 상기 강유전체막의 구성원소의 적어도 하나의 산화물을 포함하는 것을 특징으로 한다.
그러한 구성에 의하면, 절연배리어층으로부터 강유전체막에의 구성원소의 확산도 없어, 양호한 메모리특성을 얻는 것이 가능해진다.
본 발명의 제6의 발명에서는, 상기 절연배리어층은 막의 두께를 tin, 비유전율을 εin, 상기 강유전체막의 막의 두께를 tf, 비유전율을 εf로 한 때, 다음식
(εf/tf) < (εin/tin) < 2·(εf/tf)
를 만족시키도록 구성되어 있는 것을 특징으로 한다.
그러한 구성에 의하면, 절연배리어층의 개재에 의한 전압강하율의 저하를 1/3로부터 1/2로 억제할 수가 있고, 누설전류를 저감시키면서, 강유전체막에 걸리는 전압을 충분히 크게 확보하는 것이 가능해진다.
즉, 절연배리어에 걸리는 전압 Vin은 다음식으로 나타내진다.
Vin=(Cf/Cin+Cf)/V …①
여기서 Cf=εf/tf, Cin=εin/tin 이기 때문에,
(εf/tf) < (εin/tin) < 2·(εf/tf)에 대입하면,
Cf< Cin< 2Cf가 된다.
이 식을 상기식 ①에 대입하면,
절연배리어층에 걸리는 전압은, 1/3V < Vin< 1/2V 가 된다.
본 발명의 제7의 발명에서는, 상기 절연배리어층은, 밴드갭이 강유전체의 밴드갭 보다도 큰 것을 특징으로 한다.
본 발명의 제8의 발명에서는, 상기 절연배리어층은 상기 강유전체막의 구성원소의 산화물 혹은 질화물을 포함하는 것을 특징으로 한다.
본 발명의 제9의 발명에서는, 상기 절연배리어층은 산화탄탈층이다.
본 발명의 제10의 발명에서는, 상기 절연배리어층은 산화티탄층이다.
본 발명의 제11의 발명에서는, 상기 절연배리어층은 티타늄, 탄탈, 지르코늄, 텅스텐의 산화물 혹은 이들의 산질화물이다.
본 발명의 제12의 발명에서는, 상기 절연배리어층은 TaAlN, TaSiN 등 고융점금속의 질화물에 알루미늄 혹은 실리콘 등을 함유시킨 것의 산화물이다.
본 발명의 제13의 발명에서는, 상기 플로팅게이트는 이리듐층과 산화이리듐층의 2층막이다.
본 발명의 제14의 발명에서는, 상기 제어게이트는 이리듐층과 산화이리듐층의 2층막이다.
본 발명의 제15의 발명에서는, 반도체기판 표면에 상기 플로팅게이트는 이리듐층과 산화이리듐층의 2층막이다.
또한, 상술한 바와 같이, 절연배리어층으로서는, 기타, 티타늄(Ti), 탄탈(Ta), 지르코늄(Zr), 텅스텐(W) 등의 고융점금속의 산화물 혹은 고융점금속의산질화물 혹은 이들을 함유하는 막을 사용하는 것이 가능하다.
산화티탄은, 이리듐, 산화이리듐이나, 백금, 루테늄 등의 전극금속과의 밀착성이 양호하여, 플로팅게이트 혹은 제어게이트와 강유전체층과의 밀착성의 향상을 도모할 수가 있다.
또, 제어게이트로서 이리듐(Ir)을 포함하는 경우에는, 특히, PZT내의 산소, 납(Pb), 지르코늄(Zr)이 빠져나오거나 하는 일이 없어, 경년변화 및 분극반전의 반복에 의해서도 변화는 없이, 양호한 강유전성을 유지하는 것이 가능해진다.
또한, 제어게이트가 이리듐과 산화이리듐의 2층구조막을 포함하는 경우에는 특히 유효하다.
또, 강유전체층의 형성공정 후에, 상기 고융점금속 혹은 상기 고융점금속층의 질화물을 형성하여, 이를 산화시키므로서 절연배리어층을 형성하도록 해도 된다.
예를들면, 강유전체막을 솔겔법(sol-gel method)으로 형성하는 경우에는, 어닐링공정에 앞서서, 스퍼터링 등의 방법에 의해 티탄 등을 얇게 형성해 두고, 어닐링공정에서 동시에, 산화시키도록 하면 된다.
여기서 강유전체막을 솔겔법으로 형성하는 경우의 어닐링온도는 400℃정도이지만, 그 후 그대로 챔버내에서 산소분위기중에서 700℃ 정도로 온도상승시키므로서 강유전체막의 소성공정과 어닐링공정이 연속공정으로 효율적으로 행해질 수 있고, 양호한 산화티탄막을 형성하는 것이 가능해진다.
이 어닐링공정에 의해 티탄은 산화티탄이 되고, 양호한 배리어성을 갖는 구조로 된다.
그러한 구성에 의하면, 극히 용이하게 신뢰성이 높은 배리어효과를 갖는 절연배리어층의 형성이 가능해진다.
이리듐은 상층에 형성되는 유전체막의 배향성을 양호하게 유지할 수 있는 재료인 반면, 기둥형상의 다결정체이며 투과성이 높다는 문제가 있어, 유전체막 중의 산소나 기타의 원소를 투과시킨다는 문제가 있으나, 하층의 산화티탄으로 이루어진 치밀한 절연배리어층에 의해 강고한 배리어효과를 얻을 수가 있다.
또한, 산화티탄층은 극히 치밀하므로 배리어성이 높고, 또한, 비유전율도 80∼100정도로 크다.
따라서, 전압강하율도 낮고, 또한, 장기간에 걸쳐 특성을 유지하는 것이 가능해진다.
산화탄탈은, 비유전율이 20∼30 정도이다.
산화지르코늄은, 비유전율이 12.5 정도이다.
다음에, 본 발명의 실시예로서, STN을 유전체막으로서 사용한 강유전체 메모리에 대하여 설명한다.
이 강유전체 메모리는, 도 1에 나타내는 바와 같이, n형의 실리콘기판(1) 표면에 형성된 p형 불순물영역으로 이루어지는 소스·드레인영역(2, 3) 사이의 채널영역(4)의 표면에, 막의 두께 10nm의 산화실리콘막으로 이루어지는 게이트절연막(5)을 개재하고, 막의 두께 100nm의 이리듐층으로 이루어지는 플로팅게이트(6)와, 막의 두께 150nm의 STN으로 이루어지는 강유전체층(7)과, 막의 두께 200nm의 Pt로 이루어지는 제어게이트(8)를 순차로 적층해서 이루어지는 MFMIS구조의 FET에 있어서, 상기 제어게이트(8)와 강유전체층(7) 사이에, 산화탄탈로 이루어지는 절연배리어층(10)을 개재시킨 것을 특징으로 한다.
여기서 강유전체막을 구성하는 STN은 비유전율이 40-50 정도인 것에 대해, 산화탄탈은 비유전율이 25 정도로 크기 때문에, 누설전류가 적고, 전압강하가 10%정도 저감되어, 강유전체막에 걸리는 전압을 충분히 크게 유지할 수가 있다.
여기서 절연배리어층은, 그 막의 두께를 tin, 비유전율을 εin, 상기 강유전체막의 막의 두께를 tf, 비유전율을 εf로 한 때, 다음식
(εf/tf) < (εin/tin) < 2·(εf/tf)
를 만족시키도록 구성되어 있다.
또, 절연배리어층은 강유전체막인 STN의 구성요소인 탄탈을 포함하고 있기 때문에, 밀착성이 양호하여, 박리가 없고, 신뢰성이 높은 FERAM을 제공하는 것이 가능해진다.
그리고, 강유전체막으로부터의 탄탈의 확산을 방지할 수가 있어, 보다 신뢰성이 높은 불휘발성 메모리를 얻는 것이 가능해진다.
또한, 상기 실시예에서는 강유전체막으로서 STN을 사용했으나, 이에 한정되지 않고, 적절히 변경가능하다.
또, 상기 강유전체막을 STN으로 구성했으나, 그 표면층의 적어도 일부를, y가 연속적으로 변화하는 조성경사층이 되도록 해도 된다.
즉, 강유전체막은 STN(Sr2(Ta1-xNbx)2Oy) x : 0 < x < 1, y : O < y 로 구성함과 동시에, 상기 배리어층은 산화탄탈층으로 구성하도록 해도 된다.
그러한 구성에 의하면, 조성이 연속적으로 변화하고, 절연성을 높이는 것이 가능하기 때문에, 응력의 발생도 없어, 양호한 메모리특성을 얻는 것이 가능해진다.
또, 상기 실시예에서는, 강유전체막(7)과 제어게이트(8) 사이에 절연배리어층을 형성했으나, 본 발명의 제2의 실시예로서 도 2에 나타내는 바와 같이 플로팅게이트(6)와 강유전체막(7) 사이에 절연배리어층을 형성하도록 해도 된다.
이 구조에서는, 플로팅게이트(6)를 이리듐과 산화이리듐의 2층막으로 구성하고, 이 상층에 얇은 산화티탄층(10)을 형성하며, 이 상층에 PZT로 이루어지는 강유전체막을 형성하고, 또한, 이 상층에 이리듐(8a)과 산화이리듐(8b)의 2층막으로 이루어지는 제어게이트(8)를 형성한 것을 특징으로 하는 것이다.
즉, 이 예에서는, n형의 실리콘기판(1) 표면에 형성된 p형 불순물영역으로 이루어지는 소스·드레인영역(2, 3)의 사이의 채널영역(4)의 표면에, 산화실리콘막으로 이루어지는 게이트절연막(5)을 개재하고, 이리듐층(6a)과 산화이리듐층(6b)의 2층막으로 이루어지는 플로팅게이트(6)와, 절연배리어층으로서 얇은 산화티탄층(10)과, 그 상층에 PZT로 이루어지는 강유전체층(7)과, 제어게이트(8)를 순차 적층해서이루어지는 MFMIS 구조의 FET에 있어서, 상기 플로팅게이트(6)와, 강유전체층(7)과의 사이에, 산화티탄으로 이루어지는 절연배리어층(10)을 개재시킨 것을 특징으로 한다.
여기서 강유전체막에 BST를 사용하여, 절연배리어층에 산화티탄을 사용하므로서, 누설전류가 적고, 전압강하가 저감되어, 강유전체막에 걸리는 전압을 충분히 크게 유지할 수가 있다.
여기서 절연배리어층은, 그 막의 두께를 tin, 비유전율을 εin, 상기 강유전체막의 막의 두께를 tf, 비유전율을 εf로 한때, 다음식
(εf/tf) < (εin/tin) < 2·(εf/tf)
를 만족시키도록 구성되어 있다.
다음에 이 MFMIS 구조의 트랜지스터의 제조공정에 대하여 설명한다.
도 3(a) 내지 3(e)는 제조공정도이다.
우선, 도 3(a)에 나타내는 바와 같이, n형 실리콘기판(1)의 표면을 열산화시켜, 막의 두께 600nm 정도의 산화실리콘층(5)을 형성한 후, 이 산화실리콘층(2) 상에 이리듐을 타겟(target)으로서 사용하여 스퍼터링법에 의해 플로팅게이트가 되는 이리듐층을 형성한다.
다음에 O2의 분위기중에서 800℃로 1분간의 열처리를 행하여 이리듐층(6a)의 표면에 산화이리듐층(6b)을 형성한다.
여기서 이리듐층은 기둥형상의 다결정체 구조를 갖지만, 이리듐층 표면 뿐만 아니라, 이 기둥형상 다결정체의 결정간에도 산화이리듐층이 형성되어 있다.
그리고, 또한, 이 상층에 절연배리어층으로서 산화티탄층(10)을 형성한다.
이와같이 하여 도 3(b)에 나타내는 바와 같이, 이리듐층(6a), 산화이리듐층 (6b), 및 산화티탄층(10)을 형성한다.
다음에, 이 절연배리어층으로서의 산화티탄층(10) 상에, 솔겔법에 의해 강유전체막(7)으로서 PZT막을 형성한다.
출발원료로서, Pb(CH3COO)2·3H2O, Zr(t-OC4H9)4, Ti(i-OC3H7)4의 혼합용액을 사용했다.
이 혼합용액을 스핀 도포한 후, 150℃로 건조시켜, 건조공기 분위기에서 400℃로 30분간의 가소성을 행했다.
이를 5회 반복한 후, O2의 분위기중에서 700℃ 이상의 열처리를 실시했다.
이와같이 하여, 250nm의 강유전체막(7)을 형성했다.
또, 여기서는 PbZrxTi1-xO3에 있어서, x를 0.52로 하여(이하 PZT (52/48)로 나타낸다), PZT막을 형성하고 있다.
또한, 강유전체막(7)상에, 스퍼터링에 의해 이리듐층(8a)을 형성한다.
다음에, O2분위기중에서 800℃, 1분간의 열처리를 행하여, 이리듐층(8a)의 표면에 산화이리듐층(8b)을 형성한다(도 3(c)).
이 이리듐층(8a) 및 산화이리듐층(8b)을 상부전극(8)으로 한다.
여기서는, 이리듐층(8a)과 산화이리듐층(8b)을 합쳐 200nm의 두께가 되도록 형성했다.
이와같이 하여, 강유전체 캐패시터를 얻을 수가 있다.
이후, 도 3(d)에 나타내는 바와 같이, 이것을 사진석판술에 의해 형성한 레지스트패턴(R)을 마스크로 해서 패턴잉하여, 소스·드레인이 되는 영역의 표면을 노출시킨다.
이후, 이 게이트전극 패턴을 마스크로 하여, 붕소(B)이온을 주입하므로서, p형 확산층으로 이루어지는 소스·드레인영역(2, 3)을 형성한다.
또한, 층간절연막, 배선패턴을 형성하여, 강유전체 메모리가 완성된다.
그러한 구성에 의하면, 플로팅게이트와 강유전체막 사이에 절연배리어층이 형성되어 있기 때문에, 누설전류의 저감을 도모할 수가 있고, 또한, 산화티탄의 비유전율이 강유전체막에 대해 충분히 크기 때문에, 강유전체막에 걸리는 전압을 충분히 크게 하는 것이 가능해진다.
또, 산화티탄층은 접합층으로서의 작용도 있다.
이리듐과 PZT막과의 밀착성은 그다지 좋지 않다. 이 때문에, 부분적으로 막이 박리되어 강유전 특성을 열화시킬 우려가 있지만, 본 실시예에서는 밀착성이 양호한 티탄층을 형성한 후, 이 티탄층을 산화시키고 있기 때문에, 산화티탄층은 접합층으로서의 작용도 한다.
이와같이, 누설전류의 저감뿐 만 아니라, 이와같은 밀착성의 향상에 의해서도 강유전특성을 개선하고 있다.
또, 이 산화티탄층은 치밀한 막이기 때문에, 배리어효과가 높지만, 전극의 환원방지효과도 있다.
즉, 예를들면, 전극이 산화이리듐 단층인 경우, 환원되어 이리듐으로 되어 산소배리어효과를 상실해 버리지만, 산화티탄층의 존재에 의해 환원은 억제되고, 산화이리듐의 상태를 유지하는 것이 가능하게 된다.
또한, 상기 실시예에서는, 절연배리어층으로서 산화탄탈, 및 산화티탄층을 사용했으나, 이들 재료에 한정되는 일 없이 적절히 선택가능하다.
티타늄, 탄탈, 지르코늄, 텅스텐 혹은 이들 질화물, 또한, TaAlN, TaSiN 등 고융점금속의 질화물에 알루미늄 혹은 실리콘 등을 함유시킨 것의 산화물도 적용가능하다.
상기 각 실시예에서는, 강유전체막으로서 STN, 및 PZT를 사용했으나, SBT 등의 강유전체 혹은 BST 등의 고유전율 유전체막 등에도 적용가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 누설전류의 저감을 도모하고, 신뢰성이 높은 강유전체 메모리를 얻는 것이 가능해진다.

Claims (15)

  1. 반도체기판 표면에 형성된 소스·드레인 영역간의 상기 반도체기판 표면에, 게이트절연막을 개재하고 플로팅게이트와, 강유전체층과, 제어게이트를 순차 적층하여 이루어지는 MFMIS 구조의 FET에 있어서,
    상기 플로팅게이트 또는 제어게이트와, 강유전체층과의 사이에 절연배리어층이 개재되어 있는 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서,
    상기 절연배리어층은, 상기 강유전체막의 구성원소를 포함하는 절연재료로 이루어지는 것을 특징으로 하는 불휘발성 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 상기 강유전체막과 제어게이트 사이에 개재되는 것을 특징으로 하는 불휘발성 메모리.
  4. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 상기 플로팅게이트와 상기 강유전체막 사이에 개재되는 것을 특징으로 하는 불휘발성 메모리.
  5. 제1항 또는 제2항에 있어서,
    상기 강유전체막은, STN(Sr2(Ta1-xNbx)2Oy) x : 0 < x < 1, y : O < y 로 구성되고, 상기 절연배리어층은, 상기 강유전체막의 구성원소의 적어도 하나의 산화물을 포함하는 것을 특징으로 하는 불휘발성 메모리.
  6. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 막의 두께를 tin, 비유전율을 εin, 상기 강유전체막의 막의 두께를 tf, 비유전율을 εf로 한 때, 다음식
    (εf/tf) < (εin/tin) < 2·(εf/tf)
    를 만족하도록 구성되어 있는 것을 특징으로 하는 불휘발성 메모리.
  7. 제1항 또는 제2항에 있어서,
    상기 절연배리어층의 밴드갭은, 상기 강유전체막의 밴드갭 보다도 큰 것을 특징으로 하는 불휘발성 메모리.
  8. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 상기 강유전체막의 구성원소의 산화물 혹은 질화물을 포함하는 것을 특징으로 하는 불휘발성 메모리.
  9. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 산화탄탈층인 것을 특징으로 하는 불휘발성 메모리.
  10. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 산화티탄층인 것을 특징으로 하는 불휘발성 메모리.
  11. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, 티타늄, 탄탈, 지르코늄, 텅스텐, 혹은 이들의 질화물인 것을 특징으로 하는 불휘발성 메모리.
  12. 제1항 또는 제2항에 있어서,
    상기 절연배리어층은, TaAlN, TaSiN 등 고융점 금속의 질화물에 알루미늄 혹은 실리콘 등을 함유시킨 것의 산화물인 것을 특징으로 하는 불휘발성 메모리.
  13. 제1항 또는 제2항에 있어서,
    상기 플로팅게이트는, 이리듐층과 산화이리듐층의 2층막인 것을 특징으로 하는 불휘발성 메모리.
  14. 제1항 또는 제2항에 있어서,
    상기 제어게이트는, 이리듐층과 산화이리듐층의 2층막인 것을 특징으로 하는불휘발성 메모리.
  15. 제1항 또는 제2항에 있어서,
    반도체기판 표면에 상기 플로팅게이트는, 이리듐층과 산화이리듐층의 2층막인 것을 특징으로 하는 불휘발성 메모리.
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