TW476962B - Non volatile memory - Google Patents

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476962 五、發明說明（1 ) [技術領域] 本發明係關於一種非揮發性記憶體，尤其關於 MFSFET(金屬-強電介體-半導體場效電晶體）型記憶體。 [背景技術] 目前所研究的強電介體記憶體，大致分為2類。其j 是，以檢測強電介體電容的反轉電荷量的方式以強電介體 電容與選擇電晶體所構成。 經濟部智慧財產局員工消費合作社印製 另一.係以強電介體的自發分極檢測半導體之電阻變化 方式之記憶體。此種方式之代表為MFSFET。此係在閘極 絕緣膜使用強電介體之MIS構造。該構造在半導體表面有 形成強電介體之必要，因為難以控制強電介體/半導體界 面，所以製造優質記憶體元件被視為極為困難。所以，現 在在強電介體/半導體界面設有緩衝層的記憶體構造變為 车流。而如第4圖所示，提出一種以強電介體/半導艟介面 作為緩衝層，介在金屬層（M)及絕緣體層⑴之間的mfmis 構造之FET。該MFMIS構造之FET，係在半導體基板ι 的源•汲極領域2，3間所形成的通道領域4上，依序層疊 閘極氧化膜5、漂浮閘極6、強電介體膜7及控制閘極8 ^ 此種構造中，將半導體基板丨接地施加正電壓於控制 1和時會引起強電介體膜7之分極反轉。所以即使去 除控制閘極8之電$，亦可因強電介體膜7之殘留分極， 而於通道形成領域CH產生負電荷，以此作為「丨」的狀態。 反之，若在控制閘極8施加負電壓時，則在強電介體 ’、逆方向產生分極反轉。此時即使去除控制閘極$之 476962 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（2 ) 電壓.·，亦可由於因強電介體膜7之殘留分極而使通道形成 領域CH產生正電荷。以此作為「〇」的狀態。如此即可於 通道形成領域CH，進行資訊「1」或「〇」之寫入。 寫入資訊之讀出’係在控制閘極藉由施加讀出電屋V 而進行讀取•讀出電壓Vr係設於「i」狀態中之閾值電壓 (threshold voltage) Vthl與「〇」狀態中之閾值電壓之間 之值。如此，在控制閘極8施加讀出電壓Vr時，藉由檢測 是否流出·没極電流，即可辨別所寫入之資訊為「丨」或「〇」。 以此種方式，依照MFMIS構造之FET，即可以一元 素構成一記憶體胞，變成可良好施行非破壞性讀出。 但是，此種MFMIS構造之FET係有如下之問題。在 寫入時，FET係強電介體膜7所成電容器^電容量^ I:氧化膜5所成電容器。(電容量Q為串聯之狀態(參 政 f j閑極8之間施加竜壓V 時，電壓則分成vf及v〇x，如下式⑴所示。v=vf+vox CfVf=CoxVox=q q=電容器之產生電荷量(1) 如此，強電介體膜7所成電容 所示之關係： 令斋G，分壓Vf於下式 Vf=V · Cox/(Cf+Cox)(2) 一方面，寫入時為使強電介 Vf大到某程程度。 〃刀極反轉，必需使 如此，必需對於閘極絕緣骐之 一-____ 电谷重，而減小強電介 本紙張尺㈣財關家標準（CNS)A4規格（ x 311874 (請先閱讀背面之注意事項再填寫本頁)

· I--I ! I 訂·！ I I I i. 476962 B7 五、發明說明\ 3 ) 體獏之電容量。於是，例 ^ 1λλ ΡΖΤ之相對電介係數約為200 至1000，其與構成閘極 巴啄膘的氧化矽膜之比電介率3·9 相比，有相當高的問題。 因此，很難使上式（1)中 歧士 _ ^之^刀壓Vf增大。從而，寫入 時有難以使強電介體膜7分極反轉之問題。 :了解'〜門冑彳將強電介體膜之相對電介係數儘 可能減小，使膜厚減薄之 要如此，藉由使膜厚變薄， 可使分麼'增大。相反地，因為膜厚變薄使分壓Vf變大， 會顯露出漂浮閘極與控制閘極之間的的漏洩電流，因此導 致記憶體特性惡化之原因。 本發明係有鑑於前述實情而研發者，以降低漏线電 流，圖得提高記憶體特性之數據保持特性為目的。 [發明之概述] 於此，本發明係於強誘電體/半導體界面作為緩銜層， 而介在金屬層（M)及絕緣層⑴間之MFMIS構造之FET令， 在漂浮閘極或控制閘極與強電介體層之間，復介隔絕緣障 壁層。 經濟部智慧財產局員工消費合作社印製 換§之，本發明之第一態樣之非揮發性記憶體，係在 半導體基板表面所形成源汲極間領域之表面，介由閘極絕 緣膜依序層疊漂浮閘極、強電介體層及控制閘極，而成為 MFMIS構造之FET。其中，在前述漂浮閘極或控制閘極與 強電介體層之間，復介隔絕緣障壁層（insulati()n baiTiei« layer) 〇 依照此種構成，在前述漂浮閘極或控制閘極與強電介 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 311874

yOZ A7 五、發明說明4 ) 體層.之間，因介隔有絕緣障 早雙層，所以可降低前述潭浮閘 極與控制閘極之間的漏洩電产，、祕& 你子鬧 .. ^ 'fL可維持良妤的記憶體特 性0 本發明第2態樣，孫尤士& _ 係在本發明第1態樣之非揮發性記 憶體’其中’前述絕緣障壁斧 雙增由包括則述強電介體膜之構 成元素的絕緣材料所形成。 依照Λ種構成，除了上沭筮 … J上迷第1態樣之效果外，因為前 述絕緣障.壁層包括前述強電介體膜之構成元素，所以即使 ③長期使用時’亦可防止由前述強電介體膜的前述元素之 擴散，同時，亦可防止由前述絕緣障壁層的構成元素之擴 散’故更長壽命化成為可能。 本發明之第3態樣係在本發明第丨及第2態樣所述非 揮性記憶體，其中，前述絕緣障壁層係介在前述強電介體 膦及控制閘極之間。 依照該構成，只需在前述強電介體膜之上層形成絕緣 阻層。所以在形成強電介體膜時，不會成為配向性錯亂之 原因。 本發明之第4態樣係在本發明第丨及第2態樣所述非 揮發性記憶體，其中，前述絕緣障壁層係介於前述漂浮閑 極與前述強電介體膜之間。 依照該構成’將絕緣障壁層介隔在前述漂浮閘極與前 述強電介體膜之間時，可以用使前述漂浮閘極與前述強電 介體膜間的格子常數之差緩和之材料構成。 又，最佳狀態，係使本發明第1及第2態樣所述之非 (請先閱讀背面之注意事項再填寫本頁) • 雋 -•丨丨丨——訂·—丨丨丨！— 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 311874 476962 •經濟部智慧財產局員工消費合作社印製 A7 五、發明說明、5 )

揮發牲記憶體，其中，前述強電介體膜係以STN (TUbj207) X : 0<X<1、y : 〇<y構成，前述絕緣障壁層 係以氧化钽（Ta205)構成。 曰 因STN之比電介率約為4〇至5〇，氧化鈕約為25，所 以氧化鈕本身的電壓下降較小，故不會因強電介體膜使電 壓大幅降低，可圖得降低漏洩電流。復因前述氧化鈕係包 含有強電介體膜構成元素之鈕，所以可防止強電介體膜的 組擴散，·故可獲得高可靠性之非揮發性記憶性。 本發明之第5態樣如本發明第丨及第2態樣之非揮發 性記憶體，其中，前述強電介體膜係以STN(Sr2(Tub上 〇y) X : 〇<x<l、y : 〇<y所構成。前述絕緣障壁層係包括前 述強電介體膜之構成元素至少丨個氧化物。 依照該構成，不會由絕緣障壁層往強電介體膜之構成 元素擴散，而可獲得良好記憶體特性。 本發明第6態樣之前述絕緣阻隔層，膜厚為、相對 電介係數為ein;而前述強電介體膜之膜厚為tf、相對電介 係數為ε £時，以滿足下式為特徵。 (ε Λ)<( ε in/tin)<2 · ( ε f/tf) 依知該構成，可將介隔絕緣障壁層的電壓下降率之降 低，由為抑制至1 /2，可降低漏洩電流，並可確保強電介 體膜充份大之電壓。換言之，絕緣障壁層之電壓Vin係可 以下式表示。

Vin(Cf/Cin+Cf)/V……① 在此因 Cf= ε f/tf，Cin= ε in/tin，故 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 311874 ----- ^----------------^ (請先閱讀背面之注意事項再填寫本頁) 476962 A7 五、發明說明\ 6 .將（ε f/tf)<( ε in/tin)<2· ( ε f/tf)代入，推得 cf<c 1 Cf ° 將此式代入上述第①式，則絕緣障壁層之電壓係成為 l/3V<Vin<l/2V 〇 本發明之第7態樣中，前述絕緣阻隔層之帶間隙 (bandgup)係比強電介體之帶間隙。 本發明之第8態樣中，前述絕緣障壁層係包括前述強 電介體膜_成元素之氧化物或氮化物。 本發.明之第9態樣中，前述絕緣障壁層係為氧化鈕 層 本發明之第10態樣中，前述絕緣障壁層係為氧化鈦 層 本發明之第11態樣中，前述絕緣障壁層係為鈦、鈕、 锆、鎢之氧化物或氮氧化物。 本發明之第12態樣中，前述絕緣障壁層係於TaA1N， TaSiN等高融點金屬氮化物，包含有鋁或矽等氧化物。 本發明之第13態樣中，前述漂浮閘極係為銥層及氧化 錶層之2層膜。 本發明之第14態樣中，前述控制閘極係為銥層及氧化 鈒層之2層膜。 本發明之第1 5態樣中’半導體基板表面之前述漂浮閘 極為銥層及氧化銥層之2層膜。 如上所述之絕緣障壁層，另外，可以使用鈦（Ti)，鈕 (Ta) ’錄（Zr)及鶴（W)等高融點金屬氧化物或高融點金屬之 氮氧化物或包含有上述各物之膜。 (請先閱讀背面之注意事項再填寫本頁) 4- ..丨丨 丨訂----· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 311874 476962 ▼ 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明\ 7 ) •氧化鈦係與銥、氧化銥或鉑、金聲等電極金屬間的密著 卜良好故可使漂浮閘極或控制閘極與強電介體層之密著 陘提同。又，在作為控制閘極包括銥（Ir)時，尤其不會撥出 PZ丁内之氧氣，鉛（Pb)，锆（Zr)，即使因經年變化及分極反 轉之重複亦不會變化，可維持良好強電介性。尤其在控制 閘極包括銥與氧化銥2層構造膜時特別有效。 一繼之，在強電介體層之形成工程後，亦可形成前述高 融點金屬或前述高融點金屬層之氮化物，藉由將其氧化而 形成絕緣障壁層。例如，以溶膠_凝膠（s〇1/gel)法形成強電 介體獏時，先做退火工程，藉由濺鍍等方法將鈦等變薄而 形成，亦可與退火工程同時氧化。此時，以溶膠_凝膠法形 成強電介體之退火溫度係約為40(rc。其後，保持在該膣 室内於氧氣環境中，升高溫度至70(rc。使強電介體膜之 燒成工程及退火工程以連續工程可獲得高效率地施#，而 _可形成良好的氧化鈦膜。藉由該退火工程使鈦形成氧化 鈦’變為具有良好障壁性之構造。 依照該構造，極易形成具有高可靠性障壁效果之絕緣 障壁層。 銥在上層所形成之電介體膜，可維持良好指向性 (orientation)的材料反面，有柱狀多結晶的高透過性之問 題。會有透過電介體膜中的氧氣或其他元素之問題。但由 下層的氧化鈦構成的緻密絕緣障壁層，則可得強固的障壁 效果。 如此，氧化鈦層係為極緻密，障壁性高且因比電介率 -------------I---- ----^---------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 311874 ”oy62 五、發明說明-(8 ) 大約為80至·1〇〇，所以電壓下降率亦低 性。 氧化鈕之電介率約為20至30。 氧化金昏之比電介率約為1 2.5。 [圖式之簡單說明] 故可長期維持特 圖 圖 第1圖係表示本發明第丨實施例之強電介體記憶 第2·圖係表示本發明第2實施例之強電介體記憶 體 體 第3(a)至（e)圖係表示本發明第2 f絲你丨夕故命人 个赞a乐2貫施例之強電介體記 G體的製造工程圖。 第4(a)至（b)圖係表示習知例之強電介體記憶體圖。 第5圖係為強電介體記憶體之電容器部份等價電路 圖 [元件符 號說明 經濟部智慧財產局員工消費合作社印製 6a 7 10 矽基板 汲極領域 閘極絕緣膜 8a銥 強電介體膜 2 源極領域 4 通道領域 6 漂浮閘極 6b、8b氧化銥 8 控制閘極 絕緣障壁層 '及坧Γ外’圖中之符號，1為矽基板’2為源極領域，3為 :項域’ 4為通道領域’ 5為閘極絕緣膜，6為漂浮閘 為強電介體膜，8為控制閘極1〇為絕緣障壁層 本紙張尺"規格(210: I X 297公蝥、 極 311874 (請先閱讀背面之注意事項再填寫本頁}

476962 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明\9 ) [本發明之最佳實施形態] 以下為本發明實施例，說明圖於以STN為電介體膜之 強電介體記憶體。該強電介體記憶體係如第1圖所示，由 在η型矽基板1表面所形成的p型不純物領域構成源•汲 極領域2，3之間的通道領域4之表面，介著由膜厚1 〇nm 之氧化矽膜所成之閘極絕緣膜5，依序層疊由膜厚i〇〇nm 之銀層構成·之漂浮閘極、膜厚150nm之STN構成之.強電 介體層7、.及臈厚200nm之Pt構成之控制閘極8形成之 MFMIS構造之FET。其中，前述控制閘極8與強電介體7 之間，設由氧化鈕所構成之絕緣障壁層1〇。 此時’對於構成強電介體膜的STN之比電介率為約40 至5 0時’氧化鈕因約為較大2 5，所以漏洩電流減少，電 壓降低10%，可維持強電介體膜充份大之電壓。 在此’絕緣障壁層係當其膜厚為tu、比電介率為·ε & ; 刖述強電介體膜之膜厚為tf、比電介率為££時，為滿足下 式之構成： (ε f/tf)<( ε in/tin)<2 · ( e f/tf) 又’絕緣障壁層係為強電介體膜，為STN之構成元 素，因含有鉅，故密著性良好，可提供不剝離且高可靠性 之FERAM。可防止強電介體膜之钽擴散，獲得高可靠性之 非揮發性記憶體。 而且，前述實施例中作為強電介體膜，雖使用stn， 但並不以此為限，可做適宜之變更。 又，刖述強電介體膜雖係以S TN構成，但可將其表面 裝--------訂-----I ----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公| ) 9 311874 476962 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 五、發明說明\ 10 ) 層至少一部份，使y連績變化組成傾斜層。換言之，強電 介體膜係以 STN(Sr2(丁 ai.xNbx)2〇y)x: 0<x<l，y: 0<y 所構 成，同時，前述絕緣障壁層係亦可以氧化鈕構成。 依照此種構成，組成係連續變化，因可提高絕緣性， 故可不產生失真，而獲得良好之記憶體特性。 又，前述實施例中，在強電介體膜7與控制閘極8之 間形成絕緣障壁層。但本發明之第2實施例，亦可如第2 圖所示，在漂浮閘極6與強電介體膜7之間形成絕緣障壁 層。此種構造中，以銥與氧化銥之2層膜構成漂浮閘極6， 在其上層开> 成薄氧化鈦層10,在該上層形成由PZT構成之 強電介體膜。甚至，在該上層形成以銥8a與氧化銥8b的 2層膜構成之控制閘極8。 亦即，在本例中，由在η型矽基板丨表面之p型不純 物領域構成之源•汲極領域2，3之間的通道領域4袅面， 介由氧化矽膜所成之閘極絕緣膜5，依序層疊由銥層及 氧化銥6a的2層膜所構成之漂浮閘極6、作為絕緣障壁層 之薄氧化鈦層10、在該上層由pZT構成之強電介體層7 及控制閘極8的MFMIS構造之FET。其中，前述漂浮閑 極6與強電介體層7之間，係介隔以氧化鈕構成之絕緣^ 壁層10 〇 在此’藉由使用BST為強電介體膜’以氧化鈦為絕緣 障壁層，即可減少漏洩電流’降低電壓降，而維持強電介 體膜充份大之電壓。 此時，絕緣阻隔層係膜厚為tu、比相對電介係數為 本紙張尺度適用中闕家標準（CNS)A4規格（210 X 297 [嫠） 裝--------tr---------· (請先閱讀背面之注意事項再填寫本頁) 476962 A7 五、發明說明k 11 ) ειηι前述強電介體膜之膜厚為tf、相對電介係數率為 時，為滿足下式之構成。 (ε f/tf)<(£ in/tin)<2 · (ε f/tf) 其次，說明關於該MFMIS構造電晶體之製造工程。 第3(a)至（e)圖係為製造工程圖。 首先，如第3(a)圖所示，將n型矽基板丨之表面熱氧 化，形成約膜厚60〇nm之氧化矽層5後，在該氧化矽層5 上，以銥為標靶體（target)以濺鍍法形成做為漂浮閘極之銥 層。然後，在〇2環境中於800度（攝氏，以下均表示攝氏） 施行1分鐘熱處理，在銥層6a表面形成氧化銥層6b。此 處之銀層為柱狀多結晶構造，但不只銀層表面，該柱狀多 結晶之結晶之間亦形成有氧化銥層。 然後’再於其上層形成氧化鈦層1 0為絕緣障壁層。於 是如第3(b)圖所示，形成銥層6a氧化銥層6b，及氧化鈦 層1 0 〇 再者，在該絕障壁層之氧化鈦層10上，以溶膠_凝膠 法形成PZT膜之強電介體膜7。出發原料使用

Pb(CH3COO)2 · 3H20，Zr(t-OC4H9)4，Ti(i-〇C3H7)4 之混合 溶液。該混合溶液施行旋轉塗布法後，以1 5 〇度乾燥，在 乾燥空氣環境中，以400度進行30分鐘之暫時燒成。將此 重覆5次後，再於〇2環境中施行700度以上之熱處理。以 此形成250nm之強電介體膜7。此外，在此，於PbZi^TL x〇3 中，x為0.52(以下以PZT(52/48)表示）形成PZT膜。 甚至，在強電介體膜7上，以濺鍍法形成銥層8a。其 請 先 閱 讀 背 面 之 注 意 事 項 Η 頁 訂 線 經濟部智慧財產局員工消費合作社印製 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 311874 476962 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明\ 12 -人’於〇2 %境中施行800度1分鐘之熱處理，在銥層8a 之表面形成氧化銥層8b(第3(c)圖）。以該銥層8&及氧化銥 層8b作為上部電極8。此時，銥層8a與氧化銥層补相加 形成20〇nm之厚度。如此，可獲得強電介體電容器。 其後，如第3(d)圖所示，在其上以微影（ph〇t〇 lithography)形成抗光模圖R作為遮罩而圖案化，使形成 源•汲極領域之表面露出。於是，..以該閘極圖案作為遮罩，藉由植入硼（B)離子， 开> 成由p型擴散層構成之源•没極領域2，3。 再形成層間絕緣膜及配線圖案，而完成強電介體記憶體。 依照此種構成，因為在漂浮閘極與強電介體膜之間形 成、、愚緣P早壁膜，所以可謀求獲得漏洩電流之降低，且氧化 鈦之比電介率對於強電介體膜為充份，所以可使強畲介體 膜之電壓為足夠之量。 此外，氧化鈦層亦有接合層之作用。銀與pET膜之密 著性不良。所以，部份膜剝落，有使強電介體特性惡化之 可能。但在本實施例中，在形成良好密著性的鈦層後，因 將該鈦層氧化，故可將該氧化鈦層做為接合層作用。如此， 不僅可使漏洩電流減低，藉由其密著性提高亦可使強電介 體特性改善。 又’因該氧化鈦層為緻密膜，所以障壁效果高，亦有 防止電極之還原效果。換言之，例如電極為氧化銥單層時， 還原為銥而失去氧化障壁效果，但藉由氧化鈦層之存在 G氏張尺度適財國國家標準（CNS)A4規格（2iq χ 297公楚） (請先閱讀背面之注意事項再填寫本頁) ·»裝 訂--- %, 476962 A7 _B7_ 五、發明說明\ 13 ) 可抑·制還原，而可維持氧化銥之狀態。 另外，上述實施例中，絕緣障壁層雖係使用氧化钽及 * : 氧化鈦，但亦不限定於上述材料，可適當選擇。亦可使用 '鈦、鈕、锆、鎢或以上金屬之氮化物，甚至TaAIN，TaSiN 等高融點金屬氮化物或含有鋁或矽之氧化物。 上述各實施例中，強電介體膜雖使用STN及PZT，但 亦可使用SBT等強電介體或BST等高電介率電介體.膜。 _•[產業上的可能性] 本發明如上所述，可獲得漏洩電流降低、可靠性高之 強電介體。 -------------裝---------訂· (請先閱讀背面之注意事項再填寫本頁) -線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準CCNS)A4規格（210 X 297公釐） 13 311874

Claims (1)

1. 476962 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請蓴种範圍 α.—.種非揮發性記憶體，其令，在半導體基板表面上所形 成之源•汲極領域間之前述半導體基板表面，介隔閘極 絕緣膜依序層疊、飄浮閘極、強電介體層及控制閉極之 MFMIS構造之FET， 其特徵為··前述漂浮閘極或控制閘極與強電介體層 之間，介隔有絕緣障壁層。 2 ·如申咕專利範圍第1項之非揮發記憶體，其中，前述絕 緣障壁，層為包括前述強電介體膜之構成元素之絕緣材 料。 ¥如申請專利範圍第1項或第2項之非揮發性記憶體，其 中，刖逯絕緣障壁層係介隔於前述強電介體膜與控制閘 極間。 4.如申請專利範圍第！項或第2項之非揮發性記憶體，其 中，前述絕緣障壁層係介隔於前述漂浮閘極與前遠強電 介體膜之間β '5.如申請專利範圍第1項或第2項之非揮發性記憶體，其 中，前述強電介體膜係以STN(Sr2(Tai-xNbx)2〇y)所構 成’其中X : 0<x<l ’ y : 0<y ’而前述絕緣障壁層係包 括前述強電介體膜之構成元素至少一氧化物。 如申請專利範圍第1項或第2項之非揮發性記憶體，其 中，前述絕緣障壁層，膜厚為tin，比電介率為ε in，前 述強電介體膜之膜厚為tf，比電介率為££時，為滿足 下式(ε f/tf)<( e in/tin)<2 · ( ε f/tf)之構成。 本紙張尺度過用T國國冢標準（CNS)A4規格（210 χ 297公釐） 311874 (請先閱讀背面之注意事項再填寫本頁)

   476962 A8 B8 C8 D8 7、申請專科範圍如申請專利範圍第1項或第2項之非揮發性記憶體，其 中’前述絕緣障壁層之帶間隙比前述強電介體膜之帶間 隙大。多.如申請專利範圍第1項或第2項之非揮發性記憶體，其 中，前述絕緣障壁層為包括前述強電介體膜之構成元素 之氧化物或氮化物。9·如申請專利範圍第1項或第2項之非揮發性記憶體，其 _，前述絕緣障壁層為氧化鉅層者。如申請專利範圍第1項或第2項之非揮發性記憶體，其 中’前述絕緣障壁層為氧化鈦層者。 11. 如中請專利範圍第i項或第2項之非揮發性記憶體，其中，前述絕緣障壁層為鈦、钽、錯、鎢或為上述金屬之 氮化物。 12. 如申請專利範圍第i項或第2項之非揮發性記憶鐘，其 中，前述絕緣障壁層在TaA1N，TaSlN等高融點金屬之 氮化物中，含有鋁或矽等氧化物。 >3.如申請專利範圍第！項或第2項之非揮發性記憶體其 中，前述漂浮閘極為銥層及氧化銥層之2層膜。 Γ4.如申請專利範圍第！項或第2項之非揮發性記憶體，其 t ’前述控制閘極為銥層及氧化銥層之2層膜。 K5.如申請專利範圍第】項或第2項之非揮發性記憶體其 中，前述半導體基板表面之漂浮閘極為銥層及氧化銥層 之2層臈。 曰 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）—

   ----- (請先閱讀背面之注意事項再填寫本頁) - — If. 裝 訂—--- n ϋ 1· I 311874