WO2017018706A1 - 커패서터 증착 장치와 이를 이용한 유전막 증착 방법 - Google Patents

커패서터 증착 장치와 이를 이용한 유전막 증착 방법 Download PDF

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WO2017018706A1
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dielectric
chamber
dielectric film
film
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서동원
곽재찬
조병하
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주성엔지니어링(주)
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    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Definitions

  • An embodiment of the present invention relates to a capacitor deposition apparatus and a dielectric film deposition method using the same.
  • the capacitance of the capacitor is defined as in Equation 1.
  • Equation 1 ⁇ represents the dielectric constant of the dielectric film, A represents the area of the electrode, and t represents the thickness of the dielectric film.
  • a material having a high dielectric constant should be used as a dielectric film, a thin dielectric film, or an area of an electrode should be increased.
  • the capacity of the capacitor is increased by thinning the dielectric film or using a dielectric film having a high dielectric constant.
  • the capacitor includes a first electrode, which is a lower electrode, a second electrode, which is an upper electrode, and a dielectric layer formed between the first and second electrodes.
  • the first electrode, the dielectric film, and the second electrode are each formed in different chambers.
  • the physical stress applied to the semiconductor substrate may increase, and thus, the quality of the dielectric film may be lowered.
  • the present invention provides a capacitor deposition apparatus capable of preventing the surface of a dielectric film from deteriorating due to a vacuum break and a dielectric film deposition method using the same.
  • the present invention provides a capacitor deposition apparatus and a dielectric film deposition method using the same, which can prevent the quality of the dielectric film from being lowered due to physical stress generated when the semiconductor substrate is unloaded and loaded.
  • a capacitor deposition apparatus includes a first chamber for forming a first dielectric film, a second dielectric film, and a third dielectric film on a substrate on which an electrode is formed; A second chamber forming a metal film on the third dielectric film; And a third chamber connecting the first chamber and the second chamber in a vacuum state.
  • a dielectric film deposition method includes a first step of forming a first dielectric film on a substrate on which an electrode is formed; Forming a second dielectric layer on the first dielectric layer; And a third step of forming a third dielectric layer on the second dielectric layer, wherein the first step, the second step, and the third step are performed in the same chamber.
  • Dielectric film deposition method comprises a first step of forming a first dielectric film on a substrate on which an electrode is formed; Forming a second dielectric layer on the first dielectric layer; Forming a third dielectric layer on the second dielectric layer; And a fourth step of forming a metal film on the third dielectric film, wherein the first dielectric film, the second dielectric film, the third dielectric film, and the metal film are formed without being exposed to the atmosphere.
  • the first step, the second step, and the third step is characterized in that the deposition process is carried out repeatedly.
  • the first dielectric layer and the third dielectric layer may be formed of the same material.
  • the first dielectric layer and the second dielectric layer may be formed of the same material.
  • the second dielectric layer and the third dielectric layer may be formed of the same material.
  • the first dielectric layer, the second dielectric layer, and the third dielectric layer may be formed by one of a thermal process, a high plasma power process, and a low plasma power process.
  • the first dielectric film, the second dielectric film, and the third dielectric film may be formed by any one of an oxide film deposition process and a nitride film deposition process.
  • the method may further include a plasma first step of performing plasma treatment on the second dielectric layer between the first step and the second step.
  • the method may further include repeating the first step and the plasma first step.
  • the method may further include repeating the second step and the plasma second step.
  • the first dielectric layer, the second dielectric layer, and the third dielectric layer may have different crystal structures.
  • the first chamber may be both a dielectric film deposition process and a plasma treatment process.
  • Each of the first dielectric layer, the second dielectric layer, and the third dielectric layer may include silicon dioxide (SiO 2 ), a second dielectric layer (Al 2 O 3 ), germanium dioxide (GeO 2 ), strontium oxide (SrO), HfSiOx, Yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum oxide (Ta 2 O 5 ), cerium oxide (CeO 2 ), lanthanum oxide (La 2 O 3 ), LaAlO 3 , NMD, titanium dioxide (TiO 2 ), and STO.
  • the method may further include repeating the third step and the plasma third step.
  • the first step and the third step are performed in the same chamber.
  • a capacitor deposition apparatus in another embodiment, includes: a first chamber forming a first dielectric layer and a third dielectric layer on a substrate on which an electrode is formed; A second chamber forming a second dielectric layer between the first dielectric layer and the third dielectric layer; A third chamber forming a metal film on the third dielectric film; And a fourth chamber connecting the first chamber, the second chamber, and the third chamber in a vacuum state.
  • the process temperature of the first chamber and the process temperature of the second chamber are different.
  • the process temperature of the first chamber is 350 ° C
  • the process temperature of the second chamber is characterized in that 410 ° C.
  • the first dielectric film, the second dielectric film, the third dielectric film, and the metal film may be formed without being exposed to the atmosphere.
  • Each of the first and second chambers may be a dielectric film deposition process and a plasma processing process.
  • Each of the first dielectric layer, the second dielectric layer, and the third dielectric layer may include silicon dioxide (SiO 2 ), a second dielectric layer (Al 2 O 3 ), germanium dioxide (GeO 2 ), strontium oxide (SrO), HfSiOx, Yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum oxide (Ta 2 O 5 ), cerium oxide (CeO 2 ), lanthanum oxide (La 2 O 3 ), LaAlO 3 , NMD, titanium dioxide (TiO 2 ), and STO.
  • a vacuum break which is out of a vacuum state, may not exist between the forming of the third dielectric layer and the forming of the second electrode.
  • the embodiment of the present invention can prevent the surface of the dielectric film from deteriorating due to a vacuum break. Therefore, in the embodiment of the present invention, since the interface characteristic between the third dielectric film and the second electrode can be prevented from being lowered, the capacity of the capacitor can be prevented from decreasing.
  • embodiments of the present invention can prevent the surface of each of the first dielectric film, the second dielectric film, and the third dielectric film from deteriorating due to a vacuum break. Therefore, the embodiment of the present invention can prevent the interfacial characteristics between the first dielectric film and the second dielectric film, the second dielectric film and the third dielectric film, and the third dielectric film and the second electrode from being lowered, thereby reducing the capacitance of the capacitor. Can be prevented.
  • the embodiment of the present invention forms the first dielectric film, the second dielectric film, and the third dielectric film in the same chamber, so that the semiconductor substrate is formed more than the first dielectric film, the second dielectric film, and the third dielectric film are formed in the respective chambers. You can reduce the number of unloads and loads. As a result, the embodiment of the present invention can prevent the quality of the dielectric film from being lowered due to the physical stress generated when unloading and loading the semiconductor substrate.
  • an embodiment of the present invention forms the first dielectric film, the second dielectric film, and the third dielectric film in the same chamber, wherein the second dielectric film is formed at the first temperature, not the second temperature.
  • the second dielectric film is preferably formed at the second temperature, but is formed at the first temperature, and thus, the second dielectric film 132 is used to compensate for the temperature energy corresponding to the difference between the first and second temperatures.
  • Plasma treatment In particular, in the embodiment of the present invention, when oxygen gas is supplied to the second dielectric layer 132 and the plasma treatment is performed, the interface between the second dielectric layer 132 and the temperature energy may be compensated for.
  • an embodiment of the present invention processes the N 2 plasma on the surface of the first electrode in the semiconductor substrate on which the first electrode is formed.
  • the embodiment of the present invention can improve the interface of the surface of the first electrode, thereby improving the interface characteristics between the first electrode and the first dielectric film.
  • FIG. 1 is a cross-sectional view showing a capacitor of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a flow chart showing a method of manufacturing a high dielectric constant capacitor according to an embodiment of the present invention.
  • Figure 3 is an exemplary view showing deposition equipment for manufacturing by a high dielectric constant capacitor manufacturing method according to an embodiment of the present invention.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a capacitor having a high dielectric constant according to another embodiment of the present invention.
  • Figure 5 is an exemplary view showing the deposition equipment for manufacturing by a high dielectric constant capacitor manufacturing method according to another embodiment of the present invention.
  • temporal after-term relationship for example, if the temporal after-term relationship is described as 'after', 'following', 'after', 'before', or the like, 'directly' or 'direct' This may include cases that are not continuous unless used.
  • the first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may be a second component within the technical spirit of the present invention.
  • each of the various embodiments of the invention may be combined or combined with one another, in whole or in part, and various interlocking and driving technically may be possible, and each of the embodiments may be independently implemented with respect to each other or may be implemented in association with each other. It may be.
  • a capacitor 100 of a semiconductor device includes a first electrode 110, a second electrode 120, and a dielectric film 130.
  • the first electrode 110 may be a lower electrode, and the second electrode 120 may be an upper electrode.
  • the first and second electrodes 110 and 120 may be electrodes patterned in a predetermined pattern, respectively.
  • the first and second electrodes 110 and 120 may be made of titanium nitride (TiN), but is not limited thereto.
  • the dielectric layer 130 may include a plurality of High-K dielectric layers.
  • the dielectric layer 130 may include first to third dielectric layers 131, 132, and 133 as shown in FIG. 1.
  • the present invention is not limited thereto. That is, the first and second dielectric layers may be formed of the same High-K A material, the third dielectric layer may be formed of the High-K B material, and the second and third dielectric layers may be formed of the same High-K A material, and the first dielectric layer may be formed of High. It may also be formed of a -K B material.
  • Each of the High-K A and High-K B materials is silicon dioxide (SiO 2 ), second dielectric film (Al 2 O 3 ), germanium dioxide (GeO 2 ), strontium oxide (SrO), HfSiOx, yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), tantalum oxide (Ta 2 O 5 ), cerium oxide (CeO 2 ), lanthanum oxide (La 2 O 3 ), LaAlO 3 , NMD, titanium dioxide (TiO 2 ), and STO It may be any one of. That is, the first to third dielectric layers 131, 132, and 133 may be formed by an oxide film deposition process or a nitride film deposition process.
  • the first dielectric layer 131 is formed on the first electrode 110.
  • the first dielectric layer 131 has a thickness of about 60 GPa and may be formed as a tetragonal crystalline layer.
  • the second dielectric layer 132 is formed on the first dielectric layer 131.
  • the second dielectric layer 132 may have a thickness of about 5 to about 8 ⁇ s.
  • the third dielectric layer 133 is formed on the second dielectric layer 132.
  • the third dielectric layer 133 may have a thickness of approximately 20 to 30 ⁇ m and may be formed as an amorphous layer.
  • the capacitor 100 has a high dielectric constant (dielectric constant), and according to this embodiment of the present invention can increase the capacity of the capacitor 100.
  • the first dielectric layer 131 may be formed by heat treatment at a predetermined temperature
  • the second dielectric layer 132 may be formed by first plasma treatment at a predetermined temperature
  • the third dielectric layer 133 may be formed at a predetermined temperature.
  • the first dielectric layer 131 may be formed by heat treatment at a predetermined temperature
  • the second dielectric layer 132 may be formed by second plasma treatment at a predetermined temperature
  • the third dielectric layer 133 may be formed by a predetermined temperature. It may be formed while the first plasma treatment at a temperature of.
  • the second plasma treatment represents a treatment with a higher plasma power than the first plasma treatment.
  • the plasma power may vary the density of the dielectric film and the impurity content. Differences in the current leakage characteristics of the dielectric film may occur due to the difference in density of the dielectric film and the degree of crystallinity according to the impurity content.
  • first to third dielectric layers 131, 132, and 133 may be repeatedly deposited.
  • one or more of the first to third dielectric layers 131, 132, and 133 may be repeatedly deposited.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a high dielectric constant capacitor according to an embodiment of the present invention.
  • Figure 3 is an exemplary view showing the deposition equipment for manufacturing by a high dielectric constant capacitor manufacturing method according to an embodiment of the present invention.
  • the second deposition apparatus 200 may include first and second chambers 210 and 220, a third chamber (transfer chamber 240) corresponding to a transfer chamber, and a fourth chamber 230. Include.
  • the first chamber 210 is a chamber for forming the first and third dielectric layers 131 and 133. Since the first and third dielectric layers 131 and 133 are made of the same material, they may be formed in the first chamber 210 which is the same chamber.
  • the second chamber 220 is a chamber for forming the second dielectric layer 132.
  • the first to second chambers 210 and 220 may be chambers capable of performing a dielectric film deposition process and a plasma processing process.
  • the third chamber transfers the semiconductor substrate to the first, second and fourth chambers 210, 220, 230, and the first, second and fourth chambers 210, 220, 230.
  • the fourth chamber 230 is a chamber for forming the second electrode 120.
  • the first to fourth chambers 210, 220, 230, 240 are in a vacuum state.
  • the third chamber 240 will be referred to as a transfer chamber.
  • the first and third dielectric layers are formed of the same High-K A material and the second dielectric layer is formed of the High-K B material.
  • the first electrode 110 is formed on a semiconductor substrate in a vacuum state by using the first deposition equipment.
  • the first electrode 110 may be made of titanium nitride (TiN), but is not limited thereto.
  • the semiconductor substrate on which the first electrode 110 is formed is preferably wet-cleaned to remove foreign substances such as particles.
  • the semiconductor substrate on which the first electrode 110 is formed is preferably treated with N 2 plasma to improve the interface of the surface of the first electrode 110 after wet cleaning.
  • N 2 plasma is treated to improve the interface of the surface of the first electrode 110, an interface property between the first electrode 110 and the first dielectric layer 131 may be improved.
  • the semiconductor substrate on which the first electrode 110 is formed is transferred to the first chamber 210 of the second deposition equipment 200 as in 1 of FIG. 3 to form the first dielectric layer 131.
  • the first dielectric layer 131 is formed on the first electrode 110 in the first chamber 210 in a vacuum state.
  • the first dielectric layer 131 may have a thickness of about 60 GPa and may be a tetragonal crystalline layer, but is not limited thereto.
  • the first dielectric layer 131 may be formed at a first temperature, for example, a high temperature of about 350 ° C.
  • the first dielectric layer 131 may be repeatedly deposited.
  • a plasma first step of performing plasma treatment while the first dielectric layer 131 is deposited or after the first dielectric layer 131 is deposited may be included between steps S102 and S103.
  • the first dielectric layer 131 may be deposited and the first dielectric layer 131 may be repeatedly plasma-processed to form the first dielectric layer 131.
  • the semiconductor substrate on which the first dielectric layer 131 is formed is transferred from the first chamber 210 to the second chamber 220 as shown in FIG. 3 to form the second dielectric layer 132.
  • the semiconductor substrate on which the first dielectric layer 131 is formed is transferred from the first chamber 210 to the second chamber 220 through the transfer chamber 240.
  • the transfer chamber 240 since the transfer chamber 240 is in a vacuum state, the semiconductor substrate on which the first dielectric layer 131 is formed may be removed from the first chamber (vaccum break) in a state in which the first dielectric layer 131 is separated from the vacuum state.
  • the second chamber 220 may be transferred to the second chamber 220.
  • the second dielectric layer 132 is formed on the first dielectric layer 131 in the second chamber 220 in a vacuum state.
  • the second dielectric layer 132 may have a thickness of about 5 to about 8 ⁇ s.
  • the second dielectric layer 132 may be formed at a second temperature higher than the first temperature, for example, a high temperature of approximately 450 ° C.
  • the second dielectric layer 132 may be repeatedly deposited.
  • the second dielectric layer 132 may be formed at a first temperature. Since the second dielectric layer 132 is preferably formed at a second temperature, for example, approximately 450 ° C., when the second dielectric layer 132 is formed at the first temperature, compensation of temperature energy corresponding to the difference between the first and second temperatures is required. In order to compensate for the temperature energy corresponding to the difference between the second temperature and the first temperature, the plasma second step of performing plasma treatment while the second dielectric layer 132 is deposited or after the second dielectric layer 132 is deposited is performed. It may be included between the step and the S104 step. Conventionally, the formation of the second dielectric film 132 and the plasma treatment are performed in different chambers.
  • the embodiment of the present invention integrates the first chamber 310 to perform the plasma treatment process as well as the formation of the second dielectric film 132.
  • the second dielectric layer 132 may be formed and the plasma treatment may be performed.
  • the first chamber 310 may compensate for the temperature energy by treating the plasma for about 20 to 300 seconds with an RF power of 1 kw when forming the second dielectric layer 132.
  • the temperature energy can be compensated for by adjusting the RF power.
  • the second dielectric layer 132 may be formed by repeatedly depositing the second dielectric layer 132 and performing plasma treatment on the second dielectric layer 132. (S103 in Fig. 2)
  • the semiconductor substrate on which the second dielectric layer 132 is formed is transferred from the second chamber 220 to the first chamber 210 again as shown in FIG. 3 to form the third dielectric layer 133.
  • the semiconductor substrate on which the second dielectric layer 132 is formed is transferred from the second chamber 220 to the first chamber 210 through the transfer chamber 240.
  • the transfer chamber 240 since the transfer chamber 240 is in a vacuum state, the semiconductor substrate on which the second dielectric layer 133 is formed may be separated from the second chamber (vaccum break) in a state in which the second dielectric layer 133 is separated from the vacuum state. 220 may be transferred to the first chamber 210.
  • the third dielectric layer 133 is formed on the second dielectric layer 132 in the first chamber 210 in a vacuum state.
  • the third dielectric layer 133 may have a thickness of about 20 ⁇ 30 ⁇ m and may be an amorphous layer, but is not limited thereto.
  • the third dielectric layer 133 may be formed at a first temperature, for example, a high temperature of about 350 ° C.
  • the third dielectric layer 133 may be repeatedly deposited.
  • a plasma third step of performing plasma treatment while the third dielectric film 133 is deposited or after the third dielectric film 133 is deposited may be included between steps S104 and S105.
  • the third dielectric layer 133 may be deposited and the third dielectric layer 133 may be repeatedly plasma treated to form the third dielectric layer 133. (S104 in Fig. 2)
  • the semiconductor substrate on which the third dielectric layer 133 is formed is transferred from the first chamber 210 to the fourth chamber 230 as shown in 4 of FIG. 3 to form the second electrode 120.
  • the semiconductor substrate on which the third dielectric layer 133 is formed is transferred from the first chamber 210 to the fourth chamber 230 through the transfer chamber 240.
  • the transfer chamber 240 since the transfer chamber 240 is in a vacuum state, the semiconductor substrate on which the third dielectric layer 133 is formed may be separated from the vacuum state in a first chamber (vaccum break). It may be transferred from the 210 to the fourth chamber 230.
  • the second electrode 120 is formed on the third dielectric layer 133 in the fourth chamber 230 in a vacuum state.
  • the second electrode 120 may be made of titanium nitride (TiN), but is not limited thereto.
  • TiN titanium nitride
  • the semiconductor substrate on which the second electrode 120 is formed is transferred from the fourth chamber 230 to the transfer device as shown in 5 of FIG. 3. (S105 of FIG. 2)
  • an embodiment of the present invention includes first, second and fourth chambers 210, 220, and 230 and a third chamber (transfer chamber 240) in a vacuum state.
  • the first dielectric film 131, the second dielectric film 132, the third dielectric film 133, and the second electrode 120 are formed in the second deposition equipment 200. Therefore, in the exemplary embodiment of the present invention, the first dielectric layer 131, the second dielectric layer 132, the third dielectric layer 133, and the second electrode 120 are formed while being separated from the vacuum state. There is no vacuum break. That is, the first to third dielectric layers 131, 132, and 133 may be formed without being exposed to the atmosphere during the process.
  • the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 may be prevented from being degraded by being exposed to the atmosphere, the first dielectric layer 131 and the first dielectric layer 131 may be prevented from deteriorating. Degradation of the interface characteristics between the second dielectric film 132 and the third dielectric film 133 can be prevented.
  • the first dielectric film 131, the second dielectric film 132, and the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 may prevent the degradation of the interfacial properties between the third dielectric film 133.
  • the thickness of each of the three dielectric layers 133 was formed to be thick, and as a result, as described in Equation 1, the capacitance of the capacitor 100 was reduced.
  • the first dielectric layer 131 and the first dielectric layer 131 may be prevented. Since the thicknesses of each of the second dielectric layer 132 and the third dielectric layer 133 may be thinner than those of the related art, a problem of reducing the capacitance of the capacitor 100 may be solved.
  • 4 is a flowchart illustrating a method of manufacturing a capacitor having a high dielectric constant according to another embodiment of the present invention.
  • 5 is an exemplary view showing deposition equipment for manufacturing by a high-k dielectric capacitor manufacturing method according to another embodiment of the present invention.
  • the second deposition apparatus 300 includes a first chamber 310, a second chamber 320, and a third chamber (transfer chamber 340).
  • the first chamber 310 is a chamber for forming the first and third dielectric layers 131 and 133 and the second dielectric layer 132. That is, the first and third dielectric layers 131 and 133 and the second dielectric layer 132 may be formed in the first chamber 310 which is the same chamber.
  • the first chamber 310 may be a chamber capable of performing a dielectric film deposition process and a plasma processing process.
  • the second chamber 320 is a chamber for forming the second electrode 120.
  • the third chamber is a chamber for transferring the semiconductor substrate to the first and second chambers 310 and 320 and connecting the first and second chambers 310 and 320 in a vacuum state. .
  • the first to third chambers 310, 320, 340 are in a vacuum state.
  • the third chamber 340 will be referred to as a transfer chamber.
  • the first and third dielectric layers are formed of the same High-K A material and the second dielectric layer is formed of the High-K B material.
  • the first electrode 110 is formed on a semiconductor substrate in a vacuum state by using the first deposition equipment.
  • the first electrode 110 may be made of titanium nitride (TiN), but is not limited thereto.
  • the semiconductor substrate on which the first electrode 110 is formed is preferably wet-cleaned to remove foreign substances such as particles.
  • the semiconductor substrate on which the first electrode 110 is formed is preferably treated with N 2 plasma to improve the interface of the surface of the first electrode 110 after wet cleaning.
  • N 2 plasma is treated to improve the interface of the surface of the first electrode 110, an interface property between the first electrode 110 and the first dielectric layer 131 may be improved.
  • the semiconductor substrate on which the first electrode 110 is formed is transferred to the first chamber 310 of the second deposition apparatus 300 to form the first dielectric layer 131 as shown in FIG. 5.
  • the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 are sequentially disposed on the first electrode 110 in the first chamber 310 in a vacuum state.
  • the first to third dielectric layers 131, 132, and 133 may be formed without being exposed to the atmosphere during the process.
  • a first dielectric layer 131 is formed on the first electrode 110.
  • the first dielectric layer 131 may have a thickness of about 60 GPa and may be a tetragonal crystalline layer, but is not limited thereto.
  • the first dielectric layer 131 may be formed at a first temperature, for example, a high temperature of about 300 ° C.
  • the first dielectric layer 131 may be repeatedly deposited.
  • plasma treatment may be performed while the first dielectric layer 131 is deposited or after the first dielectric layer 131 is deposited.
  • the first dielectric layer 131 may be deposited and the first dielectric layer 131 may be repeatedly plasma-processed to form the first dielectric layer 131.
  • a second dielectric layer 132 is formed on the first dielectric layer 131.
  • the second dielectric layer 132 may have a thickness of about 5 ⁇ 8 ⁇ m, but is not limited thereto.
  • the second dielectric layer 132 may be formed at a first temperature, for example, a high temperature of about 300 ° C. FIG.
  • the second dielectric layer 132 is preferably formed at a second temperature, for example, approximately 400 ° C., when the second dielectric layer 132 is formed at the first temperature, compensation of temperature energy corresponding to the difference between the first and second temperatures is required. Do.
  • an embodiment of the present invention forms an oxygen-containing gas (O 2 ) after forming the second dielectric film 132 in the first chamber 310. It can supply and plasma-process. Conventionally, the formation of the second dielectric layer 132 and the plasma treatment are performed in different chambers. However, the present invention integrates the first chamber 310 to perform the plasma treatment process as well as the formation of the second dielectric layer 132.
  • both the process of forming the second dielectric layer 132 and the process of plasma treatment may be performed.
  • the first chamber 310 may compensate for the temperature energy by treating the plasma for about 20 to 300 seconds with an RF power of 1 kw when forming the second dielectric layer 132.
  • the temperature energy can be compensated for by adjusting the RF power.
  • the second dielectric layer 132 may be repeatedly deposited.
  • the second dielectric layer 132 may be repeatedly deposited at a first temperature and the plasma treatment of the second dielectric layer 132 may be repeated to deposit the second dielectric layer 132. It may be formed.
  • the third dielectric layer 133 may have a thickness of about 20 ⁇ 30 ⁇ m and may be an amorphous layer, but is not limited thereto.
  • the third dielectric layer 133 may be repeatedly deposited.
  • plasma treatment may be performed while the third dielectric layer 133 is deposited or after the third dielectric layer 133 is deposited.
  • the third dielectric layer 133 may be deposited and the third dielectric layer 133 may be repeatedly plasma treated to form the third dielectric layer 133. (S202 of FIG. 4)
  • the semiconductor substrate on which the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 are formed may be formed in the first chamber as shown in 2 of FIG. 5 to form the second electrode 120.
  • it is transferred to the second chamber 320.
  • the semiconductor substrate on which the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 are formed may be formed in the second chamber 320 in the first chamber 310 through the transfer chamber 340. Is transferred to.
  • the transfer chamber 340 is in a vacuum state
  • the semiconductor substrate on which the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 are formed is in a vacuum state.
  • the first chamber 310 may be transferred from the first chamber 310 to the second chamber 320 without a vacuum break in a separated state.
  • the second electrode 120 is formed on the third dielectric layer 133 in the second chamber 320 in a vacuum state.
  • the second electrode 120 may be made of titanium nitride (TiN), but is not limited thereto.
  • the semiconductor substrate on which the second electrode 120 is formed is transferred from the second chamber 320 to the transfer device as shown in FIG. 5. (S203 of Fig. 4)
  • the embodiment of the present invention may include a second deposition apparatus including first and second chambers 310 and 320 and a third chamber (transfer chamber 340) in a vacuum state.
  • a first dielectric layer 131, a second dielectric layer 132, a third dielectric layer 133, and a second electrode 120 are formed. Therefore, in the exemplary embodiment of the present invention, the first dielectric layer 131, the second dielectric layer 132, the third dielectric layer 133, and the second electrode 120 are formed while being separated from the vacuum state. There is no vacuum break. That is, the first to third dielectric layers 131, 132, and 133 may be formed without being exposed to the atmosphere during the process.
  • the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 may be prevented from being degraded by being exposed to the atmosphere, the first dielectric layer 131 and the first dielectric layer 131 may be prevented from deteriorating. Degradation of the interface characteristics between the second dielectric film 132 and the third dielectric film 133 can be prevented.
  • the first dielectric film 131, the second dielectric film 132, and the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 may prevent the degradation of the interfacial properties between the third dielectric film 133.
  • the thickness of each of the three dielectric layers 133 was formed to be thick, and as a result, as described in Equation 1, the capacitance of the capacitor 100 was reduced.
  • the first dielectric layer 131 and the first dielectric layer 131 may be prevented. Since the thicknesses of each of the second dielectric layer 132 and the third dielectric layer 133 may be thinner than those of the related art, a problem of reducing the capacitance of the capacitor 100 may be solved.
  • the first dielectric layer 131, the second dielectric layer 132, and the third dielectric layer 133 are formed in the same chamber as the first chamber 310, the first dielectric layer 131, The number of times of unloading and loading the semiconductor substrate may be reduced than when the second dielectric layer 132 and the third dielectric layer 133 are formed in the respective chambers. As a result, the embodiment of the present invention can prevent the quality of the dielectric film from being lowered due to the physical stress generated when unloading and loading the semiconductor substrate.

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Abstract

본 발명의 실시예는 진공 브레이크(vacuum break)로 인해 유전막의 표면이 열화되는 것을 방지할 수 있고, 반도체 기판을 언로딩 및 로딩하는 경우 발생하는 물리적 스트레스로 인해 유전막의 질이 낮아지는 것을 방지할 수 있는 고유전율의 커패시터의 제조방법에 관한 것이다.

Description

커패서터 증착 장치와 이를 이용한 유전막 증착 방법
본 발명의 실시예는 커패서터 증착 장치와 이를 이용한 유전막 증착 방법에 관한 것이다.
반도체 소자의 집적도가 점점 증가함에 따라 소자가 구현되는 면적은 점점 감소되고 있다. 반도체 메모리소자, 예를 들어 디램(DRAM) 소자의 경우 소자의 면적이 줄어들더라도 최소한으로 필요한 커패시터의 용량이 확보되어야 한다. 따라서, 소자의 면적 감소로 인한 커패시터의 용량 감소를 보충하기 위한 여러가지 방법들이 연구되고 있다.
커패시터의 용량은 수학식 1과 같이 정의된다.
Figure PCTKR2016007783-appb-M000001
수학식 1에서, ε는 유전막의 유전율(dielectric constant), A는 전극의 면적, t는 유전막의 두께를 나타낸다. 커패시터의 용량을 높이기 위해서는 유전율이높은 물질을 유전막으로 사용하거나, 유전막을 얇게 형성하거나, 전극의 면적을 증가시켜야 한다. 하지만, 앞서 언급하였듯이 최근에는 반도체 소자가 집적도가 높아짐으로써 소자의 면적이 줄어들고 있기 때문에, 전극의 면적을 넓히기는 어려우며, 유전막을 얇게 하거나 유전율이 높은 유전막을 사용함으로써 커패시터의 용량을 높이고 있다.
한편, 커패시터는 하부 전극인 제1 전극, 상부 전극인 제2 전극, 및 제1 및 제2 전극들 사이에 형성되는 유전막을 포함한다. 제1 전극, 유전막, 및 제2 전극은 각각 서로 다른 챔버에서 형성된다. 이로 인해, 유전막을 형성한 후 제2 전극을 형성하기까지 진공 브레이크(vacuum break)가 존재하며, 이 경우 진공 브레이크 동안 유전막이 대기에 노출되며, 이로 인해, 유전막은 산화되거나 열화될 수 있다.
또한, 반도체 기판을 언로딩 및 로딩하는 횟수가 많아질수록 반도체 기판이 받는 물리적 스트레스가 높아질 수 있으며, 이로 인해 유전막의 질이 낮아질 수 있다.
본 발명은 진공 브레이크(vacuum break)로 인해 유전막의 표면이 열화되는 것을 방지할 수 있는 커패서터 증착 장치와 이를 이용한 유전막 증착 방법을 제공한다.
또한, 본 발명은 반도체 기판을 언로딩 및 로딩하는 경우 발생하는 물리적 스트레스로 인해 유전막의 질이 낮아지는 것을 방지할 수 있는 커패서터 증착 장치와 이를 이용한 유전막 증착 방법을 제공한다.
본 발명의 일 실시예에 따른 커패시터 증착 장치는 전극이 형성된 기판 상에 제1 유전막, 제2 유전막, 및 제3 유전막을 형성하는 제1 챔버; 상기 제3 유전막 상에 금속막을 형성하는 제2 챔버; 및 상기 제1 챔버와 상기 제2 챔버를 진공 상태로 연결하는 제3 챔버를 포함한다.
본 발명의 일 실시예에 따른 유전막 증착방법은 전극이 형성된 기판 상에 제1 유전막을 형성하는 제1 단계; 상기 제1 유전막 상부에 제2 유전막을 형성하는 제2 단계; 및 상기 제2 유전막 상부에 제3 유전막을 형성하는 제3 단계를 포함하며, 상기 제1 단계, 상기 제2 단계, 및 상기 제3 단계는 동일 챔버에서 진행되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 유전막 증착 방법은 전극이 형성된 기판 상에 제1 유전막을 형성하는 제1 단계; 상기 제1 유전막 상부에 제2 유전막을 형성하는 제2 단계; 상기 제2 유전막 상부에 제3 유전막을 형성하는 제3 단계; 및 상기 제3 유전막 상부에 금속막을 형성하는 제4 단계를 포함하고, 상기 제1 유전막, 상기 제2 유전막, 상기 제3 유전막, 및 상기 금속막은 대기에 노출되지 않고 형성되는 것을 특징으로 한다.
상기 제1 단계, 상기 제2 단계, 및 상기 제3 단계는 반복적으로 증착 공정이 진행되는 것을 특징으로 한다.
상기 제1 유전막과 상기 제3 유전막은 동일한 물질로 형성되는 것을 특징으로 한다.
상기 제1 유전막과 상기 제2 유전막은 동일한 물질로 형성되는 것을 특징으로 한다.
상기 제2 유전막과 상기 제3 유전막은 동일한 물질로 형성되는 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막은 열 공정, 플라즈마 파워가 높은 공정, 및 플라즈마 파워가 낮은 공정 중 하나의 공정으로 형성되는 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막은 산화막 증착 공정과 질화막 증착 공정 중 어느 하나의 공정으로 형성되는 것을 특징으로 한다.
상기 제1 단계와 상기 제2 단계 사이에는 상기 제2 유전막을 플라즈마 처리하는 플라즈마 제1 단계를 더 포함한다.
상기 제2 단계와 상기 제3 단계 사이에는 상기 제2 유전막을 플라즈마 처리하는 플라즈마 제2 단계를 더 포함한다.
상기 제1 단계와 상기 플라즈마 제1 단계를 반복하는 단계를 더 포함한다.
상기 제2 단계와 상기 플라즈마 제2 단계를 반복하는 단계를 더 포함한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막은 결정 구조가 서로 다른 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 중 하나 이상을 반복하여 증착하는 것을 특징으로 한다.
상기 제1 챔버는 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 각각은, 이산화 규소(SiO2), 제2 유전막(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO 중에 하나의 물질로 형성되는 것을 특징으로 한다.
상기 제3 단계와 상기 제4 단계 사이에는 상기 제3 유전막을 플라즈마 처리하는 플라즈마 제3 단계를 더 포함한다.
상기 제3 단계와 상기 플라즈마 제3 단계를 반복하는 단계를 더 포함한다.
상기 제1 단계와 상기 제3 단계는 동일 챔버에서 진행된다.
본 발명의 또 다른 실시예에 따른 커패시터 증착 장치는 전극이 형성된 기판 상에 제1 유전막과 제3 유전막을 형성하는 제1 챔버; 상기 제1 유전막과 상기 제3 유전막 사이의 제2 유전막을 형성하는 제2 챔버; 상기 제3 유전막 상에 금속막을 형성하는 제3 챔버; 및 상기 제1 챔버, 상기 제2 챔버, 및 상기 제3 챔버를 진공 상태로 연결하는 제4 챔버를 포함한다.
상기 제1 챔버의 공정 온도와 상기 제2 챔버의 공정 온도는 서로 다른 것을 특징으로 한다.
상기 제1 챔버의 공정 온도는 350℃이고, 상기 제2 챔버의 공정 온도는 410℃인 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 상기 제3 유전막, 및 상기 금속막은 대기에 노출되지 않고 형성되는 것을 특징으로 한다.
상기 제1 및 제2 챔버들 각각은 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 것을 특징으로 한다.
상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 각각은, 이산화 규소(SiO2), 제2 유전막(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO 중에 하나의 물질로 형성되는 것을 특징으로 한다.
본 발명의 실시예는 제3 유전막을 형성하는 단계와 제2 전극을 형성하는 단계 사이에 진공 상태(vacuum state)에서 이탈한 상태인 진공 브레이크(vacuum break)가 존재하지 않게 할 수 있다. 그 결과, 본 발명의 실시예는 진공 브레이크(vacuum break)로 인해 유전막의 표면이 열화되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 제3 유전막과 제2 전극 간의 계면 특성이 저하되는 것을 방지할 수 있으므로, 커패시터의 용량 저하를 방지할 수 있다.
또한, 본 발명의 실시예는 제1 유전막, 제2 유전막, 제3 유전막, 및 제2 전극을 형성하는 단계 사이에 진공 상태(vacuum state)에서 이탈한 상태인 진공 브레이크(vacuum break)가 존재하지 않게 할 수 있다. 그 결과, 본 발명의 실시예는 진공 브레이크(vacuum break)로 인해 제1 유전막, 제2 유전막, 및 제3 유전막 각각의 표면이 열화되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 제1 유전막과 제2 유전막 사이, 제2 유전막과 제3 유전막 사이, 제3 유전막과 제2 전극 사이의 계면 특성이 저하되는 것을 방지할 수 있으므로, 커패시터의 용량 저하를 방지할 수 있다.
또한, 본 발명의 실시예는 제1 유전막, 제2 유전막, 및 제3 유전막을 동일한 챔버에서 형성하므로, 제1 유전막, 제2 유전막, 제3 유전막을 각각의 챔버에서 형성할 때보다 반도체 기판을 언로딩 및 로딩하는 횟수를 줄일 수 있다. 그 결과, 본 발명의 실시예는 반도체 기판을 언로딩 및 로딩하는 경우 발생하는 물리적 스트레스로 인해 유전막의 질이 낮아지는 것을 방지할 수 있다.
또한, 본 발명의 실시예는 제1 유전막, 제2 유전막, 및 제3 유전막을 동일한 챔버에서 형성하는데, 제2 유전막을 제2 온도가 아닌 제1 온도에서 형성한다. 본 발명의 실시예는 제2 유전막을 제2 온도에서 형성하는 것이 바람직하나, 제1 온도에서 형성하므로, 제1 및 제2 온도의 차에 해당하는 온도 에너지를 보상하기 위해 제2 유전막(132)을 플라즈마 처리한다. 특히, 본 발명의 실시예는 제2 유전막(132)에 산소 가스를 공급하며 플라즈마 처리하는 경우 온도 에너지를 보상함과 동시에 제2 유전막(132)의 계면을 단단하게 할 수 있다.
나아가, 본 발명의 실시예는 제1 전극이 형성된 반도체 기판에서 제1 전극의 표면에 N2 플라즈마를 처리한다. 그 결과, 본 발명의 실시예는 제1 전극의 표면의 인터페이스를 개선할 수 있으므로, 제1 전극과 제1 유전막 간에 계면 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 보여주는 단면도.
도 2는 본 발명의 일 실시예에 따른 고유전율의 커패시터 제조방법을 보여주는 흐름도.
도 3은 본 발명의 일 실시예에 따른 고유전율의 커패시터 제조방법으로 제조하기 위한 증착 장비를 보여주는 예시도면.
도 4는 본 발명의 또 다른 실시예에 따른 고유전율의 커패시터 제조방법을 보여주는 흐름도.
도 5는 본 발명의 또 다른 실시예에 따른 고유전율의 커패시터 제조방법으로 제조하기 위한 증착 장비를 보여주는 예시도면.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 보여주는 단면도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 커패시터(100)는 제1 전극(110), 제2 전극(120) 및 유전막(130)을 포함한다.
제1 전극(110)은 하부 전극이고, 제2 전극(120)은 상부 전극일 수 있다. 제1 및 제2 전극들(110, 120)은 각각 소정의 패턴으로 패터닝된 전극일 수 있다. 제1 및 제2 전극들(110, 120)은 티타늄 나이트라이드(TiN)로 이루어질 수 있으나, 이에 한정되지 않는다.
유전막(130)은 복수의 High-K 유전막들을 포함할 수 있다. 예를 들어, 유전막(130)은 도 1과 같이 제1 내지 제3 유전막들(131, 132, 133)을 포함할 수 있다.
제1 및 제3 유전막들이 동일한 High-K A 물질, 제2 유전막이 High-K B 물질로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 즉, 제1 및 제2 유전막들이 동일한 High-K A 물질, 제3 유전막이 High-K B 물질로 형성될 수도 있으며, 제2 및 제3 유전막들이 동일한 High-K A 물질, 제1 유전막이 High-K B 물질로 형성될 수도 있다.
High-K A 물질과 High-K B 물질 각각은 이산화 규소(SiO2), 제2 유전막(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO 중 어느 하나일 수 있다. 즉, 제1 내지 제3 유전막들(131, 132, 133)은 산화막 증착 공정 또는 질화막 증착 공정으로 형성될 수 있다.
제1 유전막(131)은 제1 전극(110) 상에 형성된다. 제1 유전막(131)은 대략 60Å의 두께를 가지며, 정방 정계(tetragonal) 결정질막으로 형성될 수 있다.
제2 유전막(132)은 제1 유전막(131) 상에 형성된다. 제2 유전막(132)은 대략 5~8Å의 두께를 가질 수 있다.
제3 유전막(133)은 제2 유전막(132) 상에 형성된다. 제3 유전막(133)은 대략 20~30Å의 두께를 가지며, 비결정질(amorphous)막으로 형성될 수 있다.
본 발명의 실시예와 같이 유전막(130)이 정방 정계(tetragonal) 결정질막을 갖는 제1 유전막(131), 제2 유전막(132), 및 비결정질(amorphous)막을 갖는 제3 유전막(133)의 3 층 구조로 형성되는 경우, 수학식 1과 같이 커패시터(100)는 고 유전율(dielectric constant)을 가지며, 이로 인해 본 발명의 실시예는 커패시터(100)의 용량을 늘릴 수 있다.
제1 유전막(131)은 소정의 온도에서 열 처리하며 형성될 수 있으며, 제2 유전막(132)은 소정의 온도에서 제1 플라즈마 처리하며 형성될 수 있고, 제3 유전막(133)은 소정의 온도에서 제2 플라즈마 처리하며 형성될 수 있다. 또는, 제1 유전막(131)은 소정의 온도에서 열 처리하며 형성될 수 있으며, 제2 유전막(132)은 소정의 온도에서 제2 플라즈마 처리하며 형성될 수 있고, 제3 유전막(133)은 소정의 온도에서 제1 플라즈마 처리하며 형성될 수 있다. 제2 플라즈마 처리는 제1 플라즈마 처리보다 높은 플라즈마 파워로 처리하는 것을 나타낸다. 플라즈마 파워에 의해 유전막의 밀도가 달라지고, 불순물 함유량이 달라질 수 있다. 이러한 유전막의 밀도 차이와 불순물 함유량에 따른 결정화도 차이에 의해 유전막의 전류 누설 특성에서 차이가 발생할 수 있다.
또한, 제1 내지 제3 유전막들(131, 132, 133)은 반복적으로 증착될 수도 있다. 또는, 제1 내지 제3 유전막들(131, 132, 133) 중 하나 이상의 막이 반복적으로 증착될 수 있다.
도 2는 본 발명의 일 실시예에 따른 고유전율의 커패시터 제조방법을 보여주는 흐름도이다. 도 3은 본 발명의 일 실시예에 따른 고유전율의 커패시터 제조방법으로 제조하기 위한 증착 장비를 보여주는 예시도면이다.
도 3을 참조하면, 제2 증착 장비(200)는 제1 및 제2 챔버들(210, 220), 트랜스퍼 챔버에 해당하는 제3 챔버(트랜스퍼 챔버, 240), 및 제4 챔버(230)를 포함한다. 제1 챔버(210)는 제1 및 제3 유전막들(131, 133)을 형성하기 위한 챔버이다. 제1 및 제3 유전막들(131, 133)은 동일한 물질이므로, 동일한 챔버인 제1 챔버(210)에서 형성될 수 있다. 제2 챔버(220)는 제2 유전막(132)을 형성하기 위한 챔버이다. 제1 내지 제2 챔버들(210, 220)은 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 챔버들일 수 있다. 제3 챔버(트랜스퍼 챔버, 240)는 제1, 제2 및 제4 챔버들(210, 220, 230)로 반도체 기판을 트랜스퍼하며, 제1, 제2 및 제4 챔버들(210, 220, 230)을 진공 상태로 연결하기 위한 챔버이다. 제4 챔버(230)는 제2 전극(120)을 형성하기 위한 챔버이다. 제1 내지 제4 챔버들(210, 220, 230, 240)은 진공 상태(vacuum state)에 있다. 이하에서는 설명의 편의를 위해 제3 챔버(240)를 트랜스퍼 챔버로 칭하기로 한다.
이하에서는, 도 2 및 도 3을 결부하여 본 발명의 일 실시예에 따른 고유전율의 커패시터 제조방법을 상세히 설명한다. 도 2 및 도 3에서는 설명의 편의를 위해 제1 및 제3 유전막들이 동일한 High-K A 물질, 제2 유전막이 High-K B 물질로 형성된 것을 중심으로 설명하였다.
첫 번째로, 도 2와 같이 제1 증착 장비를 이용하여 진공 상태(vacuum state)에서 반도체 기판 상에 제1 전극(110)을 형성한다. 제1 전극(110)은 티타늄 나이트라이드(TiN)로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 전극(110)이 소정의 형태로 패턴된 패턴 전극인 경우 제1 전극(110)이 형성된 반도체 기판은 파티클과 같은 이물질 제거를 위해 습식 세정되는 것이 바람직하다. 또한, 제1 전극(110)이 형성된 반도체 기판은 습식 세정 후에 제1 전극(110)의 표면의 인터페이스(interface)를 개선하기 위해 N2 플라즈마를 처리하는 것이 바람직하다. N2 플라즈마를 처리하여 제1 전극(110)의 표면의 인터페이스(interface)를 개선하는 경우 제1 전극(110)과 제1 유전막(131) 간에 계면 특성이 개선될 수 있다. (도 2의 S101)
두 번째로, 제1 전극(110)이 형성된 반도체 기판은 제1 유전막(131)을 형성하기 위해 도 3의 ①과 같이 제2 증착 장비(200)의 제1 챔버(210)로 이송된다. 도 2와 같이 진공 상태(vaccum state)에 있는 제1 챔버(210)에서 제1 전극(110) 상에 제1 유전막(131)을 형성한다. 제1 유전막(131)은 대략 60Å의 두께를 가지며 정방 정계(tetragonal) 결정질막일 수 있으나, 이에 한정되지 않는다.
제1 유전막(131)은 제1 온도, 예를 들어 대략 350℃의 고온에서 형성될 수 있다. 제1 유전막(131)은 반복적으로 증착될 수 있다.
한편, 제1 유전막(131)이 증착되는 동안 또는 제1 유전막(131)이 증착된 후 플라즈마 처리하는 플라즈마 제1 단계가 S102 단계와 S103 단계 사이에 포함될 수 있다. 이 경우, 제1 유전막(131)을 증착하고 제1 유전막(131)에 플라즈마 처리하는 것을 반복하여 제1 유전막(131)을 형성할 수도 있다. (도 2의 S102)
세 번째로, 제1 유전막(131)이 형성된 반도체 기판은 제2 유전막(132)을 형성하기 위해 도 3의 ②와 같이 제1 챔버(210)에서 제2 챔버(220)로 이송된다. 구체적으로, 제1 유전막(131)이 형성된 반도체 기판은 트랜스터 챔버(240)를 통해 제1 챔버(210)에서 제2 챔버(220)로 이송된다. 이때, 트랜스퍼 챔버(240)는 진공 상태(vaccum state)에 있으므로, 제1 유전막(131)이 형성된 반도체 기판은 진공 상태(vaccum state)에서 이탈한 상태인 진공 브레이크(vaccum break) 없이 제1 챔버(210)에서 제2 챔버(220)로 이송될 수 있다.
도 2와 같이 진공 상태(vacuum state)에 있는 제2 챔버(220)에서 제1 유전막(131) 상에 제2 유전막(132)을 형성한다. 제2 유전막(132)은 대략 5~8Å의 두께를 가질 수 있다. 제2 유전막(132)은 제1 온도보다 높은 제2 온도, 예를 들어 대략 450℃의 고온에서 형성될 수 있다. 제2 유전막(132)은 반복하여 증착될 수 있다.
또는, 제2 유전막(132)은 제1 온도에서 형성될 수도 있다. 제2 유전막(132)은 제2 온도, 예를 들어 대략 450℃에서 형성되는 것이 바람직하므로, 제1 온도에서 형성되는 경우 제1 및 제2 온도의 차에 해당하는 온도 에너지의 보상이 필요하다. 제2 온도와 제1 온도 사이의 차이에 해당하는 온도 에너지를 보상하기 위해, 제2 유전막(132)이 증착되는 동안 또는 제2 유전막(132)이 증착된 후 플라즈마 처리하는 플라즈마 제2 단계가 S104 단계와 S104 단계 사이에 포함될 수 있다. 종래에는 제2 유전막(132) 형성과 플라즈마 처리를 서로 다른 챔버에서 하였으나, 본 발명의 실시예는 제1 챔버(310)가 제2 유전막(132) 형성 뿐만 아니라 플라즈마 처리 공정을 할 수 있도록 통합함으로써, 제1 챔버(310)에서 제2 유전막(132)을 형성 공정과 플라즈마 처리 공정을 모두 할 수 있다. 하나의 예로, 제1 챔버(310)는 제2 유전막(132) 형성시 1kw의 RF 파워로 대략 20 내지 300 초 동안 플라즈마를 처리함으로써 온도 에너지를 보상할 수 있다. 온도 에너지는 RF 파워를 조정함으로써 보상될 수 있다. 이 경우, 제2 유전막(132)을 증착하고 제2 유전막(132)에 플라즈마 처리하는 것을 반복하여 제2 유전막(132)을 형성할 수도 있다. (도 2의 S103)
네 번째로, 제2 유전막(132)이 형성된 반도체 기판은 제3 유전막(133)을 형성하기 위해 도 3의 ③과 같이 제2 챔버(220)에서 제1 챔버(210)로 다시 이송된다. 구체적으로, 제2 유전막(132)이 형성된 반도체 기판은 트랜스터 챔버(240)를 통해 제2 챔버(220)에서 제1 챔버(210)로 이송된다. 이때, 트랜스퍼 챔버(240)는 진공 상태(vaccum state)에 있으므로, 제2 유전막(133)이 형성된 반도체 기판은 진공 상태(vaccum state)에서 이탈한 상태인 진공 브레이크(vaccum break) 없이 제2 챔버(220)에서 제1 챔버(210)로 이송될 수 있다.
도 2와 같이 진공 상태(vacuum state)에 있는 제1 챔버(210)에서 제2 유전막(132) 상에 제3 유전막(133)을 형성한다. 제3 유전막(133)은 대략 20~30Å의 두께를 가지며 비결정질(amorphous)막일 수 있으나, 이에 한정되지 않는다.
제3 유전막(133)은 제1 온도, 예를 들어 대략 350℃의 고온에서 형성될 수 있다. 제3 유전막(133)은 반복적으로 증착될 수 있다.
한편, 제3 유전막(133)이 증착되는 동안 또는 제3 유전막(133)이 증착된 후 플라즈마 처리하는 플라즈마 제3 단계가 S104 단계와 S105 단계 사이에 포함될 수 있다. 이 경우, 제3 유전막(133)을 증착하고 제3 유전막(133)에 플라즈마 처리하는 것을 반복하여 제3 유전막(133)을 형성할 수도 있다. (도 2의 S104)
다섯 번째로, 제3 유전막(133)이 형성된 반도체 기판은 제2 전극(120)을 형성하기 위해 도 3의 ④과 같이 제1 챔버(210)에서 제4 챔버(230)로 이송된다. 구체적으로, 제3 유전막(133)이 형성된 반도체 기판은 트랜스터 챔버(240)를 통해 제1 챔버(210)에서 제4 챔버(230)로 이송된다. 이때, 트랜스퍼 챔버(240)는 진공 상태(vaccum state)에 있으므로, 제3 유전막(133)이 형성된 반도체 기판은 진공 상태(vaccum state)에서 이탈한 상태인 진공 브레이크(vaccum break) 없이 제1 챔버(210)에서 제4 챔버(230)로 이송될 수 있다.
도 2와 같이 진공 상태(vaccum state)에 있는 제4 챔버(230)에서 제3 유전막(133) 상에 제2 전극(120)을 형성한다. 제2 전극(120)은 티타늄 나이트라이드(TiN)로 이루어질 수 있으나, 이에 한정되지 않는다. 제2 전극(120)이 형성된 반도체 기판은 도 3의 ⑤와 같이 제4 챔버(230)에서 이송장치로 이송된다. (도 2의 S105)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 진공 상태(vacuum state)에 있는 제1, 제2 및 제4 챔버들(210, 220, 230) 및 제3 챔버(트랜스퍼 챔버, 240)를 포함하는 제2 증착 장비(200)에서 제1 유전막(131), 제2 유전막(132), 제3 유전막(133), 및 제2 전극(120)을 형성한다. 그러므로, 본 발명의 실시예에서는 제1 유전막(131), 제2 유전막(132), 제3 유전막(133), 및 제2 전극(120)을 형성하는 동안에 진공 상태(vacuum state)에서 이탈한 상태인 진공 브레이크(vacuum break)가 존재하지 않는다. 즉, 제1 내지 제3 유전막들(131, 132, 133)은 공정 중에 대기에 노출되지 않고 형성될 수 있다. 따라서, 본 발명의 실시예는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)이 대기에 노출되어 열화되는 것을 방지할 수 있으므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성이 저하되는 것을 방지할 수 있다.
특히, 종래에는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성 저하를 방지하기 위해서 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 각각의 두께를 두껍게 형성하였었으며, 이로 인해 수학식 1에서 설명한 바와 같이 커패시터(100)의 용량이 감소되는 문제가 있었다. 하지만, 본 발명의 실시예는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성이 저하되는 것을 방지할 수 있으므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 각각의 두께를 종래보다 얇게 형성할 수 있으므로, 커패시터(100)의 용량이 감소되는 문제를 해결할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 고유전율의 커패시터 제조방법을 보여주는 흐름도이다. 도 5는 본 발명의 또 다른 실시예에 따른 고유전율의 커패시터 제조방법으로 제조하기 위한 증착 장비를 보여주는 예시도면이다.
도 5를 참조하면, 제2 증착 장비(300)는 제1 챔버(310), 제2 챔버(320), 및 제3 챔버(트랜스퍼 챔버, 340)를 포함한다. 제1 챔버(310)는 제1 및 제3 유전막들(131, 133)과 제2 유전막(132)을 형성하기 위한 챔버이다. 즉, 제1 및 제3 유전막들(131, 133)과 제2 유전막(132)은 동일한 챔버인 제1 챔버(310)에서 형성될 수 있다. 제1 챔버(310)는 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 챔버일 수 있다. 제2 챔버(320)는 제2 전극(120)을 형성하기 위한 챔버이다. 제3 챔버(트랜스퍼 챔버, 340)는 제1 및 제2 챔버들(310, 320)로 반도체 기판을 트랜스퍼하며, 제1 및 제2 챔버들(310, 320)을 진공 상태로 연결하기 위한 챔버이다. 제1 내지 제3 챔버들(310, 320, 340)은 진공 상태(vacuum state)에 있다. 이하에서는 설명의 편의를 위해 제3 챔버(340)를 트랜스퍼 챔버로 칭하기로 한다.
이하에서는, 도 4 및 도 5를 결부하여 본 발명의 또 다른 실시예에 따른 고유전율의 커패시터 제조방법을 상세히 설명한다. 도 4 및 도 5에서는 설명의 편의를 위해 제1 및 제3 유전막들이 동일한 High-K A 물질, 제2 유전막이 High-K B 물질로 형성된 것을 중심으로 설명하였다.
첫 번째로, 도 4와 같이 제1 증착 장비를 이용하여 진공 상태(vacuum state)에서 반도체 기판 상에 제1 전극(110)을 형성한다. 제1 전극(110)은 티타늄 나이트라이드(TiN)로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 전극(110)이 소정의 형태로 패턴된 패턴 전극인 경우 제1 전극(110)이 형성된 반도체 기판은 파티클과 같은 이물질 제거를 위해 습식 세정되는 것이 바람직하다. 또한, 제1 전극(110)이 형성된 반도체 기판은 습식 세정 후에 제1 전극(110)의 표면의 인터페이스(interface)를 개선하기 위해 N2 플라즈마를 처리하는 것이 바람직하다. N2 플라즈마를 처리하여 제1 전극(110)의 표면의 인터페이스(interface)를 개선하는 경우 제1 전극(110)과 제1 유전막(131) 간에 계면 특성이 개선될 수 있다. (도 4의 S201)
두 번째로, 제1 전극(110)이 형성된 반도체 기판은 제1 유전막(131)을 형성하기 위해 도 5의 ①과 같이 제2 증착 장비(300)의 제1 챔버(310)로 이송된다. 도 4와 같이 진공 상태(vaccum state)에 있는 제1 챔버(310)에서 제1 전극(110) 상에 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)을 순차적으로 형성한다. 이로 인해, 제1 내지 제3 유전막들(131, 132, 133)은 공정 중에 대기에 노출되지 않고 형성될 수 있다.
먼저 제1 전극(110) 상에 제1 유전막(131)을 형성한다. 제1 유전막(131)은 대략 60Å의 두께를 가지며 정방 정계(tetragonal) 결정질막일 수 있으나, 이에 한정되지 않는다. 제1 유전막(131)은 제1 온도, 예를 들어 대략 300℃의 고온에서 형성될 수 있다. 제1 유전막(131)은 반복적으로 증착될 수 있다.
한편, 제1 유전막(131)이 증착되는 동안 또는 제1 유전막(131)이 증착된 후 플라즈마 처리할 수 있다. 이 경우, 제1 유전막(131)을 증착하고 제1 유전막(131)에 플라즈마 처리하는 것을 반복하여 제1 유전막(131)을 형성할 수도 있다.
그리고 나서, 제1 유전막(131) 상에 제2 유전막(132)을 형성한다. 제2 유전막(132)은 대략 5~8Å의 두께를 가질 수 있으나, 이에 한정되지 않는다. 제2 유전막(132)은 도 5와 같이 제1 유전막(131)과 동일한 제1 챔버(310)에서 형성되는 경우 제1 온도, 예를 들어 대략 300℃의 고온에서 형성될 수 있다.
한편, 제2 유전막(132)은 제2 온도, 예를 들어 대략 400℃에서 형성되는 것이 바람직하므로, 제1 온도에서 형성되는 경우 제1 및 제2 온도의 차에 해당하는 온도 에너지의 보상이 필요하다. 제2 온도와 제1 온도 사이의 차이에 해당하는 온도 에너지를 보상하기 위해서, 본 발명의 실시예는 제1 챔버(310)에서 제2 유전막(132)을 형성 후 산소(O2) 함유 가스를 공급하며 플라즈마 처리할 수 있다. 종래에는 제2 유전막(132) 형성과 플라즈마 처리를 서로 다른 챔버에서 하였으나, 본 발명은 제1 챔버(310)가 제2 유전막(132) 형성 뿐만 아니라 플라즈마 처리 공정을 할 수 있도록 통합함으로써, 제1 챔버(310)에서 제2 유전막(132)을 형성 공정과 플라즈마 처리 공정을 모두 할 수 있다. 하나의 예로, 제1 챔버(310)는 제2 유전막(132) 형성시 1kw의 RF 파워로 대략 20 내지 300 초 동안 플라즈마를 처리함으로써 온도 에너지를 보상할 수 있다. 온도 에너지는 RF 파워를 조정함으로써 보상될 수 있다.
제2 유전막(132)은 반복적으로 증착될 수 있으며, 예를 들어 제2 유전막(132)을 제1 온도에서 증착하고 제2 유전막(132)에 플라즈마 처리하는 것을 반복하여 제2 유전막(132)을 형성할 수도 있다.
그리고 나서, 제2 유전막(132) 상에 제3 유전막(133)을 형성한다. 제3 유전막(133)은 대략 20~30Å의 두께를 가지며 비결정질(amorphous)막일 수 있으나, 이에 한정되지 않는다. 제3 유전막(133)은 반복적으로 증착될 수 있다.
한편, 제3 유전막(133)이 증착되는 동안 또는 제3 유전막(133)이 증착된 후 플라즈마 처리할 수 있다. 이 경우, 제3 유전막(133)을 증착하고 제3 유전막(133)에 플라즈마 처리하는 것을 반복하여 제3 유전막(133)을 형성할 수도 있다. (도 4의 S202)
세 번째로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)이 형성된 반도체 기판은 제2 전극(120)을 형성하기 위해 도 5의 ②와 같이 제1 챔버(310)에서 제2 챔버(320)로 이송된다. 구체적으로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)이 형성된 반도체 기판은 트랜스터 챔버(340)를 통해 제1 챔버(310)에서 제2 챔버(320)로 이송된다. 이때, 트랜스퍼 챔버(340)는 진공 상태(vaccum state)에 있으므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)이 형성된 반도체 기판은 진공 상태(vaccum state)에서 이탈한 상태인 진공 브레이크(vaccum break) 없이 제1 챔버(310)에서 제2 챔버(320)로 이송될 수 있다.
도 4와 같이 진공 상태(vaccum state)에 있는 제2 챔버(320)에서 제3 유전막(133) 상에 제2 전극(120)을 형성한다. 제2 전극(120)은 티타늄 나이트라이드(TiN)로 이루어질 수 있으나, 이에 한정되지 않는다. 제2 전극(120)이 형성된 반도체 기판은 도 5의 ③과 같이 제2 챔버(320)에서 이송장치로 이송된다. (도 4의 S203)
이상에서 살펴본 바와 같이, 본 발명의 실시예는 진공 상태(vacuum state)에 있는 제1 및 제2 챔버들(310, 320)과 제3 챔버(트랜스퍼 챔버, 340)를 포함하는 제2 증착 장비(300)에서 제1 유전막(131), 제2 유전막(132), 제3 유전막(133), 및 제2 전극(120)을 형성한다. 그러므로, 본 발명의 실시예에서는 제1 유전막(131), 제2 유전막(132), 제3 유전막(133), 및 제2 전극(120)을 형성하는 동안에 진공 상태(vacuum state)에서 이탈한 상태인 진공 브레이크(vacuum break)가 존재하지 않는다. 즉, 제1 내지 제3 유전막들(131, 132, 133)은 공정 중에 대기에 노출되지 않고 형성될 수 있다. 따라서, 본 발명의 실시예는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)이 대기에 노출되어 열화되는 것을 방지할 수 있으므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성이 저하되는 것을 방지할 수 있다.
특히, 종래에는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성 저하를 방지하기 위해서 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 각각의 두께를 두껍게 형성하였었으며, 이로 인해 수학식 1에서 설명한 바와 같이 커패시터(100)의 용량이 감소되는 문제가 있었다. 하지만, 본 발명의 실시예는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 사이의 계면 특성이 저하되는 것을 방지할 수 있으므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133) 각각의 두께를 종래보다 얇게 형성할 수 있으므로, 커패시터(100)의 용량이 감소되는 문제를 해결할 수 있다.
또한, 본 발명의 실시예는 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)을 동일한 챔버인 제1 챔버(310)에서 형성하므로, 제1 유전막(131), 제2 유전막(132), 및 제3 유전막(133)을 각각의 챔버에서 형성할 때보다 반도체 기판을 언로딩 및 로딩하는 횟수를 줄일 수 있다. 그 결과, 본 발명의 실시예는 반도체 기판을 언로딩 및 로딩하는 경우 발생하는 물리적 스트레스로 인해 유전막의 질이 낮아지는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (26)

  1. 전극이 형성된 기판 상에 제1 유전막, 제2 유전막, 및 제3 유전막을 형성하는 제1 챔버;
    상기 제3 유전막 상에 금속막을 형성하는 제2 챔버; 및
    상기 제1 챔버와 상기 제2 챔버를 진공 상태로 연결하는 제3 챔버를 포함하는 커패시터 증착 장치.
  2. 전극이 형성된 기판 상에 제1 유전막을 형성하는 제1 단계;
    상기 제1 유전막 상부에 제2 유전막을 형성하는 제2 단계; 및
    상기 제2 유전막 상부에 제3 유전막을 형성하는 제3 단계를 포함하며,
    상기 제1 단계, 상기 제2 단계, 및 상기 제3 단계는 동일 챔버에서 진행되는 유전막 증착방법.
  3. 전극이 형성된 기판 상에 제1 유전막을 형성하는 제1 단계;
    상기 제1 유전막 상부에 제2 유전막을 형성하는 제2 단계;
    상기 제2 유전막 상부에 제3 유전막을 형성하는 제3 단계; 및
    상기 제3 유전막 상부에 금속막을 형성하는 제4 단계를 포함하고,
    상기 제1 유전막, 상기 제2 유전막, 상기 제3 유전막, 및 상기 금속막은 대기에 노출되지 않고 형성되는 유전막 증착 방법.
  4. 제 3 항에 있어서,
    상기 제1 단계, 상기 제2 단계, 및 상기 제3 단계는 반복적으로 증착 공정이 진행되는 유전막 증착 방법.
  5. 제 3 항에 있어서,
    상기 제1 유전막과 상기 제3 유전막은 동일한 물질로 형성되는 것을 특징으로 하는 유전막 증착 방법.
  6. 제 3 항에 있어서,
    상기 제1 유전막과 상기 제2 유전막은 동일한 물질로 형성되는 것을 특징으로 하는 유전막 증착 방법.
  7. 제 3 항에 있어서,
    상기 제2 유전막과 상기 제3 유전막은 동일한 물질로 형성되는 것을 특징으로 하는 유전막 증착 방법.
  8. 제 3 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 각각은 열 처리 공정, 제1 플라즈마 처리 공정, 및 상기 제1 플라즈마 처리보다 높은 플라즈마 파워로 처리하는 제2 플라즈마 처리 공정 중 어느 하나의 공정으로 형성되는 유전막 증착 방법.
  9. 제 3 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막은 산화막 증착 공정과 질화막 증착 공정 중 어느 하나의 공정으로 형성되는 유전막 증착 방법.
  10. 제 3 항에 있어서,
    상기 제1 단계와 상기 제2 단계 사이에는 상기 제1 유전막을 플라즈마 처리하는 플라즈마 제1 단계를 더 포함하는 유전막 증착 방법.
  11. 제 3 항에 있어서,
    상기 제2 단계와 상기 제3 단계 사이에는 상기 제2 유전막을 플라즈마 처리하는 플라즈마 제2 단계를 더 포함하는 유전막 증착 방법.
  12. 제 10 항에 있어서,
    상기 제1 단계와 상기 플라즈마 제1 단계를 반복하는 단계를 더 포함하는 유전막 증착 방법.
  13. 제 11 항에 있어서,
    상기 제2 단계와 상기 플라즈마 제2 단계를 반복하는 단계를 더 포함하는 유전막 증착 방법.
  14. 제 3 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막은 결정 구조가 서로 다른 것을 특징으로 하는 유전막 증착 방법.
  15. 제 14 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 중 하나 이상의 막을 반복하여 증착하는 것을 특징으로 하는 유전막 증착 방법.
  16. 제 1 항에 있어서,
    상기 제1 챔버는 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 것을 특징으로 하는 커패시터 증착 장치.
  17. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 각각은,
    이산화 규소(SiO2), 제2 유전막(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO 중에 하나의 물질로 형성되는 것을 특징으로 하는 유전막 증착 방법.
  18. 제 3 항에 있어서,
    상기 제3 단계와 상기 제4 단계 사이에는 상기 제3 유전막을 플라즈마 처리하는 플라즈마 제3 단계를 더 포함하는 유전막 증착 방법.
  19. 제 18 항에 있어서,
    상기 제3 단계와 상기 플라즈마 제3 단계를 반복하는 단계를 더 포함하는 유전막 증착 방법.
  20. 제 3 항에 있어서,
    상기 제1 단계와 상기 제3 단계는 동일 챔버에서 진행되는 유전막 증착방법.
  21. 전극이 형성된 기판 상에 제1 유전막과 제3 유전막을 형성하는 제1 챔버;
    상기 제1 유전막과 상기 제3 유전막 사이의 제2 유전막을 형성하는 제2 챔버;
    상기 제3 유전막 상에 금속막을 형성하는 제3 챔버; 및
    상기 제1 챔버, 상기 제2 챔버, 및 상기 제3 챔버를 진공 상태로 연결하는 제4 챔버를 포함하는 커패시터 증착 장치.
  22. 제 21 항에 있어서,
    상기 제1 챔버의 공정 온도와 상기 제2 챔버의 공정 온도는 서로 다른 것을 특징으로 하는 커패시터 증착 장치.
  23. 제 22 항에 있어서,
    상기 제1 챔버의 공정 온도는 350℃이고, 상기 제2 챔버의 공정 온도는 410℃인 것을 특징으로 하는 커패시터 증착 장치.
  24. 제 21 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 상기 제3 유전막, 및 상기 금속막은 대기에 노출되지 않고 형성되는 것을 특징으로 하는 커패시터 증착 장치.
  25. 제 21 항에 있어서,
    상기 제1 및 제2 챔버들 각각은 유전막 증착 공정과 플라즈마 처리 공정이 모두 가능한 것을 특징으로 하는 커패시터 증착 장치.
  26. 제 1 항 또는 제 21 항에 있어서,
    상기 제1 유전막, 상기 제2 유전막, 및 상기 제3 유전막 각각은,
    이산화 규소(SiO2), 제2 유전막(Al2O3), 이산화 게르마늄(GeO2), 산화 스트론튬(SrO), HfSiOx, 산화 이트륨(Y2O3), 산화 지르코늄(ZrO2), 산화 탄탈륨(Ta2O5), 산화 세륨(CeO2), 산화 란탄(La2O3), LaAlO3, NMD, 이산화 티타늄(TiO2), 및 STO 중에 하나의 물질로 형성되는 것을 특징으로 하는 커패시터 증착 장치.
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