KR20140136143A - 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents
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Abstract
커패시터의 형성 방법에서, 기판 상에 기판 상면을 노출시키는 개구를 갖는 몰드막을 형성한다. 개구의 측벽, 노출된 기판 상면 및 몰드막 상에 하부 전극막을 형성한다. 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성한다. 예비 하부 전극 표면을 산화시켜 산화막을 형성하며, 이에 따라 산화막 하부의 예비 하부 전극 부분을 하부 전극으로 전환시킨다. 산화막을 제거한다. 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
실린더형 하부 전극을 형성할 때, 예비 하부 전극의 표면을 산화시키고 이를 제거함으로써 보다 얇은 두께의 하부 전극을 형성할 수 있으며, 이에 따라 큰 커패시턴스를 갖는 커패시터를 형성할 수 있다.
실린더형 하부 전극을 형성할 때, 예비 하부 전극의 표면을 산화시키고 이를 제거함으로써 보다 얇은 두께의 하부 전극을 형성할 수 있으며, 이에 따라 큰 커패시턴스를 갖는 커패시터를 형성할 수 있다.
Description
본 발명은 커패시터의 형성 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
디램(DRAM) 장치의 커패시터의 전기 용량을 증가시키기 위해 유전막에 접촉하는 하부 전극 혹은 상부 전극의 단면적을 증가시킬 필요가 있다. 상기 커패시터의 하부 전극이 개구의 내벽 상에 형성되는 실린더 형상을 갖는 경우, 상기 하부 전극의 두께를 줄임으로써 상기 유전막에 접촉하는 상기 하부 전극의 단면적을 증가시킬 수 있다. 하지만 최근 반도체 장치의 고집적화 경향에 따라, 상기 하부 전극은 높은 종횡비(aspect ratio)를 가지므로, 얇은 두께의 하부 전극을 형성하는 것이 용이하지는 않다.
본 발명의 일 목적은 증가된 전기 용량을 갖는 커패시터 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 커패시터 형성 방법을 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위해서, 본 발명의 예시적인 실시예들에 따른 커패시터의 형성 방법에서, 기판 상에 상기 기판 상면을 노출시키는 개구를 갖는 몰드막을 형성한다. 상기 개구의 측벽, 상기 노출된 기판 상면 및 상기 몰드막 상에 하부 전극막을 형성한다. 상기 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성한다. 상기 예비 하부 전극 표면을 산화시켜 산화막을 형성하고, 상기 산화막 하부의 상기 예비 하부 전극 부분을 하부 전극으로 전환시킨다. 상기 산화막을 제거한다. 상기 하부 전극 상에 유전막을 형성한 후에, 상기 유전막 상에 상부 전극을 형성한다.
예시적인 실시예들에 따르면, 상기 몰드막은 산화물을 사용하여 화학 기상 증착 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 산화막을 제거할 때, 상기 몰드막을 함께 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극막은 티타늄 혹은 티타늄 질화물을 포함하도록 형성될 수 있고, 상기 산화막은 티타늄 산화물 또는 티타늄 산 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예에 따르면, 상기 몰드막 상의 하부 전극막 부분을 제거할 때, 에치 백 공정 또는 화학 기계적 연마공정을 수행할 수 있다.
예시적인 실시예에 따르면, 상기 예비 하부 전극 표면을 산화시킬 때, 산소 분위기하에서의 급속 열처리 공정 또는 산소 플라즈마 공정을 수행할 수 있다.
예시적인 실시예에 따르면, 상기 산화막은 습식 식각 공정을 통해 제거될 수 있다.
예시적인 실시예에 따르면, 상기 몰드막 상의 하부 전극막 부분을 제거하여 상기 예비 하부 전극을 형성할 때, 서로 분리된 복수 개의 예비 하부 전극들이 형성될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 기판 상에 형성한다. 내부에 상기 불순물 영역에 전기적으로 연결되는 콘택 플러그를 갖고, 상기 트랜지스터를 커버하는 층간 절연막을 상기 기판 상에 형성한다. 상기 층간 절연막 상에 상기 콘택 플러그의 상면을 노출시키는 개구를 갖는 몰드막을 형성한다. 하부 전극막을 상기 개구의 측벽, 상기 노출된 콘택 플러그 상면 및 상기 몰드막 상에 형성한다. 상기 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성한다. 상기 예비 하부 전극 표면을 산화시켜 산화막을 형성한 다음, 상기 산화막 하부의 상기 예비 전극 부분을 하부전극으로 전환시킨다. 상기 산화막을 제거한다. 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 실린더형 하부 전극을 형성할 때, 예비 하부 전극의 표면을 산화시키고 상기 산화된 표면 부분을 제거함으로써, 보다 얇은 두께의 하부 전극을 형성할 수 있다. 이에 따라, 단순한 공정으로 큰 커패시턴스를 갖는 커패시터를 형성할 수 있다.
도 1 내지 도 8 은 예시적인 실시예들에 따른 커패시터 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 9 내지 도 16 은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9 내지 도 16 은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 커패시터 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 8은 예시적인 실시예들에 따른 커패시터 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(130) 및 이를 관통하는 플러그(135)를 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 또한, 기판(100)에는 다양한 소자들, 예를 들어, 게이트 구조물(도시되지 않음) 혹은 불순물 영역(도시되지 않음) 등이 형성될 수 있다.
플러그(135)는 층간 절연막(130)을 관통하면서 기판(100) 상면을 노출시키는 홀(도시하지 않음)을 형성하고, 상기 홀을 매립하는 도전막을 노출된 기판(100) 상면 및 층간 절연막(130) 상에 형성한 후, 상기 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정 등을 수행해 형성할 수 있다. 상기 평탄화 공정은 층간 절연막(130)의 상면이 노출될 때까지 수행될 수 있으며, 예를 들어, 기계 화학적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
플러그(135)는 기판(100)에 형성된 상기 불순물 영역들에 전기적으로 연결될 수 있으며, 하부 전극(154, 도 5 및 6 참조)을 상기 불순물 영역들에 전기적으로 연결시키는 역할을 할 수 있다.
도 2을 참조하면, 층간 절연막(130) 및 플러그(135) 상에 몰드막(140)을 형성한다. 몰드막(140)은 프로필렌 산화물(POX), 피테오스(PTEOS), 비피에스지(BPSG), 피에스지(PSG) 등과 같은 산화물을 사용하여 CVD 공정, PVD 공정 등을 수행함으로써 형성될 수 있다. 도 2에서는 도시되지 않았으나, 몰드막(140) 상에 지지막(도시되지 않음)을 형성하고, 이를 부분적으로 식각하여 지지막 패턴을 형성할 수도 있다. 지지막은 이후 형성될 하부 전극(154)을 지지할 수 있다.
한편, 몰드막(140)을 형성하기 전에, 층간 절연막(130) 및 플러그(135) 상에 식각 저지막(도시되지 않음)을 더 형성할 수도 있다.
이후, 몰드막(140)의 일부를 제거하여 플러그(135)의 상면을 노출시키는 개구(145)을 형성한다. 이때, 층간 절연막(130)의 상면 일부도 함께 노출될 수도 있다.
예시적인 실시예들에 있어서, 개구(145)는 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 형성될 수 있다. 상기 식각 저지막이 형성된 경우, 제1 식각 가스를 사용하는 건식 식각 공정을 통해, 상기 식각 저지막이 노출될 때까지 몰드막(140)을 제거한다. 이후, 제2 식각가스를 사용하는 건식 식각 공정을 통해, 상기 노출된 식각 저지막을 제거하여 플러그(135) 상면을 노출시킨다. 일 실시예에 따르면, 상기 제1 식각 가스는 HF를 포함할 수 있고, 상기 제2 식각 가스는 CHF3, CF4, C2F6, NF3 등을 포함할 수 있다. 상기 식각 저지막이 형성되지 않은 경우에는, 상기 제1 식각 가스만을 사용하는 건식 식각 공정을 통해 개구(145)를 형성할 수 있다.
도 3을 참조하면, 개구(145)의 측벽, 노출된 플러그(135) 상면 및 노출된 층간 절연막(130) 상면 상에 하부 전극막(150)을 형성한다.
예를 들어, 하부 전극막(150)은 티타늄과 같은 금속, 티타늄 질화물과 같은 금속 질화물 등을 사용하여 형성할 수 있다. 하부 전극막(150)은 CVD 공정, ALD 공정, 플라즈마 인가 원자층 증착(PEALD) 공정 등을 수행함으로써 형성될 수 있다.
도 4를 참조하면, 몰드막(140) 상의 하부 전극막(150) 부분을 제거하여 예비 하부 전극(152)를 형성한다. 이에 따라, 하부 전극막(150)은 복수 개의 예비 하부 전극들(152)로 노드 분리될 수 있다. 예시적인 실시예들에 있어서, 상기 노드 분리는 CMP 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 5를 참조하면, 예비 하부 전극(152) 표면을 산화시키는 산화 공정을 수행하여, 산화막(160)을 형성한다.
구체적으로, 산소 분위기 하의 급속 열처리 공정(RTP) 또는 산소 플라즈마(O2 Plasma) 공정을 수행함으로써, 산화막(160)을 형성할 수 있다. 이에 따라, 산화막(160) 하부의 예비 하부 전극(152) 부분, 즉 산화되지 않은 예비 하부 전극(152) 부분은 하부 전극(154)으로 전환된다.
예비 하부 전극(152)이 금속 또는 금속 질화물을 포함하므로, 산화막(160)은 금속 산화물 또는 금속 산질화물을 포함하도록 형성될 수 있다. 예를 들어, 예비 하부 전극(152)이 티타늄 혹은 티타늄 질화물을 포함하는 경우, 산화막(160)은 티타늄 산화물 혹은 티타늄 산질화물을 포함하도록 형성될 수 있다. 산화막(160)은 하부 전극(154)의 표면을 따라 균일한 두께를 갖도록 형성될 수 있다.
도 6을 참조하면, 산화막(160)을 예를 들어, 습식 식각 공정을 통해 제거하며, 이에 따라 하부 전극(154)의 상면이 노출될 수 있다. 상기 습식 식각 공정은 하부 전극(154)의 상면의 손상을 최소화하면서 산화막(160)막만을 선택적으로 제거할 수 있는 습식 용액, 예컨대, BOE 용액 혹은 불산(HF)이 함유된 식각액을 사용하여 수행될 수 있다.
예비 하부 전극(152) 표면이 산화되어 산화막(160)이 형성되고 산화막(160)이 제거됨에 따라, 잔류하는 하부 전극(154)의 두께는 당초 형성된 예비 하부 전극(152)에 비해 감소할 수 있다. 이에 따라, 개구(145) 내에 실린더 형상으로 형성되는 하부 전극(154)의 표면적은 당초 예비 하부 전극(152)의 표면적보다 커지므로, 이후 형성되는 유전막(170, 도 7 참조) 및 상부 전극(180, 도 8 참조)과 함께 정의되는 상기 커패시터는 증가된 전기 용량을 가질 수 있다.
도 7을 참조하면, 몰드막(140)을 제거한 후, 하부 전극(154) 상에 유전막(170)을 형성한다. 이때, 몰드막(140)이 제거됨에 따라 층간 절연막(130) 상면도 함께 노출될 수 있으며, 이에 따라 유전막(170)은 하부 전극(154) 및 노출된 층간 절연막(130) 상면에 형성될 수 있다.
몰드막(140)은 예를 들어, 암모니아, 불산 등을 포함하는 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다. 예시적인 실시예들에 있어서, 몰드막(140)은 산화막(160) 제거 공정 시 함께 제거될 수 있다.
유전막(170)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 고유전율 물질은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(170)은 CVD 공정, PVD 공정, ALD 공정 등을 통해 형성할 수 있다.
도 8을 참조하면, 유전막(170)에 상부 전극(180)을 형성하여 상기 커패시터를 완성한다.
상부 전극(180)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 한편, 상부 전극(180)은 도시된 것과는 달리, 유전막(170) 상에 박막의 형태로 형성될 수도 있다.
예시적인 실시예에 따른 커패시터 형성 방법에 따르면, 예비 하부 전극(152)의 일부를 산화시키고 제거하여, 보다 얇은 두께의 하부 전극(154)을 형성할 수 있다. 이에 따라, 보다 증가된 전기 용량을 갖는 커패시터를 형성할 수 있다.
도 9 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 9를 참조하면, 소자 분리막(305)이 형성된 기판(300)상에 게이트 구조물(310) 및 제1 및 제2 불순물 영역들(307, 309)을 형성한다.
예시적인 일 실시예에 따르면, 소자 분리막(305)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다.
게이트 구조물(310)은 기판(300) 상에 게이트 절연막, 게이트 전극막 및 하드 마스크 막을 순차적으로 형성하고 사진 식각 공정을 통해 이들을 패터닝함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(310)은 복수 개로 형성될 수 있으며, 각 게이트 구조물들(310)은 기판(300) 상에 순차적으로 적층된 게이트 절연막 패턴(312), 게이트 전극(314) 및 게이트 마스크(316)를 포함할 수 있다. 이때, 상기 게이트 절연막은 예를 들어, 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있고, 상기 게이트 전극막은 예를 들어, 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있으며, 상기 하드 마스크 막은 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 및 제2 불순물 영역들(307, 309)은 게이트 구조물들(310)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트 구조물들(310)에 인접한 기판(300) 상부에 형성될 수 있다.
각 게이트 구조물들(310) 및 제1 및 제2 불순물 영역들(307, 309)은 하나의 트랜지스터를 형성할 수 있으며, 제1 및 제2 불순물 영역들(307, 309)은 상기 트랜지스터의 소스/드레인 영역으로 각각 기능할 수 있다.
한편, 각 게이트 구조물들(310)의 측벽에는 실리콘 질화물을 사용하여 스페이서(318)를 형성할 수 있다.
도 10을 참조하면, 기판(300) 상에 제1 및 제2 층간 절연막들(320, 330) 및 제1 내지 제3 플러그들(327, 329, 335)을 형성한다.
구체적으로, 게이트 구조물들(310) 및 스페이서들(318)을 커버하는 제1 층간 절연막(320)을 기판(300) 상에 형성한다. 제1 층간 절연막(320)을 부분적으로 식각하여 불순물 영역들(307, 309)을 노출시키는 제1 홀들(도시하지 않음)을 형성한다. 예시적인 일 실시예에 따르면, 상기 제1 홀들은 게이트 구조물들(310) 및 스페이서들(318)에 자기 정렬될 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전막을 기판(100) 및 제1 층간 절연막(320) 상에 형성하고, CMP 공정 및/또는 에치 백 공정을 통해 제1 층간 절연막(320) 상면이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써, 상기 제1 홀들 내에 제1 및 제2 플러그들(327, 329)을 형성할 수 있다.
상기 제1 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제1 플러그(327)는 제1 불순물 영역(307) 상에 형성될 수 있고, 제2 플러그(329)는 제2 불순물 영역(309) 상에 형성될 수 있다.
제1 플러그(327)에 접촉하는 제2 도전막(도시하지 않음)을 형성하고 이를 패터닝함으로써 제1 층간 절연막(320) 상에 비트 라인(도시하지 않음)을 형성할 수 있다. 상기 제1 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(330)을 제1 층간 절연막(320) 및 제1 및 제2 플러그들(327, 329) 상에 형성한다. 제2 층간 절연막(330)을 부분적으로 식각하여 제2 플러그(329)를 노출시키는 제2 홀(도시하지 않음)을 형성하고, 상기 제2 홀을 매립하는 제3 도전막을 제2 플러그(329) 및 제2 층간 절연막(330) 상에 형성한다. CMP 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(330)이 노출될 때까지 상기 제3 도전막 상부를 제거함으로써, 상기 제2 홀 내에 제3 플러그(335)를 형성할 수 있다.
상기 제3 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
한편, 제1 플러그(327) 형성 시 제2 플러그(329)를 함께 형성하지 않고, 제3 플러그(335)가 제2 불순물 영역(309)에 직접 접촉하도록 형성하여, 제2 플러그(329) 형성 공정을 생략할 수도 있다.
도 11을 참조하면, 도 2 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 층간 절연막(330) 및 제3 플러그(335) 상에 개구(345)가 형성된 몰드막(340)과, 개구(345)의 측벽, 노출된 제3 플러그(335) 상면 및 노출된 제2 층간 절연막(330) 상면 상에 하부 전극막(350)을 형성할 수 있다.
도 12을 참조하면, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 예비 하부 전극(352)을 형성할 수 있다. 이에 따라, 하부 전극막(350)은 복수 개의 예비 하부 전극들(352)로 노드 분리 될 수 있다.
도 13을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 산화막(360)을 형성할 수 있다. 이에 따라, 예비 하부 전극(352)의 상부를 산화막(360)으로 변환시킬 수 있으며, 산화막(360) 하부의 산화되지 않은 예비 하부 전극(352) 부분은 하부 전극(354)으로 전환된다. 예시적인 실시예들에 있어서, 산화막(360)은 하부 전극(354)의 표면을 따라 균일한 두께를 갖도록 형성될 수 있다.
도 14을 참조하면, 도 6를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 하부 전극(354)의 상면을 노출시킬 수 있다. 이에 따라, 하부 전극(354)의 두께는 당초 형성된 예비 하부 전극(352)에 비해 감소할 수 있다.
도 15 및 16을 참조하면, 도 7 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 제조할 수 있다. 즉, 몰드막(140)을 제거한 후, 하부 전극(354) 상에 유전막(370) 및 상부 전극(380)을 더 형성함으로써 커패시터를 완성할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 실린더형 하부 전극을 형성할 때, 예비 하부 전극의 표면을 산화시키고 상기 산화된 표면 부분을 제거함으로써, 보다 얇은 두께의 하부 전극을 형성할 수 있다. 이에 따라, 단순한 공정으로 큰 커패시턴스를 갖는 커패시터를 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 120: 층간 절연막
125: 플러그 140, 340: 몰드막
145: 개구
150, 350: 하부전극막 152, 352: 예비하부전극
154, 354: 하부전극
160, 360: 하부전극 산화막
170, 370: 유전막
180, 380: 상부전극
305: 소자분리막
307: 제1 불순물 영역 309: 제2 불순물 영역
320: 제1층간 절연막
327: 제1 플러그 329: 제2 플러그
330: 제2 층간 절연막
335: 제3 플러그
310: 게이트 구조물
312: 게이트 절연막
314: 게이트
316: 게이트 마스크
318: 스페이서
125: 플러그 140, 340: 몰드막
145: 개구
150, 350: 하부전극막 152, 352: 예비하부전극
154, 354: 하부전극
160, 360: 하부전극 산화막
170, 370: 유전막
180, 380: 상부전극
305: 소자분리막
307: 제1 불순물 영역 309: 제2 불순물 영역
320: 제1층간 절연막
327: 제1 플러그 329: 제2 플러그
330: 제2 층간 절연막
335: 제3 플러그
310: 게이트 구조물
312: 게이트 절연막
314: 게이트
316: 게이트 마스크
318: 스페이서
Claims (9)
- 기판 상에 상기 기판 상면을 노출시키는 개구를 갖는 몰드막을 형성하는 단계;
상기 개구의 측벽, 상기 노출된 기판 상면 및 상기 몰드막 상에 하부 전극막을 형성하는 단계;
상기 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성하는 단계;
상기 예비 하부 전극표면을 산화시켜 산화막을 형성하고, 상기 산화막 하부의 상기 예비 하부 전극 부분을 하부 전극으로 전환시키는 단계;
상기 산화막을 제거하는 단계;
상기 하부 전극 상에 유전막을 형성하는 단계; 및
상기 유전막상에 상부 전극을 형성하는 단계를 포함하는 커패시터 형성 방법. - 제 1 항에 있어서, 상기 몰드막을 형성하는 단계는 산화물을 사용하여 화학 기상 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 커패시터 형성 방법.
- 제 2 항에 있어서, 상기 산화막을 제거하는 단계는 상기 몰드막을 제거하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법.
- 제 1 항에 있어서, 상기 하부 전극막은 티타늄 혹은 티타늄 질화물을 포함하도록 형성되고, 상기 산화막은 티타늄 산화물 또는 티타늄 산질화물을 포함하도록 형성되는 것을 특징으로 하는 커패시터 형성 방법.
- 제 1 항에 있어서 상기 몰드막 상의 하부 전극막 부분을 제거하는 단계는 에치 백 공정 또는 화학 기계적 연마 공정을 통해 수행되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서 예비 하부 전극 표면을 산화시키는 단계는 산소 분위기하에서의 급속 열처리 공정 또는 산소 플라즈마 공정을 통해 수행되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서 상기 산화막을 제거하는 단계는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 커패시터 형성방법.
- 제 1 항에 있어서, 상기 몰드막 상의 하부 전극막 부분을 제거하여 상기 예비 하부 전극을 형성하는 단계는 서로 분리된 복수개의 예비 하부 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 기판 상에 게이트 구조물 및 불순물 영역을 포함하는 트랜지스터를 형성하는 단계;
상기 트랜지스터를 커버하며, 내부에 상기 불순물 영역에 전기적으로 연결되는 콘택 플러그를 갖는 층간 절연막을 상기 기판 상에 형성하는 단계;
상기 층간 절연막 상에 상기 콘택 플러그의 상면을 노출시키는 개구를 갖는 몰드막을 형성하는 단계;
상기 개구의 측벽, 상기 노출된 콘택 플러그 상면 및 상기 몰드막 상에 하부 전극막을 형성하는 단계;
상기 몰드막 상의 하부 전극막 부분을 제거하여 예비 하부 전극을 형성하는 단계;
상기 예비 하부 전극표면을 산화시켜 산화막을 형성하고, 상기 산화막 하부의 상기 예비 하부 전극 부분을 하부 전극으로 전환시키는 단계;
상기 산화막을 제거하는 단계;
상기 하부 전극 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130056248A KR20140136143A (ko) | 2013-05-20 | 2013-05-20 | 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130056248A KR20140136143A (ko) | 2013-05-20 | 2013-05-20 | 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20140136143A true KR20140136143A (ko) | 2014-11-28 |
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ID=52456476
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| KR20130056248A KR20140136143A (ko) | 2013-05-20 | 2013-05-20 | 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
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|---|---|
| KR (1) | KR20140136143A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9917147B2 (en) | 2015-06-15 | 2018-03-13 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
| KR20180106149A (ko) * | 2017-03-17 | 2018-10-01 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
-
2013
- 2013-05-20 KR KR20130056248A patent/KR20140136143A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10665664B2 (en) | 2015-06-15 | 2020-05-26 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
| US10903310B2 (en) | 2015-06-15 | 2021-01-26 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
| US11594595B2 (en) | 2015-06-15 | 2023-02-28 | Samsung Electronics Co., Ltd. | Capacitor structure and semiconductor device including the same |
| KR20180106149A (ko) * | 2017-03-17 | 2018-10-01 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
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