KR101750144B1 - ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ） 커패시터 구조 및 이를 형성하기 위한 방법 - Google Patents

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Abstract

MIM(Metal-Insulator-Metal) 커패시터 구조 및 MIM 커패시터 구조를 형성하는 방법이 제시된다. 상기 MIM 구조는 기판 및 이 기판 상에 형성되는 MIM(Metal-Insulator-Metal) 커패시터를 포함한다. MIM 커패시터는 CTM(Capacitor Top Metal) 층, CBM(Capacitor Bottom Metal) 층 및 CTM 층과 CBM 층 사이에 형성되는 절연체를 포함한다. 상기 절연체는 절연 층 및 제1 하이 k 유전 층을 포함하며, 절연 층은 질화물 층 및 산화물 층을 포함하고, 질화물 층은 제1 하이 k 유전 층과 산화물 층 사이에 형성된다.

Description

ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ） 커패시터 구조 및 이를 형성하기 위한 방법{METAL-INSULATOR-METAL (MIM) CAPACITOR STRUCTURE AND METHOD FOR FORMING THE SAME}
관련 출원의 상호 참조
본 출원은, 2013년 12월 18일자로 제출된 발명의 명칭이 "MIM(Metal-Insulator-Metal) 커패시터 구조를 형성하기 위한 메커니즘[MECHANISMS FOR FORMING METAL-INSULATOR-METAL (MIM) CAPACITOR STRUCTURE]"인 미국 특허 출원 제14/133,037호의 부분 계속 출원이다.
기술분야
본 발명은 MIM(Metal-Insulator-Metal) 커패시터 구조 및 이를 형성하기 위한 방법에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 핸드폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 용례에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 층 또는 유전 층, 전도 층 및 재료의 반전도성 층을 연속적으로 배치하는 것, 그리고 회로 구성요소 및 그 위의 요소를 형성하기 위해 리소그래피를 이용하여 다양한 재료 층들을 패터닝(patterning)하는 것에 의해 제조된다. 다수의 집적 회로는 단일 반도체 웨이퍼 상에서 통상적으로 제조되며, 웨이퍼 상의 개별적인 다이는 그어진 선을 따라 집적 회로들 사이를 소잉(sawing)함으로써 단일화(sigulation)된다. 개별적인 다이는 통상적으로 예컨대 멀티 칩 모듈에서 또는 다른 유형의 패키징에서 별개로 패키징된다.
반도체 산업은, 주어진 영역에 더 많은 구성요소가 집적될 수 있도록 하는 최소 특징부 크기의 계속적인 축소에 의해 다양한 전자적 구성요소(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선하고 있다. 보다 작은 이들 전자적 구성요소는 또한 일부 용례에 있어서 과거의 패키지보다 영역을 덜 이용하는 더 작은 패키지를 요구한다.
일 유형의 커패시터는, MIM(Metal-Insulator-Metal) 커패시터이며, 이는 내장 메모리 및 무선 주파수 디바이스와 같은 혼합형 신호 디바이스 및 논리 디바이스에서 사용된다. MIM 커패시터는 다양한 반도체 디바이스에서의 변화를 저장하기 위해 사용된다. MIM 커패시터는 반도체 웨이퍼 상에 수평으로 형성되며, 이때 2개의 금속 플레이트 사이에 웨이퍼 표면에 대해 평행한 유전 층이 끼워지게 된다. 그러나, MIM 커패시터와 관련하여 다수의 도전과제가 존재한다.
본 발명의 목적은 MIM(Metal-Insulator-Metal) 커패시터 구조 및 이를 형성하기 위한 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, MIM(Metal-Insulator-Metal) 커패시터 구조로서,
기판; 및
이 기판 상에 형성되는 MIM(Metal-Insulator-Metal) 커패시터
를 포함하며, 상기 MIM 커패시터는,
CTM(Capacitor Top Metal) 층;
CBM(Capacitor Bottom Metal) 층; 및
CTM 층과 CBM 층 사이에 형성되는 절연체
를 포함하고,
상기 절연체는 절연 층 및 제1 하이 k 유전 층을 포함하며, 절연 층은 질화물 층 및 산화물 층을 포함하고, 질화물 층은 제1 하이 k 유전 층과 산화물 층 사이에 형성되는 것인 MIM 커패시터 구조가 마련된다.
본 발명의 일 실시예에 따르면, MIM(Metal-Insulator-Metal) 커패시터 구조로서,
기판 상에 형성되는 CBM 층으로서, 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 CBM 층;
CBM 층 상에 형성되는 제1 하이 k 유전 층;
제1 하이 k 유전 층 상에 형성되는 절연 층으로서, 상기 절연 층은 제1 질화물 층, 제2 질화물 층, 제1 산화물 층 및 제2 산화물 층을 포함하며, 제1 산화물 층은 제1 질화물 층과 제2 질화물 층 사이에 형성되는 것인 절연 층; 및
절연 층 상에 형성되는 CTM 층으로서, 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 것인 CTM 층
을 포함하는 MIM 커패시터 구조가 마련된다.
본 발명의 일 실시예에 따르면, MIM 커패시터 구조를 형성하기 위한 방법으로서,
기판을 마련하는 단계;
기판 상에 CBM 층을 형성하는 단계로서, 상기 CBM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 것인 단계;
CBM 층 상에 제1 하이 k 유전 층을 형성하는 단계;
제1 하이 k 유전 층 상에 제1 질화물 층을 형성하는 단계;
제1 질화물 층 상에 제1 산화물 층을 형성하는 단계; 및
제1 산화물 층 상에 CTM 층을 형성하는 단계
를 포함하는 MIM 커패시터 구조 형성 방법이 마련된다.
본 발명에 따르면, MIM(Metal-Insulator-Metal) 커패시터 구조 및 이를 형성하기 위한 방법을 얻을 수 있다.
본 개시내용의 양태들은 첨부 도면과 함께 숙독할 때 이하의 상세한 설명으로부터 가장 잘 이해될 수 있다. 산업계에서의 표준 실무에 따라 다양한 특징부는 축척대로 도시되지 않는다는 점에 주의해야 한다. 실제로, 다양한 특징부의 치수는 논의를 명확하게 하기 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 일부 실시예에 따른, 반도체 디바이스 구조의 단면을 나타낸 것이다.
도 2는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조의 단면을 나타낸 것이다.
도 3a 내지 도 3c는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성하는 다양한 단계에서의 단면을 나타낸 것이다.
도 4a 내지 도 4e는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성함에 있어서 단면을 나타낸 것이다.
도 5는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조의 단면을 나타낸 것이다.
도 6a 내지 도 6e는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성함에 있어서 단면을 나타낸 것이다.
도 7a 및 도 7b는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성함에 있어서 단면을 나타낸 것이다.
도 8은 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조의 단면을 나타낸 것이다.
도 9는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조의 단면을 나타낸 것이다.
이하의 개시내용은 제시된 주체 대상의 다양한 특징을 실시하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소들 및 구성들의 구체적인 예가 아래에 설명되어 있다. 물론, 이들은 단지 예일 뿐이며 한정하려는 의도가 아니다. 예를 들면, 후술하는 설명에 있어서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수 있으며, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 추가적으로, 본 개시내용은, 다양한 예에 있어서 도면 부호 및/또는 문자를 중복 사용할 수 있다. 이러한 중복은 간결함 및 명확성을 위한 것이며, 자체로 언급되는 다양한 실시예 및/또는 구조 사이에 관련이 있음을 의미하는 것은 아니다.
실시예들의 일부 변형이 언급되어 있다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 동일한 도면 부호는 동일한 요소를 지칭하기 위해 사용된다. 방법의 실시 이전에, 방법의 실시 중에 그리고 방법의 실시 이후에 추가적인 작업이 제공될 수 있다는 것, 그리고 방법의 다른 실시예에서는 언급된 작업들 중 일부가 대체 또는 배제될 수 있다는 것을 이해할 것이다.
MIM(Metal-Insulator-Metal) 커패시터 구조를 형성하기 위한 메커니즘의 실시예가 제공된다. 도 1은 본 개시내용의 일부 실시예에 따른, 반도체 디바이스 구조(100)의 단면을 나타낸 것이다. 반도체 디바이스 구조(100)는 MIM(Metal-Insulator-Metal) 커패시터 구조(150a)를 포함한다.
도 1에 도시된 바와 같이, 기판(102)이 마련된다. 기판(102)은 MIM 영역(11) 및 비-MIM 영역(12)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수 있다. 대안으로 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 기초적인 반도체 재료를 포함할 수 있다. 일부 실시예에 있어서, 기판(102)은 실리콘 카바이드, 갈륨 비소, 인듐 비소, 또는 인듐 인화물과 같은 복합 반도체로 제조된다. 일부 실시예에 있어서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 일부 실시예에 있어서, 기판(102)은 에피텍셜 층을 포함한다. 예를 들면, 기판(102)은 벌크 반도체(bulk semiconductor) 위에 놓이는 에피텍셜 층을 갖는다.
기판(102)은, LOCOS(LOCal Oxidation of Silicon) 특징부 또는 STI(Shallow Trench Isolation) 특징부와 같은 절연 특징부(104)를 더 포함할 수 있다. 절연 특징부는 다양한 집적 회로 디바이스를 한정 및 절연시킬 수 있다. MOSFET(Metal Oxide Semiconductor Field Effect Transistors), CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터, BJT(Bipolar Junction Transistors), 고전압 트랜지스터, 고주파 트랜지스터, PFET(p-channel Field Effect Transistor) 및/또는 NFET(n-channel Field Effect Transistor) 등, 다이오드, 혹은 다른 적절한 요소와 같은 집적 회로 디바이스가 기판(102) 내에 및/또는 기판 상에 형성된다.
도 1에 도시된 바와 같이, 게이트 스택(gate stack; 106)이 기판(102) 상에 형성된다. 게이트 스택(106)은 게이트 유전 층(108), 및 이 게이트 유전 층 상에 형성되는 게이트 전극 층(110)을 포함한다. 게이트 유전 층(108)은 실리콘 산화물, 실리콘 질화물 또는 고 유전 상수 재료(하이 k 재료)로 제조된다. 게이트 전극 층(110)은 폴리실리콘 또는 금속 재료로 제조된다. 게이트 스페이서(gate spacer; 112)가 게이트 스택(106)의 측벽 상에 형성된다. 일부 실시예에 있어서, 게이트 스페이서(112)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물로 제조된다.
소스/드레인 영역(source/drain region; 114)이 기판(102) 내에 형성된다. ILD(Inter-Layer Dielectric) 층(116)이 기판(102) 상에 형성되며, 접촉 구조(118)가 ILD 층(116) 내에 형성된다. 접촉 구조(118)가 ILD 층(116) 내에 형성되며 소스/드레인 영역(114)과 접촉한다. 접촉 구조(118)는 구리 또는 구리 합금과 같은 전도성 재료로 제조된다.
도 1에 도시된 바와 같이, 상호접속 구조(120)가 기판(102) 위에 형성된다. 일부 실시예에 있어서, 금속 라인(124) 및 비아(126)를 포함하는 상호접속 구조(120)가 IMD(Inter-Metal Dielectric) 층(122)에 매립된다. 일부 실시예에 있어서, 상호접속 구조(120)가 BEOL(Back-End-Of-Line) 프로세스에서 형성된다. 금속 라인(124) 및 비아(126)는 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 다른 적용 가능한 재료와 같은 전도성 재료로 제조될 수 있다. 일부 실시예에 있어서, 금속 라인(124) 및 비아(126)는 구리 또는 구리 합금이다. 일부 실시예에 있어서, 금속 라인(124) 및 비아(126)는 단일 다마신 프로세스 및/또는 이중 다마신 프로세스에 의해 형성된다. 금속 라인(124)은, 비아(126)를 통해 상호접속되는 다수의 금속 층(즉, M1, M2, M3 ... 및 Mtop)을 포함한다.
일부 실시예에 있어서, IMD(Inter-Metal Dielectric) 층(122)은 실리콘 산화물로 제조된다. 일부 다른 실시예에 있어서, IMD 층(122)은 USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), 카본 도핑 실리케이트 글래스(carbon-doped silicate glass), 실리콘 질화물 또는 실리콘 산질화물로 제조된다. 일부 실시예에 있어서, IMD 층(122)은 다수의 유전 층을 포함한다. 다수의 유전 층 중 하나 이상은, 약 3.0 미만 또는 약 2.5 미만의 유전 상수와 같은 유전 상수를 갖는 저 유전 상수 재료(로우 k 재료)로 제조된다. 상호접속 구조(120)가 단지 설명의 목적으로 도 1에 도시되어 있다. 상호접속 구조(120)는 다른 구성을 포함할 수 있고, 하나 이상의 금속 라인 및 IMD 층을 포함할 수 있다.
도 1에 도시된 바와 같이, MIM 커패시터 구조(150a)가 기판(102) 위에 MIM 영역(11) 내에 형성된다. MIM 커패시터 구조(150a)는 샌드위치 구조이며, 절연 층(154)이 CBM(Capacitor Bottom Metal) 층(152) 및 CTM(Capacitor Top Metal) 층(158) 사이에 형성된다.
도 1에 도시된 바와 같이, MIM 영역(11)에 있어서, 비아(116)들 중 하나가 CBM 층(152)을 전기 접속시키기 위해 IMD 층(122) 내에 형성되며, 비아(116)들 중 하나가 CTM 층(158)을 전기 접속시키기 위해 IMD 층(122) 내에 형성된다. 비-MIM 영역에 있어서, 비아(116)들 중 하나가 금속 라인(124)을 전기 접속시키기 위해 IMD 층(122) 내에 형성된다. 상부 금속 층(160)(또한 Mtop이라고도 함)이 비아(116) 위에 그리고 상부 IMD 층(162) 내에 형성된다. 상부 금속 층(160)은 제1 금속 층(M1)으로부터 가장 멀리 떨어져 있다.
도 2는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150a)의 단면을 나타낸 것이다.
도 2에 도시된 바와 같이, CBM 층(152)은 하부 배리어 층(152a), 메인 금속 층(152b) 및 상부 배리어 층(152c)을 포함한다. 하부 배리어 층(152a) 및 상부 배리어 층(152c)은 메인 금속 층(152b)이 산화되는 것을 방지하기 위해 항산화 층으로서 사용된다. 추가적으로, 상부 배리어 층(152c)은 메인 금속 층(152b)과 절연 층(154) 사이의 접합을 개선하기 위해 접합 층으로서 사용된다. 하부 배리어 층(152a) 및 상부 배리어 층(152c)은 독립적으로 티타늄(Ti), 티타늄 질화물(TiN), 탈탄(Ta) 또는 탈탄 질화물(TaN)을 포함한다. 일부 실시예에 있어서, 메인 금속 층(152b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄(Al) 합금, 구리 알루미늄 합금(AlCu), 텅스텐(W) 또는 텅스텐(W) 합금으로 제조된다.
CBM 층(152)은 증착 프로세스, 포토리소그래피 프로세스 및 에칭 프로세스를 포함하는 과정에 의해 형성된다. 증착 프로세스는, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 적용 가능한 방법을 포함한다. 포토리소그래피 프로세스는, 포토레지스트 코팅[예컨대, 스핀 온(spin-on) 코팅], 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출 후 베이킹, 포토레지스트 현상, 헹굼 및 건조[예컨대, 하드 베이킹(hard baking)]를 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
절연 층(154)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 유리와 같은 유전 재료로 제조된다. 일부 실시예에 있어서, 절연 층(154)은 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)에 의해 형성된다. 일부 실시예에 있어서, 절연 층(154)은 약 7 옹스트롬 내지 약 10000 옹스트롬 범위의 두께(T1)를 갖는다.
추가적으로, CTM 층(158)은 하부 배리어 층(158a), 메인 금속 층(158b) 및 상부 배리어 층(158c)을 포함한다. 하부 배리어 층(158a), 메인 금속 층(158b) 및 상부 배리어 층(158c)의 재료 및 제조 방법은, 각각 하부 배리어 층(152a), 메인 금속 층(152b) 및 상부 배리어 층(152c)의 재료 및 제조 방법과 유사하다.
커패시터 구조(150a)의 커패시턴스는 다음의 식(I)에 의해 산출된다. 식(I)로부터, MIM 커패시터 구조(150a)의 커패시턴스는 K 값에 비례하며 d 값에 반비례한다.
C (커패시턴스)= Kε0 A/d - 식(I)
ε0 : 자유 공간의 유전율;
K : 절연 층(154)의 상대 유전 상수;
A : 2개의 플레이트[CBM 층(152) 및 CTM 층(158)]의 중첩 면적;
d : 절연 층(154)의 두께(T1).
추가적으로, MIM 커패시터 구조(150a)에 안전하게 저장 가능한 최대 에너지는 파괴 전압(breakdown voltage)에 의해 제한된다. 특히 고전압 디바이스에 있어서, 파괴 전압은 MIM 커패시터 구조(150a)의 성능에 영향을 주는 주요한 인자이다. 추가적으로, 파괴 전압은 절연 층(154)의 두께(T1)에 비례한다.
일부 실시예에 있어서, MIM 커패시터 구조(150a)의 파괴 전압을 향상시키기 위해 절연 층의 두께(T1)가 증가된다. 그러나, K 값 및 A 값이 상수라면, 절연 층(154)의 두께(T1)가 식(I)에 따라 증가되는 경우, MIM 커패시터 구조(150a)의 커패시턴스가 감소된다. MIM 커패시터 구조(150a)의 동일한 커패시턴스 값을 유지하기 위해서는, 절연 층(154)의 두께(T1)의 증가와 함께 K 값이 증가해야 한다. 따라서, 일부 실시예에서는, 하이 K(high-k) 유전 층과 함께 절연 층(154)이 마련된다.
도 3a 내지 도 3c는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150b)를 형성하는 다양한 단계에서의 단면을 나타낸 것이다.
도 3a에 도시된 바와 같이, MIM 영역(11)에서, CBM 층(152)은 하부 배리어 층(152a), 메인 금속 층(152b) 및 상부 배리어 층(152c)을 포함한다.
CBM 층(152)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 3b에 도시된 바와 같이 하이 K 유전 층(153)이 상부 배리어 층(152c) 상에 형성된다. 일부 실시예에 있어서, 하이 k 유전 층(153)은 티타늄 산화물(TixOy; x는 실수이고 y는 실수임), 탈탄 산화물(TaxOy; x는 실수이고 y는 실수임), 티타늄 산화물 질화물(TixOyNz; x는 실수이고 y는 실수이며 z는 실수임), 또는 탈탄 산화물 질화물(TaxOyNz; x는 실수이고 y는 실수이며 z는 실수임)로 제조된다. 일부 실시예에 있어서, 하이 k 유전 층(153)은 4 내지 약 400의 범위인 상대 유전 상수(k 값)를 갖는다. 일부 실시예에 있어서, 하이 k 유전 층(153)은 약 5 옹스트롬 내지 약 50 옹스트롬 범위의 두께(T2)를 갖는다.
하이 k 유전 층(153)은 CBM 층(152)의 상부 배리어 층(152c)의 표면을 처리함으로써 형성된다. 이러한 처리는 CBM 층(152)의 상부 배리어 층(152c)의 표면에 산소 이온을 공급 또는 주입함으로써 행해진다. 일부 실시예에 있어서, 이러한 처리 방법은 플라즈마 이온화 방법, 마이크로파 표면 하류 이온화 방법, 또는 노/급속 열적 어닐링(RTA; Rapid Thermal Annealing) 방법을 포함한다.
일부 실시예에 있어서, 플라즈마 이온화 방법이 사용될 때, 아산화질소(N2O), 물(H2O), 일산화질소(NO) 또는 산소(O2)와 함께 플라즈마가 사용되어 상부 배리어 층(152c)을 산화시킴으로써 하이 k 유전 층(153)을 형성한다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 0.1 μtorr 내지 약 1000 torr의 범위인 압력에서 행해진다.
일부 실시예에 있어서, 마이크로파 표면 하류 이온화 방법이 사용되면, 아산화질소(N2O), 물(H2O), 일산화질소(NO) 또는 산소(O2)를 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 마이크로파의 파워는 약 10 W 내지 약 10000 W의 범위에 속한다. 일부 실시예에 있어서, 마이크로파의 주파수는 약 1 MHz 내지 약 100 GHz의 범위에 속한다.
일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법이 사용되면, 아산화질소(N2O), 물(H2O), 일산화질소(NO), 산소(O2) 또는 오존(O3)을 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 온도는 약 100 ℃ 내지 약 1200 ℃의 범위에 속한다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 작동 시간은 약 1 초 내지 약 1000 초의 범위에 속한다.
하이 k 유전 층(153)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 3c에 도시된 바와 같이 절연 층(154)이 하이 k 유전 층(153) 상에 형성된다. MIM 커패시터 구조(150b)의 절연체(15)는 절연 층(154) 및 하이 k 유전 층(153)에 의해 구성된다.
MIM 커패시터 구조(150b)의 커패시턴스가 MIM 커패시터 구조(150a)의 커패시턴스와 동일할 때, 절연체(15)의 상대 유전 상수(k 값)는 하이 k 유전 층(153)을 추가함으로써 증가되며, 이에 따라 절연체(15)의 두께는 증가하게 된다는 것에 주의해야 한다. 일부 실시예에 있어서, 절연 층(154)의 두께(T1') 및 하이 k 유전 층(153)의 두께(T2)의 합은 약 12 옹스트롬 내지 약 10050 옹스트롬의 범위에 속한다.
절연체(15)[또는 절연 층(154)]의 두께가 증가될 때, 절연체(15)[또는 절연 층(154)]를 형성하기 위한 프로세스 윈도우(process window)가 개선된다. 추가적으로, 일단 절연체(15)의 두께가 증가하게 되면, MIM 커패시터 구조(150b)의 파괴 전압은 커패시턴스의 감소 없이도 개선된다.
도 4a 내지 도 4e는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성함에 있어서 단면을 나타낸 것이다.
도 4a에 도시된 바와 같이, CBM 층(152)은 하부 배리어 층(152a), 메인 금속 층(152b) 및 상부 배리어 층(152c)을 포함한다.
CBM 층(152)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 4b에 도시된 바와 같이 하이 K 유전 층(153)이 상부 배리어 층(152c) 상에 형성된다. 도 4b에서의 하이 k 유전 층(153)의 제조 방법은 도 3b에서의 제조 방법과 동일하다.
하이 k 유전 층(153)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 4c에 도시된 바와 같이 절연 층(154)이 하이 k 유전 층(153) 상에 형성된다. 이후에, 배리어 층(155)이 절연 층(154) 상에 형성된다. 일부 실시예에 있어서, 배리어 층(155)은 티타늄(Ti), 티타늄 질화물(TiN), 탈탄(Ta) 또는 탈탄 질화물(TaN)로 제조된다.
일부 실시예에 있어서, 배리어 층(155)은 약 5 옹스트롬 내지 약 50 옹스트롬 범위의 두께(T3)를 갖는다. 배리어 층(155)의 두께(T3)가 너무 두꺼우면, 배리어 층(155)은 이후에 불충분하게 산화될 수 있다. 따라서, 산화되지 않은 배리어 층이 하이 k 유전 층(157)(이후에 형성되며 도 4d에 도시되어 있음)과 절연 층(154) 사이에 형성될 수 있다. 배리어 층(155)의 두께(T3)가 너무 얇으면, 파괴 전압을 향상시키기가 곤란하다.
배리어 층(155)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 4d에 도시된 바와 같이 제2 하이 K 유전 층(157)이 절연 층(154) 상에 형성된다. 일부 실시예에 있어서, 제2 하이 k 유전 층(157)은 약 4 내지 약 400의 범위인 상대 유전 상수(k 값)를 갖는다. 일부 실시예에 있어서, 제2 하이 k 유전 층(157)은 약 5 옹스트롬 내지 약 50 옹스트롬 범위의 두께(T4)를 갖는다.
제2 하이 k 유전 층(157)은 배리어 층(155)의 표면을 처리함으로써 형성된다. 이러한 처리는 배리어 층(155)의 표면에 산소 이온을 공급 또는 주입함으로써 행해진다. 일부 실시예에 있어서, 이러한 처리 방법은 플라즈마 이온화 방법, 마이크로파 표면 하류 이온화 방법, 또는 노/급속 열적 어닐링(RTA; Rapid Thermal Annealing) 방법을 포함한다.
일부 실시예에 있어서, 플라즈마 이온화 방법이 사용될 때, 아산화질소(N2O), 물(H2O), 일산화질소(NO), 산소(O2) 또는 오존(O3)과 함께 플라즈마가 사용되어 배리어 층(155)을 산화시킨다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 0.1 μtorr 내지 약 1000 torr의 범위인 압력에서 행해진다.
일부 실시예에 있어서, 마이크로파 표면 하류 이온화 방법이 사용되면, 아산화질소(N2O), 물(H2O), 일산화질소(NO), 산소(O2) 또는 오존(O3)을 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 마이크로파의 파워는 약 10 W 내지 약 10000 W의 범위에 속한다. 일부 실시예에 있어서, 마이크로파의 주파수는 1 MHz 내지 약 1000 MHz의 범위에 속한다.
일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법이 사용되면, 아산화질소(N2O), 물(H2O) 또는 일산화질소(NO), 산소(O2) 또는 오존(O3)을 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 온도는 약 100 ℃ 내지 약 1200 ℃의 범위에 속한다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 작동 시간은 약 1 초 내지 약 1000 초의 범위에 속한다.
도 4d에 도시된 바와 같이, 절연체(15)는 제1 하이 k 유전 층(153), 절연 층(154) 및 제2 하이 k 유전 층(157)에 의해 구성된다. 일부 실시예에 있어서, 절연 층(154)의 두께(T1"), 하이 k 유전 층(153)의 두께(T2) 및 제2 하이 k 유전 층(157)의 두께(T4)의 합은 약 17 옹스트롬 내지 약 10100 옹스트롬의 범위에 속한다.
제2 하이 k 유전 층(157)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 4e에 도시된 바와 같이 CTM 층(158)이 제2 하이 k 유전 층(157) 상에 형성된다. CTM 층(158)은 하부 배리어 층(158a), 메인 금속 층(158b) 및 상부 배리어 층(158c)을 포함한다. CTM 층(158)이 형성된 이후에, MIM 커패시터 구조(150c)가 획득된다.
절연체(15)의 상대 유전 상수(k 값)는 하이 k 유전 층(153) 및 제2 하이 k 유전 층(157)을 추가함으로써 증가하게 되며, 이에 따라 절연체(15)의 두께가 증가된다는 것을 주의해야 한다.
절연체(15)[또는 절연 층(154)]의 두께의 합이 증가될 때, 절연체(15)[또는 절연 층(154)]를 형성하기 위한 프로세스 윈도우가 개선된다. 추가적으로, 일단 절연체(15)의 두께의 합이 증가하게 되면, MIM 커패시터 구조(150c)의 파괴 전압은 또한 커패시턴스의 감소 없이도 개선된다.
도 5는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150d)의 단면을 나타낸 것이다. 도 5는 도 4e와 유사하며, 이때 도 5와 도 4e의 차이는 도 5에는 하이 k 유전 층(153)이 형성되지 않는다는 것이다.
도 5에 도시된 바와 같이, MIM 커패시터 구조(150d)는 제2 하이 k 유전 층(157)과 함께 형성된다. 절연체(15)는 절연 층(154) 및 제2 하이 k 유전 층(157)에 의해 구성된다. 일부 실시예에 있어서, 절연 층(154)의 두께(T1"') 및 제2 하이 k 유전 층(157)의 두께(T4)의 합은 약 12 옹스트롬 내지 약 10050 옹스트롬의 범위에 속한다.
제2 하이 k 유전 층(157)을 형성하는 것의 장점은, MIM 커패시터 구조(150d)의 상대 유전 상수(k 값)를 증가시킨다는 것이다. 따라서, 절연체(15)의 두께는 k 값의 증가와 함께 증가되며, 파괴 전압은 개선된다. 더욱이, 절연체(15)[또는 절연 층(154)]를 형성하기 위한 프로세스 윈도우가 개선된다.
도 6a 내지 도 6e는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150e)의 단면을 나타낸 것이다.
도 6a를 참고하면, MIM 영역(11)에서, CBM 층(152)은 하부 배리어 층(152a), 메인 금속 층(152b) 및 상부 배리어 층(152c)을 포함한다.
CBM 층(152)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 6b에 도시된 바와 같이 하이 K 유전 층(153)이 상부 배리어 층(152c) 상에 형성된다. 일부 실시예에 있어서, 하이 k 유전 층(153)은 티타늄 산화물(TixOy; x는 실수이고 y는 실수임), 탈탄 산화물(TaxOy; x는 실수이고 y는 실수임), 티타늄 산화물 질화물(TixOyNz; x는 실수이고 y는 실수이며 z는 실수임), 또는 탈탄 산화물 질화물(TaxOyNz; x는 실수이고 y는 실수이며 z는 실수임)로 제조된다. 일부 실시예에 있어서, 하이 k 유전 층(153)은 4 내지 약 400의 범위인 상대 유전 상수(k 값)를 갖는다.
하이 k 유전 층(153)은 CBM 층(152)의 상부 배리어 층(152c)의 표면을 처리함으로써 형성된다. 이러한 처리는 CBM 층(152)의 상부 배리어 층(152c)의 표면에 산소 이온을 공급 또는 주입함으로써 행해진다. 일부 실시예에 있어서, 이러한 처리 방법은 플라즈마 이온화 방법, 마이크로파 표면 하류 이온화 방법, 또는 노/급속 열적 어닐링(RTA; Rapid Thermal Annealing) 방법을 포함한다.
일부 실시예에 있어서, 플라즈마 이온화 방법이 사용될 때, 아산화질소(N2O), 물(H2O), 일산화질소(NO) 또는 산소(O2)와 함께 플라즈마가 사용되어 상부 배리어 층(152c)을 산화시킴으로써 하이 k 유전 층(153)을 형성한다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 0.1 μtorr 내지 약 1000 torr의 범위인 압력에서 행해진다.
일부 실시예에 있어서, 마이크로파 표면 하류 이온화 방법이 사용되면, 아산화질소(N2O), 물(H2O), 일산화질소(NO) 또는 산소(O2)를 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 마이크로파의 파워는 약 10 W 내지 약 10000 W의 범위에 속한다. 일부 실시예에 있어서, 마이크로파의 주파수는 약 1 MHz 내지 약 100 GHz의 범위에 속한다.
일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법이 사용되면, 아산화질소(N2O), 물(H2O), 일산화질소(NO), 산소(O2) 또는 오존(O3)을 포함하는 프로세스 가스가 사용된다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 온도는 약 100 ℃ 내지 약 1200 ℃의 범위에 속한다. 일부 실시예에 있어서, 노/급속 열적 어닐링(RTA) 방법에서 사용되는 작동 시간은 약 1 초 내지 약 1000 초의 범위에 속한다.
하이 k 유전 층(153)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 6c에 도시된 바와 같이 질화물 층(154a)이 하이 k 유전 층(153) 상에 형성된다. 일부 실시예에 있어서, 질화물 층(154a)은 실리콘 질화물이다. 일부 실시예에 있어서, 질화물 층(154a)은 증착 프로세스에 의해 형성된다. 증착 프로세스는, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 다른 적용 가능한 프로세스를 포함한다.
질화물 층(154a)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 6d에 도시된 바와 같이 산화물 층(154a)이 질화물 층(154a) 상에 형성된다. 절연 층(154)이 질화물 층(154a) 및 산화물 층(154b)에 의해 구성된다. 일부 실시예에 있어서, 질화물 층(154a)은 실리콘 질화물이며 산화물 층(154b)은 실리콘 산화물이다.
일부 핀 홀(pin-holes)은 불가피하게 질화물 층(154a)에 형성되며, 전자는 핀 홀을 통해 하나의 층으로부터 다른 층으로 전달될 수 있다는 것에 주의해야 한다. 따라서, 누설 문제가 발생할 수 있으며, 파괴 전압은 더욱 저하될 수 있다. 누설 문제를 해결하기 위해, 질화물(154a)의 상부 표면을 처리함으로써 산화물 층(154b)이 형성된다. 이러한 처리는 질화물 층(154a)의 상부 표면에 산소 이온을 공급 또는 주입함으로써 행해진다.
일부 실시예에 있어서, 이러한 처리 방법은 플라즈마 이온화 방법, 마이크로파 표면 하류 이온화 방법, 또는 노/급속 열적 어닐링(RTA; Rapid Thermal Annealing) 방법을 포함한다.
일부 실시예에 있어서, 플라즈마 이온화 방법이 사용될 때, 아산화질소(N2O), 물(H2O), 일산화질소(NO) 또는 산소(O2)와 함께 플라즈마가 사용되어 질화물 층(154a)을 산화시킴으로써 산화물 층(154b)을 형성한다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 0.1 μtorr 내지 약 1000 torr의 범위인 압력에서 행해진다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 10 W 내지 약 10000 W인 범위의 RF 파워에서 행해진다. 일부 실시예에 있어서, 플라즈마 이온화 방법은 약 1 초 내지 약 1000 초인 범위의 시간 동안 행해진다.
산화물 층(154b)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 6e에 도시된 바와 같이 CTM 층(158)이 산화물 층(154b) 상에 형성된다. CTM 층(158)은 하부 배리어 층(158a), 메인 금속 층(158b) 및 상부 배리어 층(158c)을 포함한다.
각각의 층에서의 핀 홀은 다양한 위치에 존재하며, 이에 따라 전자가 단일 층 외에 다수의 층을 통과할 가능성은 없다는 점에 주의해야 한다. 따라서, 절연 층(154)의 2개 층을 통해 전자를 전달하기 위한 경로가 더 길어진다. 경로가 길어질 때, 누설 문제는 해소될 수 있으며, 또한 MIM 구조의 파괴 전압은 향상된다.
도 7a 및 도 7b는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150f)를 형성함에 있어서 단면을 나타낸 것이다.
도 7a를 참고하면, 질화물 층(154a)이 CBM 층(152) 상에 형성되며, 산화물 층(154b)이 질화물 층(154a) 상에 형성되고, 제2 질화물 층(154c)이 산화물 층(154b) 상에 형성된다. 일부 실시예에 있어서, 제2 질화물 층(154c)은 산화물 층(154b) 상에 배치된다.
제2 질화물 층(154c)이 형성된 이후에, 본 개시내용의 일부 실시예에 따라 도 7b에 도시된 바와 같이 제2 산화물 층(154d)이 제2 질화물 층(154c) 상에 형성된다. 이후에, CTM 층(158)이 제2 질화물 층(154c) 상에 형성된다. 절연 층(154)은 질화물 층(154a), 산화물 층(154b), 제2 질화물 층(154c) 및 제2 산화물 층(154d)에 의해 구성된다.
절연 층(154)은 4개의 층으로 제조된다는 것에 주의해야 한다. 다수의 층에서의 전자의 전달 경로는 단일 층에서보다 더 길어지며, 이에 따라 누설 전류의 발생은 감소하게 되고, 또한 MIM 구조의 파괴 전압은 향상된다.
도 8은 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150g)의 단면을 나타낸 것이다. 도 8에 도시된 바와 같이, 절연 층(154)은 하이 k 유전 층(153)과 하이 k 유전 층(157) 사이에 있다. 절연 층(154)은 질화물 층(154a) 및 산화물 층(154b)을 포함하는 2개의 층으로 제조된다. 도 4e와 비교하면, 도 8에서의 절연 층(154)은 2개의 층에 의해 형성되며, 이는 더 작은 굴절율을 갖는다.
도 9는 본 개시내용의 일부 실시예에 따른, MIM(Metal-Insulator-Metal) 커패시터 구조(150h)의 단면을 나타낸 것이다.
절연 층(154)은 하이 k 유전 층(153)과 하이 k 유전 층(157) 사이에 있다. 절연 층(154)은 질화물 층(154a), 산화물 층(154b), 제2 질화물 층(154c) 및 제2 산화물 층(154d)에 의해 제조된다.
MIM(Metal-Insulator-Metal) 커패시터 구조를 형성하기 위한 메커니즘의 실시예가 제공된다. MIM 커패시터 구조는 CBM 층, 메인 금속 층 및 CTM 층으로 제조된다. 절연 층은 하이 k 유전 층 및/또는 제2 하이 k 유전 층을 포함한다. 제1 하이 k 유전 층이 CBM 층 및 절연 층 상에 형성된다. 제2 하이 k 유전 층이 절연 층 및 CTM 층 상에 형성된다. 하이 k 유전 층은 MIM 커패시터 구조의 k 값을 개선하기 위해 사용된다. 일단 K 값이 증가되면, 절연 층의 두께도 또한 커패시턴스의 감소 없이 증가된다. 따라서, 파괴 전압이 개선되며, 절연 층을 형성하기 위한 프로세스 윈도우가 개선된다. 추가적으로, 절연 층은 단일 층 또는 다수의 층에 의해 형성된다. 단일 층인 절연 층을 갖춘 MIM 구조에 비해, 다층식 절연 층을 갖춘 MIM 구조는 더 높은 파괴 전압을 갖는다.
일부 실시예에 있어서, MIM(Metal-Insulator-Metal) 커패시터 구조가 마련된다. 상기 MIM 커패시터 구조는 기판 및 이 기판 상에 형성되는 MIM(Metal-Insulator-Metal) 커패시터를 포함한다. MIM 커패시터는 CTM(Capacitor Top Metal) 층, CBM(Capacitor Bottom Metal) 층 및 CTM 층과 CBM 층 사이에 형성되는 절연체를 포함한다. 상기 절연체는 절연 층 및 제1 하이 k 유전 층을 포함하며, 절연 층은 질화물 층 및 산화물 층을 포함하고, 질화물 층은 제1 하이 k 유전 층과 산화물 층 사이에 형성된다.
일부 실시예에 있어서, MIM(Metal-Insulator-Metal) 커패시터 구조가 마련된다. MIM 커패시터 구조는 기판 상에 형성되는 CBM 층을 포함하며, CBM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함한다. MIM 커패시터 구조는 CBM 층 상에 형성되는 제1 하이 k 유전 층 및 제1 하이 k 유전 층 상에 형성되는 절연 층을 포함한다. 절연 층은 제1 질화물 층, 제2 질화물 층, 제1 산화물 층 및 제2 산화물 층을 포함하며, 제1 산화물 층은 제1 질화물 층과 제2 질화물 층 사이에 형성된다. MIM 커패시터 구조는 절연 층 상에 형성되는 CTM 층을 포함하며, CTM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함한다.
일부 실시예에 있어서, MIM(Metal-Insulator-Metal) 커패시터 구조를 형성하는 방법이 마련된다. 상기 방법은 기판을 제공하는 단계 그리고 이 기판 상에 CBM(Capacitor Bottom Metal) 층을 형성하는 단계를 포함한다. CBM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함한다. 상기 방법은 또한 CBM 층 상에 제1 하이 k 유전 층을 형성하는 단계 및 제1 하이 k 유전 층 상에 제1 질화물 층을 형성하는 단계를 포함한다. 상기 방법은 제1 질화물 층 상에 제1 산화물 층을 형성하는 단계 및 제1 산화물 층 상에 CTM(Capacitor Top Metal) 층을 형성하는 단계를 더 포함한다.
일부 실시예의 전술한 개략적인 특징은 당업자가 본 개시내용의 양태를 더욱 양호하게 이해하게 할 수 있다. 당업자는, 여기에 도입된 실시예와 동일한 장점을 달성하기 위해 및/또는 동일한 목적을 달성하기 위해 다른 프로세스를 구성 또는 변경하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 등가적인 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 못한다는 점, 그리고 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 다양한 변경, 대체 및 변형을 행할 수 있다는 점을 인식할 것이다.
11 : MIM 영역 12 : 비-MIM 영역
100 : 반도체 디바이스 구조 102 : 기판
116 : ILD 층 120 : 상호접속 구조
122 : IMD 층

Claims (20)

  1. MIM(Metal-Insulator-Metal) 커패시터 구조로서,
    기판; 및
    이 기판 상에 형성되는 MIM(Metal-Insulator-Metal) 커패시터
    를 포함하며, 상기 MIM 커패시터는,
    CTM(Capacitor Top Metal) 층;
    CBM(Capacitor Bottom Metal) 층; 및
    상기 CTM 층과 상기 CBM 층 사이에 형성되는 절연체
    를 포함하고,
    상기 절연체는 절연 층 및 제1 하이 k(high k) 유전 층을 포함하며, 상기 절연 층은 제1 질화물 층, 제2 질화물 층, 제1 산화물 층, 제2 산화물 층을 포함하고, 상기 제1 질화물 층은 상기 제1 하이 k 유전 층 상에 형성되고, 상기 제1 산화물 층은 상기 제1 질화물 층 상에 형성되고, 상기 제2 질화물 층은 상기 제1 산화물 층 상에 형성되고, 상기 제2 산화물 층은 상기 제2 질화물 층 상에 형성되며, 상기 절연체는 제2 하이 k 유전 층을 더 포함하고, 상기 제1 하이 k 유전 층 및 상기 제2 하이 k 유전 층은 상기 절연 층의 대향 면들 상에 형성되는 것인, MIM 커패시터 구조.
  2. 삭제
  3. 제1항에 있어서, 상기 CBM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하며, 상기 하부 배리어 층 및 상기 상부 배리어 층은 상기 메인 금속 층의 대향 면들 상에 형성되는 것인 MIM 커패시터 구조.
  4. MIM(Metal-Insulator-Metal) 커패시터 구조로서,
    기판 상에 형성되는 CBM 층으로서, 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 CBM 층;
    상기 CBM 층 상에 형성되는 제1 하이 k 유전 층;
    상기 제1 하이 k 유전 층 상에 형성되는 절연 층으로서, 상기 절연 층은 제1 질화물 층, 제2 질화물 층, 제1 산화물 층 및 제2 산화물 층을 포함하며, 상기 제1 산화물 층은 상기 제1 질화물 층과 상기 제2 질화물 층 사이에 형성되고, 상기 제2 산화물 층은 상기 제2 질화물 층 상에 형성되는 것인 절연 층;
    상기 절연 층 상에 형성되는 CTM 층으로서, 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 것인 CTM 층; 및
    상기 제2 산화물 층과 상기 CTM 층 사이에 형성되는 제2 하이 k 유전 층
    을 포함하고,
    상기 제1 하이 k 유전 층 및 상기 제2 하이 k 유전 층은 상기 절연 층의 대향 면들 상에 형성되는 것인, MIM 커패시터 구조.
  5. 삭제
  6. MIM 커패시터 구조를 형성하기 위한 방법으로서,
    기판을 마련하는 단계;
    상기 기판 상에 CBM 층을 형성하는 단계로서, 상기 CBM 층은 하부 배리어 층, 메인 금속 층 및 상부 배리어 층을 포함하는 것인 단계;
    상기 CBM 층 상에 제1 하이 k 유전 층을 형성하는 단계;
    상기 제1 하이 k 유전 층 상에 제1 질화물 층을 형성하는 단계;
    상기 제1 질화물 층 상에 제1 산화물 층을 형성하는 단계;
    상기 제1 산화물 층 상에 제2 질화물 층을 형성하는 단계;
    상기 제2 질화물 층 상에 제2 산화물 층을 형성하는 단계;
    상기 제2 산화물 층 상에 제2 하이 k 유전 층을 형성하는 단계; 및
    상기 제2 하이 k 유전 층 상에 CTM 층을 형성하는 단계
    를 포함하는 MIM 커패시터 구조 형성 방법.
  7. 삭제
  8. 삭제
  9. 제6항에 있어서, 상기 CBM 층 상에 상기 제1 하이 k 유전 층을 형성하는 단계는, 상기 CBM 층의 상부 배리어 층의 표면을 처리하는 것을 포함하는 것인 MIM 커패시터 구조 형성 방법.
  10. 제6항에 있어서, 상기 제1 질화물 층 상에 상기 제1 산화물 층을 형성하는 단계는,
    상기 제1 산화물 층이 상기 제1 질화물 층 상에 형성되도록 상기 제1 질화물 층 상에서 플라즈마 이온화 방법을 실시하는 것을 포함하는 것인 MIM 커패시터 구조 형성 방법.
  11. 삭제
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