JPH08502859A - 層状の超格子物質を有する集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】 従来のＣＭＯＳ技術に匹敵す層状超格子物質ＤＲＡＭ（１００）の製造方法。ＭＯＳＦＥＴ（７２）をシリコン基板（７１）上に形成する。厚いＢＰＳＧ層（７７Ｄ）およびその上の薄いＳＯＧ層（７７Ｅ）でＭＯＳＦＥＴ（７２）を覆う。白金の層（８１）を堆積させ、層状超格子物質を含む中間層（８４）を堆積させ、アニールし、白金の第２層（８４）を堆積させ、次にパターニングすることによりキャパシタ（８０）を形成する。更にＳＯＧ層（８６）を堆積させ、ＭＯＳＦＥＴ（７２）およびキャパシタ（８０）に達するコンタクトホール（１０６，１０７）を一部開口させ、ＳＯＧ（８６）をアニールし、コンタクトホール（１０６，１０７）を完全に開口させ、そしてＰｔ／Ｔｉ／ＰｔＳｉ配線層（８８，２８８）を堆積させる。

Description

【発明の詳細な説明】 層状の超格子物質を有する集積回路およびその製造方法 １．発明の分野 本発明は、一般的には集積回路の構造および製造に関し、更に詳しくは層状の 超格子電子部品を従来のＭＯＳ技術に合体することができる集積回路の構造およ び製造方法に関する。 ２．問題点の説明 旧来から知られているように、強誘電物質には、照射損傷に対する耐久性が高 く且つ従来の揮発性記憶素子で用いられる低レベルの電圧を用いて書込および読 出ができる単純、低コスト、高密度の不揮発性記憶素子を実現できる可能性があ る。米国特許出願第07/919,186号はその例であり、ここで参考として引用する。 しかし、３０年を超える研究にもかかわらず、これまで商業的に成功した強誘電 物質はない。成功しなかった主な理由は、記憶素子で典型的に起きる頻繁なスイ ッチング（切換動作）によって強誘電物質に比較的早期に疲労が生ずることであ る。しかし、最近発見された新たなクラスの物質としていわゆる層状超格子物質 は、疲労に対する耐久性が従来の強誘電物質の１０，０００倍にもなる。米国特 許出願第07/965,190号はその例であり、ここで参考として引用する。これら層状 超格子物質の多くは、誘電率が高く、漏洩電流が少ないこと、そのため、他の点 では従来と同じである揮発性記憶素子において誘電物質として良好な特性を発揮 するはずであることが分かっている。 この新らしい、疲労しにくい、強誘電性で高誘電率の層状超格子物質を、最も 普及しており、単純で、かつ最も集積度の高い集積回 路装置であるＤＲＡＭ（ダイナミック ランダム アクセス メモリー）に利用 する要望は非常に高い。ＤＲＡＭ回路は記憶セルのアレーを持っていて、個々の セルは２つの部品で構成されている。１つは電解効果トランジスタ（ＦＥＴ）で あり、もう１つはキャパシタである。最も一般的な回路設計の場合、トランジス タの一端はキャパシタの一端に接続していて、トランジスタの他端およびトラン ジスタのゲート部は、それぞれビット線およびワード線と呼ばれる外部接続線に 接続している。キャパシタの他端は参照電圧に接続している。個々のセルに情報 を記憶するには、キャパシタの両端に電圧をかけてキャパシタに電荷を蓄積させ る。トランジスタはキャパシタにアクセスするためのスイッチとして作用する。 したがって、ＤＲＡＭセルの作製には、トランジスタと、キャパシタと、外部回 路への接続部３箇所とを作製する必要がある。高誘電率の層状超格子物質を、他 の点では従来と同じであるシリコンＤＲＡＭ技術においてキャパシタ内に組み込 むことができれば、非常に高密度化したＤＲＡＭを得ることができるはずである 。疲労しにくい強誘電物質層状超格子物質を従来のシリコンＤＲＡＭのキャパシ タに組み込めれば、疲労しにくい高密度の不揮発性記憶素子が可能になるはずで ある。 しかし、公知のシリコン集積回路技術を層状超格子物質等の強誘電物質に適用 すると、強誘電物質の特性も従来のシリコン材料の性質も劣化し易い。例えば、 特開平２−３０４７９６のように、強誘電物質を従来のＤＲＡＭに用いると、強 誘電物質の元素がシリコンデバイス中に拡散してその特性を変え易い。そのため 、従来の強誘電物質デバイスで最も成功した例では、比較的厚い拡散バリア（典 型的には窒化シリコンで形成）によって、強誘電物質をシリコンデバイスから分 離している。更に、一般に強誘電性に対抗し得る白金 を強誘電物質の隣接物質として選択する。William D．Millerらの米国特許第5,0 46,043号を参照。更に、厚い酸化層その他の層によって強誘電層をシリコンデバ イスからある程度離すことがこれまで一般に行われてきた。上記の解決策では、 白金がシリコン技術で用いられている二酸化シリコンその他従来の絶縁体から剥 離するという第２の問題が直ちに起きた。この問題は白金と絶縁体との間に「接 着」層として薄いチタン層を介在させることで解決した。もう一点、強誘電物質 が従来のシリコン技術と不適合な例として、従来のＤＲＡＭの手法により、すな わちキャパシタの底部をシリコン基板上のトランジスタのソース／ドレイン活性 領域に接続する金属層により、強誘電性キャパシタをトランジスタに接続した場 合、強誘電物質に亀裂が発生し易い。その原因として考えられるのは、強誘電物 質は比較的高温でアニールする必要があるが、接続した金属がこのアニール中に 膨張・収縮することである。この問題の一つの解決案として、二酸化チタンの隔 離層（アイソレーション層）を付加することが行われてきた。前出のMiller特許 を参照。しかし、接着層あるいは隔離層として取り入れたチタンは層状超格子物 質の特性を劣化させることが分かった。 他の研究として、ガリウム砒素系集積回路技術に強誘電物質を取り入れる試み も行われた。しかし、ガリウム砒素は強誘電物質のアニール温度で不安定なため 、砒素を含んだガスがアニール中に放出されて強誘電物質を汚染することが分か った。この問題に対する一つの解決案として、ガリウム砒素トランジスタをシリ コンの層中に完全に封入し、その後、このシリコン上に堆積させた絶縁酸化膜上 に強誘電物質キャパシタを形成し、次に、アニールとキャパシタのパターニング を行った後、キャパシタを活性領域と接続する。キャパシタが既に形成してある ので、この接続は底部電極の上面への接 続となる。Condensed Matter News，Vol.l，No.3，1992に掲載された“Process Technology Developments For GaAs Ferroelectric Nonvolatile Memory”by L. E.Sanchez et al．および“Integrated Ferroelectrics”by J.F.Scott et al． を参照。しかし、このプロセスは、シリコンはガス発生の問題が無いという理由 からだけでなく、得られた構造の非平坦性が著しく、イオンエッチング等の従来 技術でメタライゼーション層を形成する際に問題を生ずるという理由からも、シ リコン技術に適用できないと考えられる。上記Sanchezet al．のSection 4.3を 参照。更に、メタライゼーションが可能であっても、ＢＰＳＧ内に深く埋め込ま れていて、ＢＰＳＧの表面にある平坦化されたメタライゼーション層が集積回路 の部品への電気的接続を容易にしている従来のトランジスタのシリコン集積回路 構造は達成されない。例えばSanchezの論文におけるメタライゼーションと、VLS I Techonolgy，second edition，edited by S．M．Sze，McGraw-Hill Book Comp any，Chapter 9，p．376に示されているような従来のシリコン集積回路のメタラ イゼーションとを比較参照。 ３．問題点に対する解決策 本発明は、強誘電物質および層状超格子物質を従来のＤＲＡＭ技術に取り入れ た集積回路の構造および製造方法を提供することにより、上記の問題を解決する 。従来のＭＯＳトランジスタをシリコン基板上に作製し、従来法で第１の絶縁層 で被覆する。次に、層状超格子物質その他の強誘電物質を用いてキャパシタを作 製し、第２の絶縁層で被覆する。第１および第２の絶縁層を貫通するコンタクト ホールを開口し、配線層を堆積させて従来のＤＲＡＭコンタクト構造を形成する 。 従来プロセスにおける強誘電物質の特性劣化の問題は、従来のＢ ＰＳＧ絶縁層を覆う比較的薄いスピン・オン・グラス（ＳＯＧ）層を堆積させる ことにより解決する。 キャパシタの電極も、強誘電物質または層状超格子物質の中間層も、キャパシ タの完成後にのみパターニングする。これが亀裂発生の防止に重要であることを 見出した。電極と中間層はどのような順序でパターニングしてもよい。 配線層は、従来その上に強誘電性キャパシタを形成した際に亀裂や剥離を生じ 易かったが、強誘電性キャパシタを堆積し、パターニングし、第２の絶縁層内に 封入した後にのみ形成する。望ましくは、第２の絶縁層もＳＯＧである。トラン ジスタの活性領域と接触している配線層の部分は第１および第２の絶縁層を貫通 し、キャパシタと接触している配線層の部分は第２の絶縁層を貫通し、これら接 触部に接続している配線層の部分は第２の絶縁層上にある。 望ましくは、配線層は多層構造であって、第１層が白金シリサイド、第２層が チタンのような金属、および第３層が白金であるが、他の金属を用いてもよい。 上記の構造においては、配線層が第２絶縁層を貫通している以外は、ＳＯＧが キャパシタを完全に取り囲んでいる。絶縁層のＳＯＧをＳｉ₃Ｎ₄で代替してもよ いが、ＳＯＧが望ましい。 層状超格子物質の性能がチタンによって劣化する問題は、実質的に白金から成 る底部電極を用いることによって解決した。ＳＯＧ／白金界面は、従来の酸化シ リコン／白金界面の剥離の問題は無い。 亀裂および剥離を解消するためのもう一つの重要なファクターは、ＳＯＧの多 段階処理プロセスである。望ましくは、ＳＯＧ絶縁層を３段階以上で加熱し、各 加熱段階の温度をそれ以前の加熱段階よりも高い温度にすることである。各加熱 段階において温度を昇降させることも有益である。 従来のシリコン技術に匹敵する高品質のデバイスを製造するには、配線層用の コンタクトホールの作製プロセスも重要である。望ましくは、コンタクトホール 作製の各工程を含む単一のプロセスで各コンタクトホールを作製する。望ましく は、多段階エッチングプロセスを用い、第１のマスクパターンを介して第１のエ ッチングを行うことによりキャパシタに達するコンタクトホールを形成すると共 にトランジスタに達するコンタクトホールの始めの部分を形成した後、第２のエ ッチングパターンを介して第２のエッチングを行うことによりトランジスタの活 性領域に達するコンタクトホールを完成する。望ましくは、上記第２マスクパタ ーンのコンタクトホールサイズは、上記第１マスクパターンのコンタクトホール サイズと等しいか小さくする。この多段階エッチングプロセスにより、配線層と 他の回路要素との短絡発生を防止する。 高品質のデバイスの作製にはアニールプロセスが決定的な影響を持つことも見 出した。強誘電性層を、従来技術と同様に、堆積後直ちにアニールする。望まし くは、キャパシタの個々の電極も堆積後にアニールする。特に重要なのは、配線 層の堆積前の第２絶縁層のアニールである。望ましくは、第２絶縁層のアニール をコンタクトホールの２回のエッチングとエッチングとの間に行う。 低温アニールを、望ましくは窒素と水素の混合ガス中で、第１は配線層の堆積 と第２の配線層の堆積との間に行うことにより、ＭＯＳデバイスが強誘電物質ま たは層状超格子物質のプロセス無しに本来の電気特性に戻る。 上記プロセスは、アニールとベーキング以外のプロセスで従来のシリコンＭＯ Ｓ技術を使う。例えば、コンタクト形成プロセスには湿式エッチングを用いる。 キャパシタと金属のパターニングプロセスにはイオンエッチングを用いる。ＳＯ ＧおよびＢＰＳＧのような 従来のＭＯＳ材料を用いる。レジストプロセスおよびフォトプロセスも従来のも のである。 ＭＯＳの回復アニール工程以外の全てのアニール工程において、ＭＯＳ回路は 厚いＢＰＳＧ層およびＳＯＧ層に封入されている。シリコンＭＯＳ技術で普通に 用いられているＢＰＳＧおよびＳＯＧ以外の特別な隔離層またはバリア層を必要 としない。 以上をまとめると、本発明のプロセスおよび集積回路構造は、従来の強誘電物 質デバイス構造およびプロセスよりは、従来のＭＯＳ集積回路構造およびプロセ スの方に近い。同時に、本発明により製造した集積回路内の個々のＭＯＳデバイ スの電子的性能は、純粋なＭＯＳデバイスの性能の数％の範囲内であり、強誘電 物質デバイスおよび層状超格子物質デバイスの電子的性能は、単純な強誘電物質 デバイスおよび層状超格子物質デバイスの性能の数１０％の範囲内である。知ら れているかぎりにおいては、このことは強誘電物質デバイスおよび高誘電率デバ イスでこれまで達成されなかったことである。以下に、添付図面を参照し、本発 明の他の多くの特徴、目的および利点を説明する。 図面の簡単な説明 図１は、本発明による方法の諸工程を示すフローチャートであり、 図２は、第３の金属層あるいは配線層の堆積プロセスの諸工程を示すフローチ ャートであり、 図３は、シリコン基板、このシリコン基板内に形成されたドープされた井戸、 フィールド酸化層、トランジスタ、およびこのトランジスタ上の絶縁層を含む、 本発明の望ましい態様により作製途中のＭＯＳ集積回路の一部の断面図を示し、 図４は、図３のＭＯＳウェハの一部の拡大断面図であって、第１ＳＯＧ層を堆 積した後のキャパシタ上の絶縁層の構造をより詳細に示しており、 図５から図１０までは、図３のウェハの一部の断面図であって、第１ＳＯＧ層 上のキャパシタの作製を示しており、 図１１は、図３のウェハにおいて、第１ＳＯＧ層、キャパシタ、および第２絶 縁層を形成し、第１コンタクト部レジストを堆積させ、第１コンタクト部のフォ トおよびエッチング処理をした後の状態を示す断面図であり、 図１２は、図１１のウェハにおいて、レジストを除去し、ウェハをアニールし 、第２コンタクト部レジストを堆積させ、第２コンタクト部のフォトおよびエッ チング処理をした後の状態を示す断面図であり、 図１３は、図１２のウェハにおいて、レジストを除去し、第１の金属配線層を 堆積させた後の状態を示す断面図であり、 図１４は、図１３のウェハにおいて、第２および第３の配線層を堆積させた後 の状態を示す断面図であり、 図１５は、図１４のウェハにおいて、第３金属層のフォトマスクおよびエッチ ング処理により配線層をパターニングし、レジスト除去、配線層の平坦化、およ び絶縁キャップ層の堆積をした後の状態を示す断面図であり、 図１６Ａは、図１３のウェハにおいて、本発明の方法および装置のもう一つの 態様により、第１配線層のフォトマスクおよびエッチング処理とレジスト除去を した後の状態を示す断面図であり、 図１６Ｂは、図１６Ａのウェハにおいて、第２金属配線層を堆積させた後の状 態を示す断面図であり、 図１６Ｃは、図１６Ｂのウェハにおいて、第２配線層のフォトマ スクおよびエッチング処理とレジスト除去をした後の状態を示す断面図であり、 図１７は、図１６Ｃのウェハにおいて、第２および第３の配線層を堆積させた 後の状態を示す断面図であり、 図１８は、図１７のウェハにおいて、第３金属層のフォトマスクおよびエッチ ング処理により配線層をパターニングし、レジスト除去、配線層の平坦化、およ び絶縁キャップ層の堆積をした後の状態を示す断面図であり、 図１９から図２１までは、キャパシタをパターニングするプロセスのもう一つ の態様を示し、 図２２は、第１絶縁層と第１キャパシタ電極との間の異なる幾つかの界面につ いて２、４、６、８、１０ボルトでのヒステレシス曲線を示し、各曲線群につい て１０ボルトでのヒステレシス曲線について測定した２Ｐｒ、Ｅｃ＋、Ｅｃ−の 値を示しており、 図２３は、第３のアニール処理を行わずに作製したデバイスについて、作製過 程の幾つかの点について２、４、６、８、１０ボルトでのヒステレシス曲線を示 し、各曲線群について１０ボルトでのヒステレシス曲線について測定した２Ｐｒ 、Ｅｃ＋、Ｅｃ−の値を示しており、 図２４は、第３のアニール処理を行って作製したデバイスについて、作製過程 の幾つかの点について２、４、６、８、１０ボルトでのヒステレシス曲線を示し 、各曲線群について１０ボルトでのヒステレシス曲線について測定した２Ｐｒ、 Ｅｃ＋、Ｅｃ−の値を示しており、 図２５は、シリコンのエッチング処理を行わずに作製したＰＭＯＳ集積回路デ バイスについて４水準のゲート電圧についてドレイン電圧とドレイン電流との関 係を示しており、 図２６は、シリコンのエッチング処理を行って作製したＰＭＯＳ集積回路デバ イスについて４水準のゲート電圧についてドレイン電圧とドレイン電流との関係 を示しており、 図２７は、図１８のウェハの一部において寸法ａおよびｂを定義する図であり 、 図２８は、ｂ／（ａ＋ｂ）とアニール温度との関係のグラフであって、白金シ リサイド層の厚さが第４アニールの温度にどのように依存しているかを示してお り、 図２９は、ｂ／（ａ＋ｂ）とアニール時間との関係のグラフであって、白金シ リサイド層の厚さが第４アニールの時間にどのように依存しているかを示してお り、 図３０は、電流およびコンタクト抵抗が第４アニール後の負荷電圧によりどの ように変化するかを示すグラフであり、 図３１は、種々のガス雰囲気における第４アニール処理について、２、４、６ 、８、１０ボルトでのヒステレシス曲線を示し、各曲線群について１０ボルトで のヒステレシス曲線について測定した２Ｐｒ、Ｅｃ＋、Ｅｃ−の値を示しており 、 図３２は、前駆体溶液のビスマスを１０％過剰にして、タンタル酸ストロンチ ウムビスマスを用いて作製した強誘電物質キャパシタの、本発明による全処理過 程を行った後の状態について、２、４、６、８、１０ボルトでのヒステレシス曲 線を示しており、 図３３は、図３２のデバイスについて２Ｐｒとスイッチングサイクル数との関 係のグラフであり、このデバイスが疲労し難く、高い分極率を持つことを示して おり、 図３４は、本発明の方法により、第３金属層の堆積プロセスにおいて第１配線 層の堆積と第２配線層の堆積との間にＭＯＳアニールを行って作製したＰＭＯＳ 集積回路デバイスについて４水準のゲー ト電圧についてドレイン電圧とドレイン電流との関係を示しており、 図３５は、本発明の方法により、第３金属層の堆積プロセスにおいて第１配線 層の堆積と第２配線層の堆積との間にＭＯＳアニールを行って作製したＮＭＯＳ 集積回路デバイスについて４水準のゲート電圧についてドレイン電圧とドレイン 電流との関係を示しており、および 図３６は、前駆体溶液のビスマスを１０％過剰にして、タンタル酸ストロンチ ウムビスマスを用い、第３金属層の堆積プロセスにおいて第１配線層の堆積と第 ２配線層の堆積との間にＭＯＳアニールを行って作製した強誘電物質キャパシタ の、本発明による第２アニール後および全処理過程後の状態について、２、４、 ６、８、１０ボルトでのヒステレシス曲線を示している。 望ましい態様の説明 まず図１５に、本発明の望ましい態様による集積回路１００の一部の断面図を 示す。ここで注意すべきは、集積回路を示す各図は現実の半導体デバイスの特定 の部分の現実の断面図を示すものではなく、他の示し方よりも明瞭かつ十分に本 発明の構造および方法を描写するために用いた理想化した表現である。図示した 集積回路１００の一部は、トランジスタ７２とキャパシタ８０を含む１個のＤＲ ＡＭセルを代表している。集積回路１００は、基板７１、望ましくは単結晶シリ コンウェハ上に、トランジスタ７２が形成されている。トランジスタ７２は、基 板７１のドーピング領域により形成されたソース／ドレイン活性領域７３Ａおよ び７３Ｂと、ゲート７４をを含む。集積回路１００は更に、フィールド酸化領域 ７５と、上にキャパシタ８０が形成された第１絶縁層７７とを含む。図４に第１ 絶縁層７７をより詳細に示してあり、ゲート酸化膜７７Ａと熱酸化膜７７Ｂは、 周知のように、別の工程で形成されているが同一物質なので実質上合体している 。望ましくは、第１絶縁層７７は更に、ＡＰＣＶＤ ＮＳＧ（atmospheric pres sure chemical vapor deposited non-doped silicon glass:大気圧化学蒸着した ノンドープシリコンガラス）層７７Ｃ、ＢＰＳＧ（borophosphosilicate glass: ボロフォスフォシリケートガラス）層７７Ｄ、およびＳＯＧ（spin-on glass） 層７７Ｅをも含む。また図１５において、キャパシタ８０は、第１の電極８１と 、中間層８２と、第２の電極８４とを含み、該中間層８２は強誘電物質または層 状超格子物質であってよく、この層状超格子物質は強誘電物質であってもなくて もよいが一般には高誘電率物質である。第２の絶縁層８６はキャパシタ８０上に あり、しばしばメタライゼーション層と呼ばれる配線層８８は、活性領域７３Ｂ を第１電極８１に、また活性領域７３Ａおよび第２電極８４を回路の他の部分に 、それぞれ接続している。配線層８８は望ましくは多層構造であって、活性領域 ７３Ａおよび７３Ｂに接触している第１層９０と、第２層９１と、キャパシタ電 極８１および８４の表面９９および９７にそれぞれ接触している第３層とを含む 。キャップ層９５は望ましくは燐ドープＳＯＧであって、この集積回路の層状構 造を完成させる層である。周知のように、この集積回路１００はウェハ上に作製 された後、数百個の各集積回路チップに切断されるが、個々のチップには数千個 または数百万個のセル７６が含まれている。その後、各チップはパッケージされ て集積回路完成品となる。 当業者には認識されるはずであるが、従来技術の強誘電物質集積回路チップと は異なり、上記の集積回路完成品１００は従来のＭＯＳ型ＤＲＡＭチップと非常 に良く似ていて、ＭＯＳトランジスタが ＢＰＳＧ等の酸化物中に深く埋め込まれており、平坦な配線層でモモリセル７６ とのコンタクトを取ってある。キャパシタ８０は、従来のＤＲＡＭ集積回路のキ ャパシタのように深くは埋め込まれていないが、強誘電物質キャパシタおよび層 状超格子物質キャパシタは従来のＤＲＡＭキャパシタよりも照射損傷に対して耐 久性がはるかに高いので、信頼性が損なわれることはない。 以下により詳細に説明するように、強誘電物質および層状超格子物質以外につ いては、処理プロセスと物質の組み合わせおよび処理プロセスの手順が新規では あるが、ここの処理プロセスと物質はＭＯＳ型ＤＲＡＭ技術の分野で当業者が周 知のものである。また図２２〜図３６に示したデータから、本発明の構造および 方法によれば優れた電子特性を有する集積回路が得られることが分かる。すなわ ち、本発明の構造および方法を用いることにより、既存のＭＯＳ製造設備におい て高性能の強誘電物質集積回路および層状超格子物質集積回路を製造することが できる。 上記のとおり、キャパシタ８０の中間層８２は強誘電物質または層状超格子物 質であってよい。この強誘電物質は、ＰＺＴその他層状超格子物質でない物質で あってよい。層状超格子物質としては、タンタル酸ストロンチウムビスマス、ニ オブ酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマスタンタル、ニ オブ酸鉛ビスマス等の室温で強誘電性である物質、およびタンタル酸バリウムビ スマス、タンタル酸鉛ビスマス、ニオブ酸バリウムビスマス等の室温で強誘電性 でない物質がある。これら層状超格子物質のうちで特に最後の３物質は高誘電率 、すなわち５０を超える誘電率、を持つ傾向がある。より一般的に表現すると、 層状超格子物質は、ストロンチウム、カルシウム、バリウム、ビスマス、カドミ ウム、鉛、チタン、タンタル、ハフニウム、タングステン、ニオブ、ジルコニウ ム、ビスマス、スカンジウム、イットリウム、ランタン、アンチモン、クロム、 およびタリウム等の金属の複合酸化物を含む。これら複合酸化物は、層状超格子 すなわち全く別のサブ格子の層が交互に積層した結晶格子を自然に形成している 。一般に、個々の層状超格子物質は上記金属のうち２種以上を含んでおり、例え ば、バリウムとビスマスとニオブで、層状超格子物質であるニオブ酸バリウムビ スマスＢａＢｉ₂Ｎｂ₂Ｏ₉が形成されている。物質３０は誘電性物質、強誘電物 質、または両者であってよい。誘電性物質である場合にはキャパシタ１６が誘電 性物質キャパシタになるし、物質３０が強誘電物質である場合にはキャパシタ１ ６が強誘電物質キャパシタになる。層状超格子物質は最も一般的には次式（１） で一括して表すことができる。 ここで、A1，A2...Aj はペロブスカイト型構造中のＡサイト元素、例えばスト ロンチウム、カルシウム、バリウム、ビスマス、鉛等を表し、S1，S2...Sk は超 格子生成元素、すなわち通常はビスマスであるがその他イットリウム、スカンジ ウム、ランタン、アンチモン、クロム、タリウム等の原子価が＋３の元素を表し 、B1，B2...B1 はペロブスカイト型構造中のＢサイト元素、例えばチタン、タン タル、ハフニウム、タングステン、ニオブ、ジルコニウム等の元素を表し、Qは アニオン、すなわち通常は酸素であるがその他フッ素、塩素の元素またはこれら の合成物、例えばオキシフロライド、オキシクロライド等を表している。式（1 ）中の上添字は各元素の原子価を示し、下添字は化合物１モル中のその物質のモ ル数、あるいは単位セルで表示した場合は、単位セル中のその元素の平均原子個 数を示す。下添字は整数または分数である。すなわち、式（1）は単位 セルが材料内で変動する場合を含んでおり、例えばＳｒ．₇₅Ｂａ．₂₅Ｂｉ₂Ｔａ₂ Ｏ₉は、平均でＳｒが７５％の頻度でＡサイト原子でありＢａが２５％の頻度で Ａサイト原子である。化合物中のＡサイト元素が１種類のみである場合、それは “Al”元素で表示され、w2...wj は全て０である。化合物中のＢサイト元素が１ 種類のみである場合、それは“B1”元素で表示され、y2...yl は全て０であり、 そして超格子生成元素についても同様である。通常は、Ａサイト元素が１種類、 超格子生成元素が１種類、Ｂサイト元素が１種類または２種類であるが、本発明 は両サイトおよび超格子生成元素が多種類になり得る場合も含むことを意図して いるので、式（1）はより一般的な形で表示した。zの値は次式から求まる。 （2）（a1w1＋a2w2...＋ajwj）＋（s1x1＋s2x2...＋skxk）＋（b1y1＋b2y2...＋ bjwj）＝2z 本発明による望ましい方法を以下に説明する。方法の説明と併せて、図２２〜 ２６および図２８〜３６に示した本発明の種々の側面を示すデータについても説 明する。これらの図は図２２に示したようなヒステレシス曲線を含む。各ヒステ レシス曲線は、ボルトで表示した負荷電圧と、マイクロクーロン／平方ｃｍで表 示した分極電荷との関係を示す。一般に、数水準の電圧、通常は２ボルト、４ボ ルト、６ボルト、８ボルト、および１０ボルト、についてヒステレシスを示した 。何本かのヒステレシス曲線を示した図２２のような図においては、一番下の曲 線についてのみスケールを示したが、他も同様である。一般に、分極率２Ｐｒ（ 単位：マイクロクーロン／ｃｍ²）および正と負の抗電界Ｅｃ＋とＥｃ−を、各 ヒステレシス曲線に併記した。ヒステレシスの測定は、特に断らない限り非補償 Sawyer-Tower回路について行った。分極電荷２Ｐｒは、図１５の８０のようなキ ャパシタを完全にスイッチしたとき生ずる電荷、すな わち一つの向き、例えば図１５で上向きに分極した状態から、逆の向き（図１５ では下向き）に分極した状態にスイッチしたときに生ずる電荷である。記載した ２Ｐｒの値は、特に断らない限り、最高電圧でのヒステレシス測定により得た値 であり、単位はマイクロクーロン／ｃｍ²である。２Ｐｒの値が大きくなる程、 強誘電物質記憶素子その他ほとんどの用途での物質の性能が向上する。抗電界は 物質を一つの分極状態から他の分極状態へスイッチさせるのに必要な電界の大き さの尺度であり、単位はキロボルト／ｃｍで表示する。負の抗電界Ｅｃ−はヒス テレシス曲線がその負側で電界軸（ｘ軸）と交差する点であり、正の抗電界Ｅｃ ＋はヒステレシス曲線がその正側で電界軸と交差する値である。実際の電子デバ イスについては、抗電界は漂遊電界によって分極のスイッチングが起きないよう に十分大きくなくてはならないが、あまり大き過ぎるとデバイスの作動に大きな 電圧が必要になる。図中および説明で用いたその他のパラメータおよび用語につ いては、各図についての説明の際に説明するか、説明の流れから明瞭になるよう にした。 図１〜３において、望ましい方法は、図３の構造を作製する従来のＭＯＳプロ セスの３５工程を含んでおり、それ以降の工程３６から工程６９の幾つかは、図 １４の構造が作製される本発明の新規な部分に従来のＣＭＯＳ完成用工程７０を 加えた多段階の工程である。最初の３５工程で作製されるＣＭＯＳ構造は、基板 （望ましくは単結晶シリコン）、活性領域井戸７３Ａおよび７３Ｂ（この態様で はＮＭＯＳ構造の場合にはＮ＋にドープしてある）、フィールド酸化領域７５、 ゲート絶縁膜７７Ａ（望ましくは二酸化シリコン）、ゲート７４（望ましくはポ リシリコンで形成）、および絶縁層７７（本発明の新規なプロセスおよび物質に より形成される一番目の絶縁層なので「第１絶縁層」と呼ぶ）を含む。図４に示 したように、 用いた従来のＣＭＯＳプロセスにおいては、第１絶縁層７５は、トランジスタ７ ２上の熱酸化層７７Ｂ、この熱酸化層７７Ｂ上のＡＰＣＶＤＮＳＧ７７Ｃ、およ びこのＡＰＣＶＤＮＳＧ７７Ｃ上のＢＰＳＧの層７７Ｄを含む。図２２の曲線（ a）に示したように、従来技術の教示により白金／チタン電極を用いた場合は分 極率２Ｐｒが１８．６１である。これは、ＣＭＯＳプロセス無しで行った試験キ ャパシタで得られた２４〜２５よりもかなり低い。更に、かなりの処理工程が残 されているので、集積回路完成品が作製されるときまでには分極率が更に低下す ると予測される。図２２の曲線（b）に示されるように、Ｐｔ／Ｔｉ電極は他の 表面についても一様に悪い結果をもたらす。熱酸化ＳｉＯ₂上の白金単体の電極 は良好な結果をもたらしたが、熱酸化ＳｉＯ₂は従来のＣＭＯＳプロセスとは相 容れない。従来のＢＰＳＧ層上の白金も良好な結果は得られなかった。明らかに ＢＰＳＧの場合は結果に何らかの劣化が生じた。その理由は恐らく、従来技術に おいて報告されているガリウム砒素のガス放出と同様に、アニール中にＢＰＳＧ 中の燐とボロンのガスが放出されたためである。しかし、この劣化は恐らくアニ ール中のＢＰＳＧの収縮によるものである。その対策として、ＢＰＳＧをＳＯＧ の薄い層で被覆すればＢＰＳＧの収縮に対するバッファになるはずであるし、ま た図２２の（e）に示したように、これが正しいことが実証されたばかりでなく 、ＳＯＧが熱酸化層の結果についても分極率を高めた。市販のＳＯＧは非常に種 類が多く、例えばAllied Chemical から市販されているＡＣＣＵＧＬＡＳＳ１１ １（登録商標）のようなシリケート系ＳＯＧや、同じくAllied Chemical から市 販されているＡＣＣＵＧＬＡＳＳＰ１１４（登録商標）のようなフォスフォシリ ート系ＳＯＧがある。ＡＣＣＵＧＬＡＳＳ１１１（登録商標）のようなシリケー ト系ＳＯＧを用いると、バッファ層７７Ｅにつ いてのデータが最良の結果になることが分かった。１１１（登録商標）は、約１ ０重量％の−ＣＨ₃を有するメチルシロキサンポリマーを含む。厚さが約１００ ０Åのときに良好な結果、２４．５８の２Ｐｒが得られる。この結果は層が２０ ００Åのときに僅かに減少し、これは小さな変化ではあるがサンプル間のばらつ きの原因になる。しかし、３０００Åのときには減少が無視できない。したがっ て、約１０００ÅのＳＯＧ層７７Ｅが望ましい。 以上に基づいて、本発明の望ましい方法では、酸素中、８００℃、３０分のプ リベークをウェハに施した後、１５００ｒｐｍ、３０秒でのスピンオングラス塗 布を、望ましくは１回のコーティングで厚さ約１０００Åで行う。このＳＯＧを 、炉内で窒素中、４５０℃、６０分そして酸素中、８００℃、３０分のベーキン グを行う「多段階アニール」により乾燥および硬化させる。以下に詳細に説明す るように、多段階アニール処理においては、温度を乾燥、硬化、およびベーク処 理において望ましくは３段階以上で昇降させるので、記載した各温度および各時 間は各処理における最高温度およびその温度での時間である。次に、第１金属堆 積工程４０においてスパッタにより白金を２０００Å堆積させて第１電極８１を 形成する（図５）。次に、第１金属層のアニールを８００℃で３０分行う。この アニールは任意であるが、望ましい態様に含まれる。 種々のアニール温度で白金／チタン電極を試験した結果、ｐｔ／Ｔｉ電極の性 能が低い原因は、ＰｔＴｉ_xの突起の形成により白金層の表面が粗くなることで あることが分かった。白金のスパッタ前にチタンをＴｉをアニールすると突起が かなり減少することが分かった。このように、白金を堆積させる前にチタンをア ニールするのであれば、従来のＰｔ／Ｔｉ第１電極８１を用いることが考えられ る。 図５〜１０および図１において、次の処理工程として、中間層８２を堆積させ る。中間層８２は、強誘電物質特に層状超格子強誘電物質の１種でもよいし、強 誘電性ではない層状超格子高誘電率物質でもよい。強誘電性層状超格子物質のほ とんどは高誘電率をも持っていることは着目される。層８２は、ここで参考とし て引用する米国特許出願第07/981,133号および第08/065,656号に記載されている 方法で形成することが望ましい。その実施例の全てにおいて、選択した物質は前 駆体溶液中に１０％過剰のビスマスを含有させたタンタル酸ストロンチウムビス マス（ＳｒＴｉ₂Ｔａ₂Ｏ₉）であった。この前駆体溶液を、ウェハに１５００Ｒ ＰＭで３０秒間スピンコートする。次に、第２金属層の堆積工程２４において、 スパッタにより白金を２０００Å堆積させて第２電極８４（図５）を形成する。 次に、第２金属層のフォトマスク工程と第２金属層のエッチング工程を行う。こ れは、従来のレジスト堆積、フォトマスク、およびイオンエッチングの後にレジ スト除去によって行う。図８に示したように、このイオンエッチングは層８２内 にある程度進行する。次に、望ましいが任意であるアニールを酸素中で８００℃ で３０分間行う。このアニールは、強誘電物質層または層状超格子物質層８２の 堆積後２番目のアニールなので第２アニールと呼ぶ。図９および１０に示した態 様においては、次の工程として、フォトマスクとエッチングにより第１電極８１ をパターニングし、レジストを除去し、フォトマスクおよびエッチングにより中 間層８２をパターニングし、またレジストを除去する。あるいは、層８２をパタ ーニングした後に第１電極のパターニングを行ってもよい。もしくは、第１電極 をパターニングし、第１電極をパターニングし、そして層８２をパターニングし てもよい。 図１９〜２１に、キャパシタのパターニングの別の態様を示す。 この方法では、第２電極１８４を図１９のようにパターニングし、第２アニール を行い、第１電極１８１と中間層１８２の両端１８２Ａおよび１８２Ｂとをパタ ーニングし、次に層１８２の部分１９１と延長部１９２との間の層１８２内にビ ア１９３を形成する。この態様において、キャパシタ１８０はＣＭＯＳトランジ スタが右にある場合を想定して延長部１９２を設け右の部分１９１へ向いた方位 にしてあるのは、図３〜１８に示した以外の方位でトランジスタおよびキャパシ タが種々の配置をとった場合も考慮していることを示すためである。この態様に おいては、配線層とキャパシタ１８０とのコンタクトは、ビア１９３で第２絶縁 層を貫通して第１電極１８１に達するコンタクトホールを通して行われる。ビア １９３を設けたこの態様は、層１８２の延長部１９２が電極１８４と１８１との 短絡を防止するので、一般的に望ましい。この場合にも電極１８４および１８１ および層１８２のパターニングは種々の順序で行うことができる。図１に示した 望ましい態様においては、第２電極１８４をパターニングし、ビア１９３を形成 した後、中間層１８２の両端１８２Ａおよび１８３Ｂと第１電極とを一緒にパタ ーニングする。この場合も、パターニングは全て従来のレジスト堆積、フォトマ スク、およびエッチングを行った後に、イオンエッチングおよびレジスト除去す ることにより行う。図１１において、第２絶縁層８６は、キャパシタ８０のパタ ーニング後に堆積させる。その際、キャパシタと各配線層との間の絶縁層の形成 に、従来の強誘電物質およびＭＯＳプロセスにおけるＣＶＤフォスフォシリケー トグラスのような物質を用いると、層状超格子物質の強誘電性能が低下し易い。 そこで、第１絶縁層で成功し、優れた結果が得られることが分かっているＳＯＧ が候補に挙げられる。しかしこの場合には、Allied Chemical から市販されてい るＡＣＣＵＧＬＡＳＳ Ｐ１１４Ａ（登 録商標）のようなフォスフォシリケートグラスが望ましいが、ＡＣＣＵＧＬＡＳ Ｓ１１１（登録商標）のようなシリケート系ＳＯＧでもよい。前記のように、１ １１（登録商標）材料は約１０重量％の−ＣＨ₃を含有するメチルシロキサンポ リマーを含む。シリケート系ＳＯＧは誘電性、密度、硬化時の低収縮性が優れて おり、スピン処理時の取扱い性も良い。フォスフォシリーケートグラス系のＰ１ １４Ａ（登録商標）は５重量％のＰ₂Ｏ₅を添加したシリケートを含む。したがっ て、フォスフォシリーケートグラスのスピンオンプロセスは、外囲の湿気を避け るように注意して設計しなければならず、スピン中の相対湿度を４０％±５％に 維持すべきである。しかし、これが可能ならば、フォスフォシリーケートは４２ ５℃より高温で硬化させると膜の密度が向上するし、この高温によりその誘電特 性も向上し、同時にこの高温でシロキサンのメチル基がほとんど硬化を生じない シアノール基と置換されて失われるから、フォスフォシリーケートは望ましい。 アニール温度８００℃では、Ｐ１１４Ａ（登録商標）の収縮は１１１（登録商標 ）に近い。更に、フォスフォシリーケートのエッチレートは従来のＣＶＤ酸化物 と同様であり、Ｎａゲッターとしての容量も従来のＰドープ酸化膜とほぼ等しい 。シロキサン膜は、ビアまたはコンタクトマスクを介してＯ₂プラズマエッチン グによるレジスト除去時に酸化し易い。この酸化があるとシロキサン膜は多孔質 の吸湿性材料に変化し、その結果水分が放出され汚染の問題を生ずる原因になる 。更に、基板上にダストが存在するとこれが１１１（登録商標）膜の亀裂発生の 引き金になることが分かった。フォスフォシリーケートにはこれらの問題がない 。本発明の方法により第２絶縁層を堆積させる条件下ではフォスフォシリーケー トはシロキサンよりも亀裂発生が少ないことが分かった。 フォスフォシリーケートグラスを、塗布１回当たり１５００ＲＰＭ、３０秒の スピンコートにより塗布し（３回塗布が望ましい）、約３０００Åの厚さにする 。このＳＯＧを乾燥、硬化、Ｎ₂中４５０℃、６０分の硬化処理を含む多段階ア ニールでベーク、そしてＯ₂中で８００℃、３０分のハードベークを行う。特に 重要なことは、ハードベークを窒素中で行ったサンプルの少なくとも幾つかは剥 離が発生したので、ハードベークは酸素中で行うことである。この場合にも、以 下で詳細に説明するように、硬化処理およびハードベーク処理においては温度を ３段階以上に昇降させることが望ましい。 再び図１１に着目すると、第２絶縁層８６を形成した後に、レジスト層１０３ を堆積させ、従来のフォトマスクプロセスを行う。次に、第１コンタクトホール のエッチングを、１ＨＦ（４９％）＋６ＮＨ₄Ｆ（４０％）で３分間行う。この 「ソフト」酸化膜エッチングは、第２絶縁層のＳＯＧと第１絶縁層のＳＯＧおよ びＢＰＳＧとを貫通し、白金電極８１および８４上とＡＰＣＶＤ ＮＳＧ７７Ｃ （図４）上で停止する。レジスト１０３を除去した後、酸素中で８００℃、３０ 分のハードベークを含む第３の多段階アニールを行う。このアニールの際の温度 は以下に説明するように段階的に昇降させる。 第２絶縁層形成中のこの第３のアニールはハードベーク工程５７と組み合わせ てもよい。すなわち、ハードベーク工程５７を省略し第３アニール工程６１をそ の代わりに行う。あるいは、第３アニール工程６１をハードベーク工程５７と同 時に行ってもよい。しかし、望ましい態様においては、これらの工程を両方とも 行い、第３アニール工程は２回のコンタクトホールエッチングの間に行う。この 工程をどのようなタイミングで行うとしても、６００℃〜８００℃ の範囲内の高温でのアニールを第２絶縁層の堆積工程と配線層の堆積工程との間 で行うことが重要である。工程１〜３５で作製したＭＯＳ構造の問題を生じさせ ないために、このアニールは、コンタクトホールが完全に形成された後、すなわ ち以下に述べる第２エッチングの後に行わないことが望ましい。第３アニールは 窒素中、酸素中、または窒素と酸素の混合ガス中で行ってよいが、酸素中が望ま しい。この場合にも、以下に説明するように、温度は３段階以上で昇降させるこ とが望ましい。図２３は、第３アニールを行わなかった処理プロセスの種々の時 点で測定した４つのヒステレシス曲線の組を、図２４は第３アニールを行った処 理プロセスの上記と同様な時点で測定した４つのヒステレシス曲線の組を示す。 図２４を見ると、２ＰＲの値は処理プロセスを通して一貫して低下しており、１ ４．９２マイクロクーロン／ｃｍ²から第４アニール後の１０．３０マイクロク ーロン／ｃｍ²になっている。図２５を見ると、２ＰＲは最初は同じく第２アニ ール後の１４．９２マイクロクーロン／ｃｍ²であり、やはり第２絶縁膜８６の ＳＯＧ被覆後に１３．２２マイクロクーロン／ｃｍ²に低下し、次に第３アニー ル後の１４．８８マイクロクーロン／ｃｍ²まで上昇し、そして最後に第４アニ ール後の１４．６６マイクロクーロン／ｃｍ²になっており、この最終値は同じ 処理プロセスで第３アニール無しのときよりも４．３マイクロクーロン／ｃｍ² だけ高い。 図１２において、第３アニール工程６１の後、もう一つのレジスト層１１２を 堆積させ、またコンタクトホールのフォトマスク工程を行う。図示した態様にお いては、マスク内のコンタクトホールのサイズは、レジスト１１２内の１１０の ような孔の幅によって決定される得るものであって、図１１のコンタクトホール のエッチングに用いたマスク内の孔のサイズと同じであるが、このマスクにより レジスト内に開けられるのはコンタクトホール１０５および１０６のみである。 あるいは、第２のコンタクトホール用マスクの孔のサイズは第１マスクの孔より も小さくてもよい。レジスト内に孔１１０を開けた後、１ＨＦ（４９％）＋６Ｎ Ｈ₄Ｆ（４０％）中で７分間のエッチングを行うことによりシリコン基板７１上 の活性領域７３Ａおよび７３Ｂに達するコンタクトホール１０５および１０６を 掘り下げる。この第２エッチングは、「硬い」酸化層７７Ｃ、７７Ｂ、および７ ７Ａ（図４）を貫通して進行する。この望ましい態様においては、この第２コン タクトエッチングは、９６ＨＮＯ₃（６０％）＋３ＣＨ₃ＣＯＯＨ（９９．７％） ＋１ＨＦ（４９％）＋１００Ｈ₂Ｏ中で２０秒の短時間シリコンエッチングも含 む。このエッチングは、良好な電子特性を得るために重要である。図２５には、 シリコンエッチング無しで作製したデバイスについてゲート電圧２ボルト、３ボ ルト、４ボルトおよび５ボルトの場合のドレイン電流をドレイン電圧の関数とし て示し、図２６には、シリコンエッチングを行って作製した同じデバイスについ て同様の曲線を示す。ドレイン電圧に対するドレイン電流の応答は、シリコンエ ッチングにより約５０％向上している。 上記第１および第２のエッチングを一括して一回でコンタクトエッチングを行 うことも可能であるが、一回でエッチングするとコンタクトホールは鉛直に対し て外向きのテーパ角度が非常に大きくなる。それによって処理プロセス上の許容 誤差が厳しくなり、配線金属と他の導電ラインとの短絡の可能性が高くなる。し たがって多段階エッチングが非常に望ましい。 第２コンタクトエッチングの後、レジスト１１２を除去してから、自然酸化膜 エッチングとして第３コンタクトエッチングを行うことが望ましい。このエッチ ングにより、配線層を堆積する直前に、 シリコン表面の自然酸化膜を除去する。エッチング液としては１ＨＦ（４９％） ＋２４９Ｈ₂Ｏが望ましく、エッチング時間は２分が望ましい。この自然酸化膜 の第３コンタクトエッチングはＭＯＳデバイスの良好な電子特性を得るために重 要である。 金属配線層８８は、この処理プロセスで堆積させる３番目の金属層なので第３ メタライゼーション層と呼び、上記の自然酸化膜エッチングの後、堆積させる。 この工程６６は白金のような金属を１層堆積させてもよいが、望ましい態様にお いては図１４に最もよく示されるように、厚さ約５００Åの白金の第１配線層８ ９と、厚さ約５００Åのチタンの第２配線層９１と、厚さ約４０００Åの白金の 第３配線層９３というように３層の金属層を別個に堆積させることが望ましい。 この堆積はスパッタにより行うことが望ましい。以下に説明するように、チタン 層９１は白金シリサイド層９０（図１５）の深さを制御するバリア層として作用 する。白金シリサイド層９０は、活性領域７３Ａおよび７３Ｂと配線層８８との 間のオーミックコンタクトを形成する。図１３において、望ましい態様において 、第３メタライゼーション処理６６は厚さ約５００Åの白金の層８９を堆積させ る第１配線層堆積工程を含む。それに次いで、以下に説明するＭＯＳアニール工 程６６Ｂを行ってもよい。次に、同じく厚さ約５００Åのチタンの第２配線層を 堆積させた後（図１４）、第３配線層９３として望ましくは厚さ約４０００Åの チタンの層を堆積させる。図１５において、第３の金属層用レジスト層を堆積さ せ、従来のフォトマスクおよびイオンエッチングを行ってコンタクト部をパター ニングし、そしてレジストを除去する。得られた配線層８８は３つの層９０、９ １、９３を含み、部分１１５および１１６はそれぞれ活性領域７３Ａおよび７３ Ｂ上にあり、部分１１８は第１電極８１の表面９９上にあり、部分１１９は第２ 電極８４の表 面９７上にあり、部分１１７は部分１１６と１１８とを接続している。部分１１ ５および１１６は第２絶縁層８６および第１絶縁層７７を貫通してそれぞれ活性 領域７３Ａおよび７３Ｂに達しており、部分１１７は第２絶縁層８６上にあり、 部分１１８および１１９は第２絶縁層８６を貫通してそれぞれ第１電極８１のコ ンタクト表面９９および第２電極の表面９７に達している。部分１１６と１１８ は部分１１７によって電気的に接続されており、それにより活性領域７３Ｂを第 １電極８１の表面９９と電気的に接続している。他の態様として、キャパシタ８ ０は両方向のいずれかの電界または電圧を負荷されて作動するので、活性領域７ ３Ｂは第２電極８４に接続されていてもよい。 図２および図１６〜１８に、多層配線層２８８と第２絶縁層８６との接合力を 強化する本発明の別の態様を示す。この態様においては、第３メタライゼーショ ン層２８８を形成するまでの工程および構造は全て図３〜１３を参照して説明し た前記の態様におけるのと同じであるので、それらに関する参照符号はそのまま 用いる。この態様の処理プロセスを図２に示す。前記のプロセスと同じく、この プロセスも最初の工程は第１配線層堆積工程６６Ａであり、厚さ約５００Åの白 金の層を堆積させる。この層は図１３に８９として示した。次に、前記し以下に も説明するが、任意のＭＯＳアニール工程６６Ｂを行う。これは図２に示してあ る。この別の配線層プロセスにおいて、次は、ネガ型レジストによる第２コンタ クトエッチングと同じマスクを用いて第１配線層フォトマスク工程であり、その 次に第１配線層エッチング６６Ｄを行い、最初の第１配線層８９のうち小さな部 分２８９のみをコンタクトホール１０５および１０６の底部に残す（図１６Ａ） 。次にレジスト除去工程６６Ｅを行う。次いで、やはり厚さ約５００Åのチタン の第２配線層２９１を堆積 させる（図１６Ｂ）。次いで、第２配線層のフォトマスク工程を行う（図１６Ｃ ）。これには、第１コンタクトエッチングと同じ孔サイズのマスクと、ポジ型レ ジストとを用いることが望ましいが、キャパシタ８０の開孔１０７および１０８ を再開口する。次に、工程６６Ｈで第２配線層２９１を、望ましくはイオンエッ チングにより、エッチングする。マスク孔は同一サイズではあるが、始めに工程 ５９で孔を開口させた湿式エッチングではレジスト下がオーバーエッチングされ 、開口される孔の半径がマスク孔の半径よりも「ｄ」だけ大きくなる（図１６Ｃ ）のに対し、イオンエッチングならマスクパターンにほぼ忠実にエッチングされ （図中直径「ｃ」で示す）、オーバーエッチ領域を薄いチタン層１１３が充填す る形になる。したがってこの技術によれば、チタン中間層２９１が、ＳＯＧ層８ ６と白金層２９３（図１７）との間の領域を完全に覆った状態が得られる。工程 ６６１では、レジストを除去した後、厚さ約４０００Åの白金の第３配線層２９ ３を堆積させる（図１７）。図１８において、第３の金属用レジスト層を堆積さ せ、従来のフォトマスクおよびイオンエッチングを行ってコンタクトをパターニ ングし、そしてレジストを除去する。得られた配線層２８８は、活性領域７３Ａ および７３Ｂ上の部分２１５および２１６では３つの層２９０、２９１、２９３ を、第１電極８１の表面９９上の部分２１８では１つの層２９３を、第２電極８ ４の表面９７上の部分２１９では一つの層２９３を、そして部分２１６と２１８ を接続する部分２１７では２つの層２９１、２９３を、それぞれ含む。部分２１ ５および２１６は第２絶縁層８６および第１絶縁層７７を貫通してそれぞれ活性 領域７３Ａおよび７３Ｂに達し、部分２１７は第２絶縁層８６上にあり、部分２ １８および２１９は第２絶縁層８６を貫通してそれぞれ第１電極８１のコンタク ト表面９９および第２電極の表面９７に 達する。部分２１６および２１８は部分２１７により電気的に接続され、それに より活性領域７３Ｂを第１電極８１の表面９９に接続している。配線層２８８と 第２絶縁層８６の間のコンタクト領域全体にわたって第２絶縁層８６の全表面と チタン層２９１が接触していることにより、配線層２８８と第２絶縁層８６との 接合力が強化される。 配線層８８および２８８を完成した後に、最終アニールを行う。この最終アニ ールは窒素中、４２５℃、３０分で行うことが望ましい。このアニールによって 、白金の第１金属層８８および２８９が基板７１と接触する部分でシリコンと結 合して白金シリサイドを形成する。この白金シリサイド層９０および２９０は優 れたオーミックコンタクトとなる。図３０に示したように、コンタクト抵抗は平 坦であり、電圧によってほとんど変化せず、電流が電圧の線型関数になっている 。しかし、白金シリサイド層９０および２９０の深さは、ＭＯＳトランジスタの 拡散深さを考慮して注意深く制御し、トランジスタの電子的パラメータが低下し ないようにする必要がある。第４アニールの温度および時間に対する白金シリサ イド層９０の深さの依存性を図２７〜２９に示す。図２７はパラメータ「ａ」お よび「ｂ」を定義するもので、「ａ」は最初の白金層８９の厚さであって、白金 から白金シリサイドへの変換で大きな体積変化は無いと仮定すると、「ａ」は、 白金８９の全部が白金シリサイド９０に変換したときにシリサイド９０がシリコ ン基板７１の表面７１Ａから上方へ拡張した距離であり、「ｂ」は白金シリサイ ド層９０が表面７１Ａから下方へ拡張した距離である。図２８に示したように、 ３００℃未満では白金シリサイドは全く形成されず、３００℃を超えると白金シ リサイド９０の厚さは温度と伴に急速に増大し、そして約３５０℃になるとｂ／ （ａ＋ｂ）が一定になり、白金の全部が 白金シリサイドに変換したこと、すなわち白金シリサイド層９０の厚さも一定の はずであることを示している。チタン層９１は白金シリサイド層の成長を停止さ せるバリアとして作用する。図２９において、一定温度４２５℃において、白金 シリサイド層９０の厚さは時間と伴に増大しており、約１０分以降は一定になっ ている。この場合にも、チタン層９１および２９１は白金シリサイド層の成長を 停止するバリアメタルとして作用している。約６００℃の最終アニール温度では 配線層の金属色が失われて金属の劣化していることを示し、８００℃のアニール 温度では白金／チタン／白金の構造が壊れ、チタンはバリアとして作用しなくな る。上記から、最終すなわち第４アニールは３５０℃〜６００℃とすべきである 。 図３１に、タンタル酸ストロンチウムビスマスの第３アニール後のサンプル１ 個と、その後に種々のガス中で第４アニールを行ったサンプル３個とについて、 ヒステレシス曲線および２ＰＲ、Ｅｃ＋、Ｅｃ−の値を示す。結果はガスによっ て多少の差があり、窒素中に５％Ｈ₂ガスを添加した混合ガスの結果が最良であ り、窒素ガスが最悪である。ただしその差は大きくはない。 図１５および１８において、第４アニール後に、配線層を平坦化し、キャップ 層９５（図１５）および１９５（図１８）として望ましくは燐ドープＳＯＧを堆 積させる。次に、従来のプロセス工程により集積回路ウェハを切断し、パッケー ジして従来のリード等を持つ集積回路チップにする。 以上の説明において、硬化処理中、ハードベーク中、およびアニール中に温度 を段階的に昇降させることを繰り返し述べた。層状超格子デバイスを作製するプ ロセスは最初に単純なキャパシタから始まり、被覆されたキャパシタへ、そして ＭＯＳプロセスへと発展したので、多段階温度昇降プロセスの必要性がより大き くなることが 分かった。例えば表１を参照すると、被覆されたキャパシタの作製までプロセス を発展させた場合には、ＢＰＳＧ上のＳＯＧを先ず乾燥させた際に３段階の乾燥 処理として１００℃で２分間、次に１６０℃で２分間、そして２５０℃で２分間 の乾燥を行い、硬化処理は省略し、次にハードベークを酸素中において７００℃ で３０分間行った。これによって何の問題も無いＳＯＧ層が形成されることが分 かった。次に、短時間の１段階アニールを試験し、ハードベークを酸素中におい て８００℃で３０分間行った。その結果得られたＳＯＧには気泡と亀裂があった 。そこで次に、プロセスを「低速化」し、硬化処理をＮ₂中において４２５℃で ６０分間行った後、ハードベークをＯ₂中において８００℃で３０分間行った。 これにより何の問題も無いＳＯＧが得られた。しかし、同じ「アニール」処理を ＣＭＯＳトランジスタを備えた基板で試験してみると、得られたＳＯＧには亀裂 があった。ベークをＮ₂中において８００℃で３０分間行うと結果は更に悪化し 、亀裂と剥離が生じた。次に、表１の下から２段目のプロセスを行った。このプ ロセスは、３段階の乾燥工程で温度を段々高くして行い、３段階の硬化処理工程 で３５０℃から４５０℃に昇温させた後に再び３５０℃に降温させ、次に６段階 のハードベーク工程で４５０℃から６００℃までと８００℃まで３段階で昇温し た後に３段階で３００℃まで降温させた。これにより良好な結果が得られたので 、プロセスを「高速化」し、硬化処理およびハードベークの両工程において昇温 および高温の各時間を１５分から１０分に短縮した。それでも良好な結果が得ら れた。実際には更に多数の試みにより多数の解析結果が得られたが、煩雑になる のでここでは省く。結局、上記で多段階アニール処理と言っている場合には、表 １の最下段に示したような処理を用いた。 上記した本発明による方法により、図２５、２６および３０に関連して説明し たように優れたＣＭＯＳ特性を有する強誘電物質デバイスおよび層状超格子物質 デバイスが製造される。図３２および３３に、本発明により、１０％過剰のビス マスを含有させた前駆体溶液を用いて中間層８２に強誘電性層状超格子物質であ るタンタル酸ストロンチウムビスマス（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を用いて作製した デバイスの典型的な強誘電性能を示す。図３２には、２ボルト、４ボルト、６ボ ルト、８ボルトおよび１０ボルトで測定したヒステレシス曲線を重ね合わせて示 した。図示したように、ヒステレシス曲線同士がほぼぴったり重なっており、広 い範囲の電圧に対して性能が安定していることを示している。また曲線が縦形で 箱形をしており、記憶素子等の用途に優れた適性があることを示している。図３ ３には、図３２のサンプルにスイッチング電界３００ＫＶ／ｃｍを負荷した場合 のスイチングサイクル数に対する２Ｐｒをプロットしてある。これは多くの場合 、材料の耐久性曲線もしくは「疲労」曲線と呼ばれる。従来技術の強誘電物質デ バイスにおいては、概ね数億回のスイッチングサイクルで分極率が５０以上低下 し、このことが材料疲労として知られるようになった。１サイクルは、キャパシ タ（例えば８０）を方形パルスによりスイッチングしたものとして定義する。図 ３３の曲線は、１０¹⁰サイクル近くまで疲労がほとんど生じないことを示してい る。 上記方法の変更態様においては、第３金属（配線層８８）の体積プロセスであ る工程６６に付加的なアニール工程６６Ｂを加えても良い。既に説明したように 、工程６６は３つの別個の金属層を堆積させるプロセスであることが望ましい。 この変更態様においては、白金の第１層を堆積させた後に、ウェハをＮ₂＋５％ Ｈ₂中において４５０℃で１２０分間アニールする。この付加的アニールは、前 述の白金シリサイド９０を生成させる望ましい温度で、ＣＭＯＳ部品に問題を生 じるような高温ではない温度で行う。また、少量のＨ₂が存在することによって 、ＭＯＳデバイス７２は、層状超格子物質キャパシタ形成プロセス以前に持って いた最初の特性に実質的に戻る。図３４および３５に示したように、ＰＭＯＳデ バイス、ＮＭＯＳデバイスは共に良好な特性を示している。同じデバイスについ て４水準のゲート電圧でのドレイン電流とドレイン電圧との関係を図３０に示す 。ゲート電圧５ボルトでは、ドレイン電流は飽和時に１ミリアンペアであり、そ して飽和前には直線的に上昇しており、ゲート電圧が低いところでも同様に優れ ている。図３５はＮＭＯＳデバイスについて同様の曲線を示す。これらの結果は 更に良好であり、ゲート電圧５ボルトについてドレイン電流は３ミリアンペアよ り大きい。変更態様の方法により、１０％過剰のビスマスを含む前駆体を用い、 第１メタライゼーション層の堆積後にアニール工程６６Ｂを行って作製したタン タル酸ストロンチウムビスマス（ＳｒＢｉ₂Ｔｉ₂Ｏ₉）デバイスについてのヒス テレシス曲線を図３６に示す。第２アニール後に測定したヒステレシス曲線は、 ２Ｐｒが２４．１０マイクロクーロン／ｃｍ²である。全処理プロセス後でも、 ２Ｐｒは２２．６３マイクロクーロン／ｃｍ²である。疲労の結果もこれに対応 して良好であった。このように、全ＣＭＯＳプロセス後の層状超格子物質デバイ スの強誘電特性も良好である。 現実のプロセスの例として、図３４および３６に示した結果を得たサンプルの 完成プロセスを表２に示す。 以上、層状超格子物質を用いた強誘電物質記憶素子または高誘電率ＤＲＡＭを 作製するのに用いることができる他、種々の利点をも有する新規な集積回路の製 造方法および構造を説明した。当業者が本発明の考え方を逸脱することなく個々 の態様を種々に用いまたは変更できることは明らかである。例えば、強誘電物質 または層状超格子物質をＣＭＯＳデバイス内に組み入れることが可能であろうし 、同じ新規な考え方をバイポーラその他の集積回路に応用することができる。記 載した工程を場合によって異なる順序で行ってもよいこともまた明らかである。 あるいは、同等の構造および工程により記載された種々の構造および工程に置き 換えてもよい。種々の異なる寸法および物質を用いてもよい。付加的な構造およ び工程を加えてもよい。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 27/04 27/10 ４５１ 7735−4Ｍ (31)優先権主張番号 ０８／０６５，６５６ (32)優先日 1993年５月21日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０８／０６５，６６６ (32)優先日 1993年５月21日 (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＤＥ，ＪＰ，ＫＲ (72)発明者 パス デ アラーホ，カルロス エー. アメリカ合衆国，コロラド 80909，コロ ラド スプリングス，イースト サンバー ド クリフス レーン 215 (72)発明者 平出 修三 アメリカ合衆国，コロラド 80918，コロ ラド スプリングス，＃1178，ツイン オ ークス ドライブ 6220 (72)発明者 マクミラン，ラリー ディー. アメリカ合衆国，コロラド 80909，コロ ラド スプリングス，ロッチ ロマンド レーン 4255 (72)発明者 三原 孝士 埼玉県入間市新久943―19

Claims (1)

1. 【特許請求の範囲】 １．半導体シリコン基板（７１）、該基板（７１）上に形成されたトランジス タ（７２）であってソース／ドレイン活性領域（７３Ｂ）を含むトランジスタ（ ７２）、該トランジスタ（７２）上にある第１絶縁層（７７）、第１電極（８１ ）と中間層（８２）と第２電極（８４）とを含むキャパシタ（８０）であって該 第１電極が該中間層（８２）に近接した第１表面（９９）を有するキャパシタ（ ８０）、該トランジスタ（７２）および該キャパシタ（８０）の両方の上にある 第２絶縁層（８６）、および配線層（８８）（２８８）を含んで成る集積回路（ １００）において、 該中間層（８２）は層状超格子物質を含み、 該配線層（８８）（２８８）は、該第２絶縁層（８６）および該第１絶縁層（ ７７）を貫通して該活性領域（７３Ｂ）に達する第１部分（１１６）（２１６） と、該第２絶縁層（８６）上にある第２部分（１１７）（２１７）と、該第２絶 縁層（８６）を貫通して該該第２電極（８４）および第１電極（８１）の該第１ 表面（９９）に接触する第３部分（１１８）（２１８）とを含み、該配線層（８ ８）（２８８）の該第１、第２、第３部分が電気的に接続されていることにより 該活性領域（７３Ｂ）が該第２電極（８４）および該第１電極（８１）の該第１ 表面（９９）と電気的に接続されていることを特徴とする集積回路（１００）。 ２．該配線層（８８）（２８８）が、第１金属を含む第１層（９０）（２９０ ）と、第２金属を含む第２層（９１）（２９１）と、白金を含む第３層（９３） （２９３）とを更に含み、該第１層（９０）（２９０）は該配線層（８８）（２ ８８）が接触している該活性領域（７３Ｂ）に近接していることを特徴とする請 求項１記載の 集積回路（１００）。 ３．絶縁層（７７）、該絶縁層上（７７）上のキャパシタ（８０）であって第 １電極（８１）と中間層（８２）と第２電極（８４）とを含むキャパシタ（８０ ）を含む集積回路（１００）において、 該中間層（８２）が層状超格子物質を含み、該絶縁層（７７）がＢＰＳＧの層 （７７Ｄ）とＳＯＧの層（７７Ｅ）とを含み、該ＳＯＧは該ＢＰＳＧと該第１電 極（８１）との間にある ことを特徴とする集積回路（１００）。 ４．該キャパシタ（８０）上のスピンオングラスを含む第２絶縁体（８６）を 更に含むことを特徴とする請求項３記載の集積回路（１００）。 ５．該集積回路は、該基板（７１）または（７７）に直接隣接した白金を含む 層（１９０）（２９０）、または（８１）を含むことを特徴とする請求項１、２ 、３または４記載の集積回路。 ６．下記の工程、 シリコンを含む基板（７１）を準備する工程、 該基板（７１）上にトランジスタ（７２）を形成する工程であって、該トラン ジスタ（７２）が活性領域（７３Ｂ）を含む工程、 該トランジスタ（７２）上の第１絶縁層（７７）を形成する工程、 該第１絶縁層（７７）上にキャパシタ（８０）を形成する工程であって、該キ ャパシタ（８０）が第１電極（８１）と該第１電極（８１）上の中間層（８２） と該中間層上の第２電極（８４）とを含む工程、 該キャパシタ（８０）上の第２絶縁層（８６）を形成する工程、 該活性領域（７３Ｂ）に達し、該第１電極（８１）および該第２電極（８４） の少なくとも一方に達するコンタクトホール（１０６ ）（１０７）を形成する工程、および 該活性領域（７３Ｂ）と該第１電極（８１）または該第２電極（８４）とに接 触する配線層（８８）（２８８）を形成する工程を含んで成る集積回路（１００ ）の製造方法において、 該中間層（８２）が層状超格子物質を含み、 該第２絶縁層（８６）の形成工程と、配線層（８８）（２８８）の形成工程の 完了との間に、アニール工程を更に含む ことを特徴とする集積回路（１００）の製造方法。 ７．該配線層（８８）（２８８）の形成工程が、 該コンタクトホール（１０６）（１０７）の少なくとも一つに第１配線金属層 （８９）（２８９）を形成する工程、 該集積回路（１００）をアニールすることにより該トランジスタ（７２）の電 子特性を向上させる工程、および 該コンタクトホール（１０６）（１０７）の一つ以上に第２配線金属層（９１ ）（２９１）を形成することにより該トランジスタ（７２）を該キャパシタ（８ ０）に接続する工程 を含んで成ることを特徴とする請求項６記載の集積回路（１００）の製造方法。 ８．該第２絶縁層（８６）の形成工程が、 該キャパシタ（８０）上を覆う絶縁体の層をスピニングする工程、および 該絶縁体を３段階以上の加熱段階で処理することにより該キャパシタを覆う固 体絶縁層（８６）を形成する工程であって、各加熱段階の温度がそれ以前の加熱 段階よりも高温である工程 を含む請求項６または７記載の集積回路（１００）の製造方法。 ９．下記の工程、 基板（７１）を準備する工程、 該基板（７１）上にトランジスタ（７２）を形成する工程であって、該トラン ジスタ（７２）が活性領域（７３Ｂ）を含む工程、 該トランジスタ（７２）上の第１絶縁層（７７）を形成する工程、 該第１絶縁層（７７）上にキャパシタ（８０）を形成する工程であって、該キ ャパシタ（８０）が第１電極（８１）と該第１電極（８１）上の中間層（８２） と該中間層（８４）上の第２電極（８４）とを含む工程、および 該キャパシタ（８０）上の第２絶縁層（８６）を形成する工程、 を含んで成る集積回路（１００）の製造方法において、 該中間層（８２）が層状超格子物質を含み、 該方法が下記の工程、 第１マスクパターンを介して第１エッチングを行うことにより該第１電極（８ １）および該第２電極（８４）の少なくとも一方に達するコンタクトホール（１ ０７）を形成する工程、 第２エッチングパターンを介して第２エッチングを行うことにより該活性領域 （７３Ｂ）に達するコンタクトホール（１０６）を形成する工程、および 該活性領域（７３Ｂ）と、該第１電極（８１）または該第２電極（８４）にい ずれか一方とに接触する配線層（８８）（２８８）を形成する工程、 を更に含んで成ることを特徴とする集積回路（１００）の製造方法。 １０．該基板（７１）がシリコンを含み、該方法は、該第１絶縁層（７７）が ＢＰＳＧおよびＳＯＧを含む群からの材料を含み、該第１電極（８１）が実質的 に白金から成り、該第２絶縁層（８６）がＳＯＧを含み、該配線層（８８）（２ ８８）が白金を含むことを 特徴とする請求項６、７、８、または９記載の集積回路（１００）の製造方法。 １１．該第１エッチング工程と該第２エッチング工程との間に、該集積回路（ １００）をベークまたはアニールする工程を行うことを特徴とする請求項９また は１０記載の集積回路（１００）の製造方法。