DE10041699A1 - Niedertemperatur-Prozessierung ferroelektrischer Strontium-Wismuth-Tantalat-Schichten und Herstellung ferroelektrischer Bauelemente daraus - Google Patents

Niedertemperatur-Prozessierung ferroelektrischer Strontium-Wismuth-Tantalat-Schichten und Herstellung ferroelektrischer Bauelemente daraus

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Abstract

Bei einem Verfahren zur Herstellung von ferroelektrischem Strontium-Wismuth-Tantalat mit den Zusammensetzungen Sr¶x¶Bi¶y¶Ta¶2¶O¶9¶ (SBT) oder Sr¶x¶Bi¶y¶(Ta, Nb)¶2¶O¶9¶ (SBTN) wird das Element Strontium, das normalerweise in einem Anteil y = 2 vorliegt, mit einem Überschuß in einem Bereich 2,1 y 3,0 bereitgestellt. Dadurch wird es möglich, den Temperaturbehandlungsschritt zur Überführung des abgeschiedenen Materials in die ferroelektrische Phase bei einer Temperatur T¶1¶ unterhalb von 700 DEG C durchzuführen. Zusätzlich kann der Strontium-Anteil x von seinem Nominalwert 1 bis 0,7 erniedrigt werden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von fer­ roelektrischem Strontium-Wismuth-Tantalat (SBT), ein Verfah­ ren zur Herstellung eines eine derartige ferroelektrische SBT-Schicht aufweisenden ferroelektrischen Speicherkondensa­ tors, eines den Speicherkondensator aufweisenden Halbleiter­ speichers und ein Verfahren zur Herstellung eines eine ferro­ elektrische SBT-Schicht aufweisenden Halbleitertransistors. In dem Strontium-Wismuth-Tantalat-Material kann der Tantal- Anteil mindestens teilweise durch das Element Niob ersetzt werden.
In der Halbleiter-, insbesondere der Silizium-Technologie ist es mittlerweile bekannt, für verschiedene Zwecke ferro- oder paraelektrische Materialien einzusetzen. Derartige Schichten können ersatzweise für das normalerweise aus einer Oxid- oder Nitridschicht bestehende Dielektrikum eines Speicherkondensa­ tors eines DRAM-Halbleiterspeichers verwendet werden. Der Vorteil dieser sogenannten FeRANs liegt zum einen in der sehr viel höheren Dielektrizitätskonstante des ferroelektrischen Materials und zum anderen in der Möglichkeit, mittels der re­ manenten Polarisation des ferroelektrischen Materials einen nicht-flüchtigen Speicherbaustein herzustellen.
Ferner kann bei MOS-Transistoren eine ferroelektrische Schicht ersatzweise für die Gate-Oxidschicht als Isolations­ schicht zwischen der Gate-Elektrode und dem Kanalabschnitt der Halbleiteroberfläche gebildet werden, wodurch ein nicht­ flüchtiger Speichertransistor hergestellt werden kann.
Als ferroelektrisches Material ist seit einiger Zeit Stronti­ um-Wismuth-Tantalat in der Zusammensetzung SrBi2Ta2O9 (SBT) oder SrBi2(Ta, Nb)2O9 (SBTN) bekannt und kann beispielsweise mittels eines metallorganischen Abscheideverfahrens (MOCVD, MOD) auf einem Substrat abgeschieden werden. Das SBT/SBTN wird jedoch in der Regel nicht in der ferroelektrischen Phase abgeschieden, sondern erst durch eine nachfolgende Tempera­ turbehandlung, den sogenannten Ferro-Anneal in einer sauer­ stoffhaltigen Atmosphäre in die ferroelektrische Phase über­ führt. Die für diesen Temperaturbehandlungsschritt benötigten Temperaturen liegen nach den bisher bekannt gewordenen Ver­ fahren oberhalb von 700°C. Aus diesem Grund müssen für die Herstellung von Speicherkondensatoren aus diesem ferroelek­ trischem Material inerte Elektrodenmaterialien, wie bei­ spielsweise Platinmetalle und deren leitfähige Oxide einge­ setzt werden.
Beim Aufbau einer DRAM-Speicherzelle gibt es im wesentlichen zwei verschiedene Strukturkonzepte, denen gemeinsam ist, daß der Schalttransistor in einer unteren Ebene unmittelbar auf dem Halbleitersubstrat geformt ist und der Speicherkondensa­ tor in einer oberen Ebene angeordnet ist, wobei beide durch eine dazwischen liegende Isolationsschicht voneinander ge­ trennt sind. Gemäß einem ersten Strukturkonzept ("Stacked cell") sind der Schalttransistor und der Speicherkondensator im wesentlichen direkt übereinander angeordnet, wobei die un­ tere Elektrode des Speicherkondensators mit dem Drain-Gebiet des MOS-Transistors durch ein mit einem leitfähigen Material gefülltes, in der Isolationsschicht geformtes Kontaktloch ("Plug") elektrisch verbunden ist. Gemäß einem zweiten Struk­ turkonzept ("Offset cell") sind der Schalttransistor und der Speicherkondensator voneinander versetzt angeordnet, wobei die obere Elektrode des Speicherkondensators durch zwei Kon­ taktlöcher mit dem Drain-Gebiet des MOS-Transistors elek­ trisch verbunden ist.
Aufgrund des erheblich niedrigeren Platzbedarfs des "Stacked cell"-Konzepts müßte diesem normalerweise in jedem Fall der Vorzug vor dem "Offset cell"-Konzept gegeben werden. Die Schwierigkeit des erstgenannten Konzepts liegt jedoch in der Notwendigkeit der Anordnung einer Diffusionsbarriere zwischen dem mit polykristallinem Silizium oder Wolfram gefüllten Kon­ taktloch und der unteren, üblicherweise aus Platin bestehen­ den Elektrode des Speicherkondensators.
In der Fig. 1 ist eine DRAM-Speicherzelle nach dem "Stacked cell"-Konzept dargestellt. Auf einem Halbleitersubstrat 1 wird zunächst ein MOS-Transistor 10 dadurch hergestellt, in­ dem durch Dotierung ein Drain-Gebiet 11 und ein Source-Gebiet 12 gebildet werden, zwischen denen ein Kanal 13 besteht, der durch ein über dem Kanal 13 angeordnetes Gate 14 in seiner Leitfähigkeit gesteuert werden kann. Das Gate 14 kann durch eine Wortleitung WL des Speicherbauelements gebildet oder mit dieser verbunden sein. Das Source-Gebiet 12 ist mit einer Bit-Leitung BL des Speicherbauelements verbunden. Der MOS- Transistor 10 wird anschließend mit einer planarisierenden Isolationsschicht 15, üblicherweise aus einem Oxid wie SiO2, bedeckt. Auf dieser Isolationsschicht 15 wird ein Speicher­ kondensator 20 geformt, welcher im wesentlichen eine untere Elektrodenschicht 21, eine ferroelektrische Schicht 22 und eine obere Elektrodenschicht 23 aufweist. Die untere Elektro­ denschicht 21 ist dabei oberhalb eines mit einem leitfähigen Material wie polykristallinem Silizium gefüllten Kontaktlo­ ches 30 angeordnet und mittels diesem mit dem Drain-Gebiet 11 des Schalttransistors 10 verbunden. Zwischen der unteren Elektrodenschicht 21 und dem Kontaktloch 30 ist eine Diffusi­ onsbarrierenschicht 25 angeordnet, die verhindert, daß einer­ seits Si-Material aus dem Kontaktloch 30 in die ferroelektri­ sche Schicht 22 diffundiert und andererseits, daß Bi/Bi2O3 und Sauerstoff aus der ferroelektrischen Schicht 22 in das Kontaktloch 30 diffundieren. Insbesondere durch letzteren Vorgang kann das Silizium des Kontaktlochs 30 aufoxidiert werden und eine nicht-leitende SiO2-Schicht bilden. Da die untere Elektrodenschicht 21 gewöhnlich aus Platin besteht, welches eine kolumnare Kornstruktur aufweist, bildet diese Platinschicht nur eine ungenügende Barriere gegen diese Dif­ fusionsvorgänge.
Diffusionsbarrieren werden häufig aus Titanschichten oder Ti/TiN-Doppelschichten gebildet. Es ist jedoch bekannt, daß diese gegen eine Prozeßtemperatur oberhalb 700°C, wie sie bei konventionellen Herstellungsverfahren der ferroelektrischen Schicht 22 benötigt werden, nicht beständig ist. Überhaupt gibt es bislang keine technologisch etablierten Diffusions­ barrieren, die für derart hohe Prozeßtemperaturen geeignet sind.
Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfah­ ren zur Herstellung von ferroelektrischem Strontium-Wismuth- Tantalat anzugeben, welches in einen Prozeß zur Herstellung eines Bauelements wie eines Speicherkondensators integriert werden kann und nicht zu Schädigungen anderer bereits vorhan­ dener Materialien führt. Insbesondere ist es Aufgabe der vor­ liegenden Erfindung, ein derartiges Verfahren anzugeben, bei welchem der Temperaturbehandlungsschritt bei einer niedrige­ ren Temperatur durchgeführt werden kann.
Diese Aufgabe wird durch ein Verfahren nach den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen dieses Verfahrens sind Gegenstand der abhängigen Unteransprüche.
Ein wesentlicher Gedanke des erfindungsgemäßen Verfahrens be­ steht darin, das SBT- oder SBTN-Material in einer nicht­ stöchiometrischen Zusammensetzung abzuscheiden, insbesondere die nominelle Zusammensetzung SrBi2Ta2O9 bzw. SrBi2(Ta, Nb)2O9 derart zu modifizieren, daß das Element Wismuth mit einem hö­ heren Anteil y abgeschieden wird. Wenn insbesondere der Strontium-Anteil mit x bezeichnet wird und der Wismuth-Anteil mit y, so sind für die Variablen x, y die Bereiche 0,7 ≦ x ≦ 1,0 und 2,1 ≦ y ≦ 3,0 vorgesehen. Mit diesen Anteilsbereichen ist es möglich, in einem Verfahrensschritt b.) eine Tempera­ turbehandlung bei einer Temperatur T1 unterhalb von 700°C durchzuführen und somit das SBT-/SBTN-Material in eine ferro­ elektrische Phase zu überführen.
Mit steigendem Wismuth-Anteil y sinkt die für die Umwandlung in die ferroelektrische Phase notwendige Temperatur T1 des Temperaturbehandlungsschritts. Insbesondere ist es möglich, für einen Wismuth-Anteil y ≦ 2,4, eine Temperatur T1 ≦ 660°C zu verwenden.
Gegebenenfalls sollte überschüssiges Wismuth nach Herstellung der ferroelektrischen Phase durch einen zweiten Temperaturbe­ handlungsschritt aus der SBT-/SBTN-Schicht ausgetrieben wer­ den. Dieser zweite Temperaturbehandlungsschritt kann bei ei­ ner Temperatur T2 mit 550°C ≦ T2 ≦ 700°C durchgeführt werden, wobei gleichzeitig das aus dem ferroelektrischen Material ausgetriebene Wismuth durch Abpumpen entfernt wird. Wismuth entweicht dabei entweder in seiner elementaren Form oder als Molekül Bi2O3. Der hohe Dampfdruck des Wismuth im SBT führt zu einem Partialdruck in der umgebenden Atmosphäre. Entfernt man die verdampften Bi-Atome oder -moleküle immer wieder aus der Gasphase, läßt sich der Bi-Überschuß in der Schicht ef­ fektiv verringern. Dies kann entweder durch eine Erniedrigung des Gesamtdrucks, durch eine Erhöhung der Prozeßgasflußrate und/oder durch eine erhöhte Temperzeit geschehen. Als Prozeß­ gase können dabei O2, N2, Ar oder He verwendet werden, wobei der Druck vorzugsweise unterhalb von 100 Torr liegt.
Das erfindungsgemäße Verfahren sieht auch vor, das der Stron­ tium-Anteil geringer als 1 eingestellt werden kann, da Sr­ defizitäres SBT die remanente Polarisation des ferroelektri­ schen Materials erhöht. Der Sr-Anteil x kann somit vorteil­ hafterweise in einem Bereich zwischen 0,7 und 0,9, vorzugs­ weise 0,85, eingestellt werden.
Mit dem erfindungsgemäßen Verfahren ist es somit möglich, die Herstellung einer ferroelektrischen Schicht in verträglicher Weise in einem Gesamtprozeß zur Herstellung eines komplexen Bauelements einzubinden. Insbesondere ist es möglich, einen ferroelektrischen Speicherkondensator herzustellen, indem zu­ nächst auf einem Substrat eine erste Elektrodenschicht abge­ schieden wird, anschließend auf der ersten Elektrodenschicht eine ferroelektrische SBT oder SBTN-Schicht nach dem erfin­ dungsgemäßen Verfahren herzustellen und schließlich auf der ferroelektrischen Schicht eine zweite Elektrodenschicht abzu­ scheiden. Die Elektrodenschichten können aus einem Platinme­ tall, insbesondere Platin, oder einem Oxid eines Platinme­ talls oder einem anderen leitfähigen Oxid hergestellt werden. Gegebenenfalls können die Elektrodenschichten auch bei aus­ reichend niedriger Temperatur T1 des Temperaturbehandlungs­ schrittes der ferroelektrischen Schicht aus einem konventio­ nellen elektrisch leitfähigen Material hergestellt werden.
Die Erfindung bezieht sich ebenso auf ein Verfahren zur Her­ stellung eines Halbleiterspeichers, bei welchem zunächst auf einem Halbleitersubstrat ein Schalttransistor ausgebildet wird, anschließend auf dem Schalttransistor eine Isolations­ schicht aufgebracht wird und schließlich auf der Isolations­ schicht wie vorstehend beschrieben ein ferroelektrischer Speicherkondensator derart hergestellt wird, daß eine der Elektrodenschichten des Speicherkondensators mit dem Source- oder dem Drain-Gebiet des Schalttransistors verbunden ist. Für den Fall der Herstellung eines Halbleiterspeichers nach dem "Stacked Cell"-Konzept kann vorgesehen sein, daß zwischen die erste Elektrodenschicht des Speicherkondensators und die Isolationsschicht eine Diffusionsbarrierenschicht eingefügt wird.
Die Erfindung betrifft ebenso ein Verfahren zur Herstellung eines Halbleitertransistors, bei welchem zunächst in einer Halbleiteroberfläche Source- und Drain-Bereiche beidseits ei­ nes Kanalbereichs ausgebildet werden, anschließend eine fer­ roelektrische SBT- oder SBTN-Schicht nach dem erfindungsgemä­ ßen Verfahren auf der Halbleiteroberfläche oberhalb des Ka­ nalbereichs hergestellt wird und schließlich auf der ferroelektrischen Schicht eine Gate-Elektrodenschicht aufgebracht wird. Zusätzlich kann vor der Herstellung der ferroelektri­ schen Schicht eine CeO2- oder ZrO2-Zwischenschicht auf der Halbleiteroberfläche über dem Kanalbereich aufgebracht werden und die ferroelektrische Schicht anschließend auf dieser Zwi­ schenschicht hergestellt werden. Im folgenden wird die vor­ liegende Erfindung anhand der Zeichnungen noch näher erläu­ tert.
Es zeigen:
Fig. 1 ein DRAM-Halbleiterspeicher nach dem "Stacked cell"- Konzept;
Fig. 2 die funktionale Abhängigkeit der Anneal-Temperatur T1 von dem Wismuth-Anteil y;
Fig. 3 ein erfindungsgemäß hergestellter Halbleitertransi­ stor mit einer ferroelektrischen Schicht als Gate- Isolationsschicht.
Wie bereits erläutert, wird zunächst der Schalttransistor 10 in dem Halbleitersubstrat 1 geformt und anschließend die Struktur mit einer Isolationsschicht 15 planarisiert, worauf in die Isolationsschicht 15 ein Kontaktloch 30 geätzt wird und dieses mit polykristallinem Silizium aufgefüllt wird. Dann wird über dem Kontaktloch 30 eine Diffusionsschicht 25 und auf dieser eine erste Elektrodenschicht 21 aus Platin aufgebracht und die Diffusionsschicht 25 und die erste Elek­ trodenschicht 21 gemeinsam strukturiert. Nach dem erfindungs­ gemäßen Verfahren wird dann eine ferroelektrische Schicht 22 auf die Elektrodenschicht 21 und die Diffusionsschicht 25 aufgebracht und bedeckt diese vollständig an ihren Seitenwän­ den und wird lateral außerhalb davon strukturiert. Schließ­ lich wird auf die ferroelektrische Schicht 22 eine zweite Elektrodenschicht 23 aus Platin aufgebracht und wird gegebe­ nenfalls gemeinsam mit der ferroelektrischen Schicht 22 strukturiert.
Dadurch daß nunmehr für den an der ferroelektrischen Schicht 22 vorzunehmenden Temperaturbehandlungsschritt eine Tempera­ tur unterhalb von 700°C, gegebenenfalls unterhalb 660°C ver­ wendet werden kann, kann eine geeignete Diffusionsbarrieren­ schicht 25 ausgewählt werden, die dieser niedrigeren Prozeß­ temperatur standhält. Die Diffusionsbarrierenschicht 25 kann beispielsweise eine Titanschicht oder eine Ti/TiN-Doppel­ schicht sein.
Gegebenenfalls kann die Temperatur T1 für den Temperaturbe­ handlungsschritt an der ferroelektrischen Schicht 22 so nied­ rig gewählt werden, daß für die Elektrodenschichten 21 und 23 nicht notwendigerweise Platinmetalle ausgewählt werden müs­ sen, sondern letztere gegebenenfalls aus gewöhnlichen leitfä­ higen Materialien bestehen können.
Hochtemperatur-Röntgendiffraktogramme (HTXRD) haben gezeigt, daß die zur Phasentransformation in die ferroelektrische Pha­ se notwendige Temperatur T1 mit zunehmendem Wismuth-Gehalt abnimmt. In der Fig. 2 ist diese Temperatur T1 in ihrer funk­ tionalen Abhängigkeit von dem Wismuth-Gehalt y bei einem Strontium-Anteil von x = 0,85 dargestellt. Wie zu sehen ist, kann bei y = 2,45 eine Temperatur T1 = 650°C erreicht werden. Befindet sich jedoch zuviel Wismuth im SBT-Material, segre­ giert dieses vermehrt an die Korngrenzen und zu den beiden Elektroden. Metallisches Wismuth an den Korngrenzen führt zu der degradierten elektrischen Eigenschaft und eventuell zu einem Kurzschluß des Kondensators. Daher ist es erforderlich, etwa ab einem Wismuth-Anteil y von 2,3, den zweiten Tempera­ turbehandlungsschritt nach Umwandlung des Materials in die ferroelektrische Phase durchzuführen und somit überschüssiges Wismuth-Material auszutreiben.
In der Fig. 3 ist schließlich noch ein erfindungsgemäß herge­ stellter Halbleitertransistor 5 im Querschnitt durch die Drain-, Gate- und Source-Bereiche dargestellt. In ein p- leitendes Silizium-Substrat werden n+-dotierte Source- und Drain-Bereiche 52 und 53 gebildet, die zwischen sich einen Kanalbereich 54 definieren. Oberhalb des Kanalbereichs 54 wird auf die Halbleiteroberfläche eine dünne Zwischenschicht 55 aus CeO2, ZrO2, Al2O3, La2O3, Ta2O5 oder Zirkoniumsilikat aufgebracht. Auf dieser Zwischenschicht 55 wird dann die fer­ roelektrische Schicht 56 nach dem erfindungsgemäßen Verfahren abgeschieden und einem Temperaturbehandlungsprozeß unterzo­ gen. Anschließend erfolgt noch die Abscheidung der Gate- Elektrode 57 auf die ferroelektrische Schicht 56, worauf die Schichten 55 bis 57 vorzugsweise gemeinsam strukturiert wer­ den.

Claims (9)

1. Verfahren zur Herstellung von ferroelektrischem SrxBiYTa2O9 (SBT) oder SrxBiy(Ta, Nb)2O9 (SBTN), mit den Verfahrensschrit­ ten:
  • 1. a.) Abscheiden von SBT oder SBTN mit 0,7 ≦ x ≦ 1 und 2,1 ≦ y ≦ 3,0 auf einem Substrat, und
  • 2. b.) Durchführen eines Temperaturbehandlungsschritts bei ei­ ner Temperatur T1 unterhalb von 700°C, bis das SBT/SBTN eine ferroelektrische Phase angenommen hat.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
nach dem Verfahrensschritt b.) ein zweiter Temperaturbe­ handlungsschritt bei einer Temperatur T2 mit 550°C ≦ T2 ≦ 700°C durchgeführt wird, wobei
gleichzeitig von der ferroelektrischen Schicht abgedampf­ tes Wismuth durch Abpumpen entfernt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
im Verfahrensschritt a.) y ≧ 2,4 und
im Verfahrensschritt b.) T1 ≦ 660°C ist.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Anteil x im Bereich 0,7 ≦ x ≦ 0,9, vorzugsweise bei x = 0,85 liegt.
5. Verfahren zur Herstellung eines ferroelektrischen Spei­ cherkondensators (20), mit den Verfahrensschritten:
  • - Abscheiden einer ersten Elektrodenschicht (21) auf einem Substrat (25),
  • - Herstellen einer ferroelektrischen SBT- oder SBTN-Schicht (22) nach einem der Ansprüche 1 bis 4 auf der ersten Elektrodenschicht (21),
  • - Abscheiden einer zweiten Elektrodenschicht (23) auf der ferroelektrischen Schicht (22).
6. Verfahren zur Herstellung eines Halbleiterspeichers, mit den Verfahrensschritten:
  • - Ausbilden eines Schalttransistors (10) auf einem Halblei­ tersubstrat (1)
  • - Aufbringen einer Isolationsschicht (15) auf den Schalt­ transistor (10),
  • - Herstellen eines ferroelektrischen Speicherkondensators (20) gemäß Anspruch 5 auf der Isolationsschicht (15) der­ art, daß eine der Elektrodenschichten (21, 23) des Spei­ cherkondensators (20) mit dem Source-Bereich (12) oder dem Drain-Bereich (11) des Schalttransistors (10) verbun­ den ist.
7. Verfahren nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, daß die Elektrodenschichten (21, 23) ein Platinmetall, insbe­ sondere Platin, ein Oxid eines Platinmetalls oder ein an­ deres leitfähiges Oxid aufweisen.
8. Verfahren zur Herstellung eines Halbleitertransistors (50), mit den Verfahrensschritten:
  • - Ausbilden von Source- und Drain-Bereichen (52, 53) beid­ seits eines Kanalbereichs (54) in einer Oberfläche eines Halbleitersubstrats (51),
  • - Herstellen einer ferroelektrischen SBT- oder SBTN-Schicht (56) gemäß einem der Ansprüche 1 bis 4 auf der Oberfläche des Halbleitersubstrats (51) über dem Kanalbereich (54),
  • - Aufbringen einer Gate-Elektrodenschicht (57) auf der fer­ roelektrischen Schicht (56).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß
vor der Herstellung der ferroelektrischen Schicht (56) eine CeO2- oder ZrO2-Zwischenschicht (55) auf der Oberfläche des Halbleitersubstrats (51) über dem Kanalbereich (54) aufgebracht wird, und
die ferroelektrische Schicht (56) auf der Zwischenschicht (55) hergestellt wird.
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