KR100353663B1 - 박막커패시터의 제조방법 - Google Patents

박막커패시터의 제조방법 Download PDF

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Abstract

양호한 용량특성을 가지면서 양호한 리크특성을 유지하는 고유전율 산화물막을 사용한 박막커패시터를 제공한다.
반도체기판 (101) 상에 적어도 하부전극층 (102), 고유전율 산화물막층 (103), 상부전극층 (105) 이 이 순서로 형성되어 이루어지는 박막커패시터 (1) 로서, 상기 상부전극층 (105) 은 1 종의 반응성 이온에칭에 의해 가공가능한 도전성재료만으로 형성된 막층 (104) 혹은 적어도 2 종의 반응성 이온에칭에 의해 가공가능한 도전성재료가 각각 개별적으로 층상으로 형성된 복수의 막층 (107 과 108) 으로 형성된 것이고, 350 ℃ 의 열이력을 거친 후에 상기 박막커패시터 (1) 에 인가되는 구동전압이 0 V 에서 2 V 에 있어서의 상기 박막커패시터의 리크전류밀도특성이 1 × 10-8A/㎠ 이하인 박막커패시터 (1).

Description

박막커패시터의 제조방법 {METHOD OF FORMING THIN FILM CAPACITOR}
본 발명은 박막커패시터 및 그 제조방법에 관한 것으로서, 특히 상세하게는 반도체장치용, 집적회로용으로 사용되는 박막커패시터에 관한 것이다.
종래부터 DRAM (Dynamic Random Access Memory) 을 비롯한 반도체 기억소자의 집적도의 향상에 수반되어 용량 절연막으로서 실리콘 산화막이나 실리콘 질화막 대신에 (Ba,Sr)Tio3를 비롯한 각종 고유전율 산화물이 활발하게 검토되고 있다.
또한, 용량막에 산화물을 사용할 때에 지금까지 사용되어 온 폴리실리콘 전극은 고유전율 산화물과의 계면의 산화 등의 문제로 인해 사용할 수 없고, 전극에 대해서도 Pt, Ru 등의 금속전극이나 도전성이 있는 금속산화물, TiN 등의 도전성 질화물의 검토가 활발하게 이루어지고 있다.
한편, 상부전극/고유전율 산화물/하부전극 구조를 갖는 박막커패시터에 있어서는, 각 층에 관해 종래부터 다양한 검토가 이루어져서 보고되고 있다. 그 대부분이 상기 박막커패시터의 중요한 특성인 용량특성과 리크특성의 개선법에 관한 보고이다.
예컨대, 상부전극에 관한 종래기술로서 다음과 같은 보고가 있다.
즉, 종래기술로서 JJAP (Japanese Journal of Applied Physics, vol.36, No.9B) 5860 ∼ 5865 페이지에는 Pt/(Ba,Sr)TiO3/Pt 구조를 갖는 박막커패시터로서, RF 마그네트론 스퍼터링법에 의해 (Ba,Sr)TiO3를 막형성하는 공정과 DC 스퍼터링법에 의해 Pt 로 이루어지는 상하전극을 막형성하는 공정을 포함하는 제조방법으로 형성된 박막커패시터에 있어서, 상부전극인 Pt 의 스퍼터링 막형성조건을 변화시켰을 때의 리크특성의 변화를 조사하여, 스퍼터링 DC 파워를 0.5 ㎾ 및 1.0 ㎾ 일 때에 비해 0.2 ㎾ 로 하는 편이 리크특성이 -1 V 인가시에 2 ∼ 3 자릿수 정도 좋다는 보고가 되어 있다.
그 원인은 상부전극 표면의 러프니스가 상부전극과 BST 계면 (고유전율 산화물막층과의 계면) 의 쇼트키 배리어 하이트를 감소시키기 때문인 것으로 되어 있다.
기타 종래 박막커패시터에 있어서, 상기 고유전율 산화물막이나 상기 하부전극의 구조에 관한 특허는 많이 볼 수 있지만, 상기 박막커패시터에 있어서의 상부전극에 관한 특허는 그다지 많지 않다.
그 이유로는 상기 하부전극 및 상기 고유전율 산화물막층은 이후의 가공공정의 영향을 강하게 받으므로 많은 개발, 연구가 이루어졌지만, 상기 상부전극에 관해서는 그 용도가 주로 어스와 접속하는 것에 있으므로, 상기 상부전극에 대한 관심이 적었다는 점을 들 수 있다.
본원 발명자는 이와 같은 박막커패시터에 있어서의 상부전극이 상기 박막커패시터의 특성에 영향을 주는 각종 원인에 대해 예의 검토한 결과, 상기 고유전율 산화물막층과 상기 상부전극의 계면의 상태가 상기 박막커패시터에 있어서의 리크특성, 밀착성 등에 강한 영향을 준다는 것을 알아냈다.
즉, 상기한 종래예에서는 Ru 를 상기 상부전극으로 사용함으로써 ∼ 10-8A/㎠ 의 양호한 리크특성이 얻어진다.
그러나, 상기 종래예를 적용하여 Ru/(Ba,Sr)TiO3/Ru 구조로 이루어지는 박막커패시터를 형성하고, O2, N2가스중에서 500 ℃ 에서 30 분의 온도이력을 실시한 결과, 리크특성이 악화되었다.
그 원인을 검토한 결과, TEM 관찰과 국소 EDX 분석의 결과로부터 Ru 와 (Ba,Sr)TiO3의 계면에서 Ru 의 산화나 (Ba,Sr)TiO3로 이루어지는 고유전율 산화물막측으로 Ru 의 확산이 발생되기 때문인 것을 알 수 있었다.
즉, 일반적으로는 상기 상부전극은 형성후에 배선이나 보호막 형성시의 어니일 등의 높은 온도이력, 일반적으로는 350 ℃ 이상의 가열처리를 받기 때문에, 산화되기 쉬운 금속 혹은 확산되기 쉬운 금속을 상기 상부전극 재료에 사용한 경우에는 상기 열처리로 인한 리크특성의 악화는 피할 수 없음이 판명되었다.
따라서, 본 발명은 상기 박막커패시터의 리크특성을 개선하기 위해서는, 상기 박막커패시터를 후속가공공정에서 350 ℃ 이상의 열이력에 노출되지 않도록 할 필요가 있음을 발견하고, 실험 결과, 상기 박막커패시터에 대한 열이력이 350 ℃ 이하이면, 상기한 바와 같은 Ru 나 Ir 등의 산화나 확산되기 쉬운 금속을 상기 상부전극재료에 사용하고, 또한 막형성시의 파워를 저하시킨 조건으로 막형성하면, 이러한 리크특성의 악화를 피할 수 있음이 판명되었다.
한편, 종래기술에서는 DC 스퍼터링법을 실행할 때의 파워를 낮춤으로써, 즉 막형성속도를 떨어뜨려 천천히 막형성처리를 함으로써 리크특성을 2 ∼ 3 자릿수 정도 개선할 수 있음을 알 수 있지만, 이와 같은 조건하에서는 막형성 속도 (막형성속도) 이 1/4 로 감소하는 것이 상술한 JJAP 5860 페이지의 표 1 에 기재되어 있으며, 따라서 스루풋의 저하를 야기시키기 때문에 생산성이 저하된다.
또한, 상기 종래예를 적용하여 Pt/(Ba,Sr)TiO3/Pt 구조로 이루어지는 박막커패시터를 형성하고, 밀착성을 평가한 결과 DC 스퍼터링법에 있어서 파워를 저하시킴에 수반되어 막 자체의 밀착력의 저하가 확인되었다.
즉, 밀착성의 저하는 반도체장치에 있어서의 신뢰성이나 생산율을 저하시키는 문제를 야기시킨다.
본 발명은 Ru, RuO2, Ir, IrO2등을 사용해서 동일한 방법으로 검토한 결과, 스퍼터링 파워를 저하시키면, 리크특성은 개선되지만, Pt 의 경우와 마찬가지로 막형성 속도 저하와 밀착성 저하의 문제가 있음을 알아냈다.
또한, 일본 공개특허공보 평7-221197 호에는 루테늄 (Ru) 을 하부전극으로 사용하는 기술이 개시되어 있지만, 상부전극의 구성에 관해서는 아무런 개시가 없다.
또한, 일본 공개특허공보 평8-17806 호에는 Pt/(Br,Sr)TiO3/Pt 구조를 갖는 박막커패시터에 관해 그 제조방법이 개시되어는 있지만, 상기 상부전극으로 Pt 를 사용하였을 경우의 상기 박막커패시터의 용량특성에 미치는 악영향에 관해서는 아무런 시사도 개시도 없으며, 상부전극의 구성을 조정함으로써 박막커패시터의 특성을 개선하는 기술사상에 관해서는 아무런 개시도 시사도 찾아볼 수 없다.
따라서, 본 발명의 목적은 상술한 종래기술의 결점을 개량함으로써, 양호한 용량특성을 가짐과 동시에 350 ℃ 또는 그 이하의 온도이력을 실시한 후에도 양호한 리크특성을 유지할 수 있는 고유전율 산화물막을 사용한 박막커패시터를 제공하는 것이며, 또한 상기 박막커패시터의 스루풋을 향상시킴과 동시에 밀착성을 개선시킴으로써 생산율을 향상시키는 박막커패시터의 제조방법을 제공하는 것이다.
도 1 은 본 발명에 관한 박막커패시터의 구체예의 구성을 나타내는 단면도.
도 2 는 종래기술의 박막커패시터와 본 발명의 박막커패시터의 리크특성을 비교한 그래프.
도 3 은 본 발명에 관한 박막커패시터의 제조방법의 구체예의 구성을 나타내는 플로차트.
도 4 는 본 발명에서 사용되는 스퍼터링장치의 구체예의 구성을 나타내는 블록다이어그램.
*도면의 주요 부분에 대한 부호의 설명*
1 : 박막커패시터
2 : 진공챔버
3 : 기판홀더
4 : 피가공기판
5 : 고주파전극판
6 : 타겟
7 : 셔터수단
8 : 제어수단
9 : 파워제어수단
10 : 고주파전원
11 : 불활성가스 공급수단
12 : 진공상태 조정수단
20 : 스퍼터링장치
101 : 실리콘기판
102 : 하부전극층
103 : 고유전율 산화물막층
107,104a : 제 1 상부전극층
105 : 상부전극층
108,104b : 제 2 상부전극층
본 발명은 상술한 목적을 달성하기 위하여 다음에 기재된 바와 같은 기술구성을 채택한다.
즉, 본 발명의 제 1 태양으로서, 반도체기판상에 적어도 하부전극층, 고유전율 산화물막층, 상부전극층이 이 순서로 형성되어 이루어지는 박막커패시터로서, 상기 상부전극층은 1 종의 반응성 이온에칭에 의해 가공가능한 도전성재료만으로 형성된 막층 혹은 적어도 2 종의 반응성 이온에칭에 의해 가공가능한 도전성재료가 각각 개별적으로 층상으로 형성된 복수의 막층으로 구성된 것이고, 350 ℃ 의 열이력을 거친 후에 상기 박막커패시터에 인가되는 구동전압이 0 V 에서 2 V 에 있어서의 상기 박막커패시터의 리크전류밀도가 1 × 10-8A/㎠ 이하인 박막커패시터이고, 또한 제 2 태양으로서, 반도체기판상에 적어도 하부전극층, 고유전율 산화물막층, 상부전극층이 이 순서로 형성되어 이루어지는 박막커패시터로서, 상기 상부전극층은 반응성 이온에칭에 의해 가공가능한 도전성재료로 형성된 막층으로 구성된 것이고, 상기 상부전극층은, 상기 고유전율 산화물막층에 접하는 제 1 층부분은 막형성속도를 느리게 한 막형성환경하에 형성된 것이고, 상기 제 1 층부분 이외의 상기 상부전극의 제 2 층부분은 막형성속도를 빠르게 한 막형성환경하에 형성된 박막커패시터이다.
그리고, 본 발명에 관한 제 3 태양으로서 반도체기판상에 단층 혹은 복수층으로 이루어지는 하부전극층의 막을 형성하는 제 1 공정과, 고유전율 산화물막층을 형성하는 제 2 공정과, 상부전극층의 막을 형성하는 제 3 공정을 포함하는 박막커패시터의 제조방법에 있어서, 상기 제 3 공정은 상부전극층에 있어서의 상기 고유전율 산화물막층에 접하는 제 1 층부분이 비교적 느린 막형성속도로 막형성되는 제 4 공정과, 그 이외의 상기 상부전극의 제 2 층부분이 비교적 빠른 막형성속도로 막형성되는 제 5 공정으로 이루어지는 박막커패시터의 제조방법이다.
발명의 실시형태
본 발명에 관한 상기 박막커패시터 및 박막커패시터의 제조방법은 상술한 바와 같은 기술구성을 채택하고 있으므로, 예컨대 상기 박막커패시터를 구성하는 고유전율 산화물막에 접촉하는 상부전극의 제 1 층부분을, 반응성 이온에칭에 의해 가공가능한 도전성재료를 사용하여 스퍼터링법에 있어서의 타겟에 인가하는 전압파워를 저하시킨 상태에서, 즉 느린 막형성 속도로 막형성하는데, 그 막형성의 두께는 비교적 얇은 것으로 하고, 그 후 상기 상부전극의 나머지 제 2 층부분을, 동일 혹은 다른 반응성 이온에칭에 의해 가공가능한 도전성재료를 사용하여 상기 타겟에 인가하는 전압파워를 강하게 해서 빠른 막형성 속도로 막형성함으로써, 막형성시간의 단축화를 도모함과 동시에 상기 박막커패시터의 리크특성을 개선하면서 밀착성도 향상시킬 수 있는 박막커패시터를 제조할 수 있는 것이다.
즉, 본 발명에 관한 박막커패시터에 있어서는, 고유전율 산화물막에 접촉하는 제 1 층부분을 저파워의 막형성조건을 사용해서 막형성함으로써, 350 ℃ 혹은 그 이하의 열이력을 거친 후에 고유전율 산화물막과 상부전극층의 계면에서의 반응이나 (Ba,Sr)TiO3의 대미지를 방지할 수 있기 때문이다.
또한, 본 발명에 있어서는 제 2 층부분의 전극층의 막형성속도를 높임으로써 막형성시간을 단축할 수 있기 때문에 상부전극의 형성시간이 단축되어 스루풋을 향상시킬 수 있는 것이다.
그리고, 본 발명에 있어서는 상부의 전극층에 박리되기 어려운 조건의 전극층을 형성함으로써, 박리를 억제할 수 있으므로 생산율을 향상시킬 수 있다.
또한, 본 발명은 박막커패시터를 포함하는 반도체장치에 대한 후공정에 있어서의 가열처리방법이 개선되어, 현재의 열이력인 350 ℃ 이상 대신에 열이력이 350 ℃ 이하로 된 경우에는 상기 박막커패시터를 제조할 때의 유력한 제조방법으로 됨이 예상된다.
이하, 본 발명에 관한 박막커패시터 및 박막커패시터의 제조방법의 구체예를 도면을 참조하면서 상세하게 설명한다.
즉, 도 1 은 본 발명에 관한 박막커패시터 (1) 의 구체예의 구성의 개략을 나타내는 단면도이며, 도면중 반도체기판 (101) 상에 적어도 하부전극층 (102), 고유전율 산화물막층 (103), 상부전극층 (105) 이 이 순서로 형성되어 이루어지는 박막커패시터 (1) 로서, 상기 상부전극층 (105) 은 1 종의 반응성 이온에칭에 의해 가공가능한 도전성재료만으로 형성된 막층 (104) 혹은 적어도 2 종의 반응성 이온에칭에 의해 가공가능한 도전성재료가 각각 개별적으로 층상으로 형성된 복수의 막층 (107 과 108) 으로 구성된 것이고, 도 2 에 나타내는 바와 같이 350 ℃ 의 열이력을 거친 후에 상기 박막커패시터 (1) 에 인가되는 구동전압이 0 V 에서 2 V 에 있어서의 상기 박막커패시터의 리크전류밀도특성이 1 × 10-8A/㎠ 이하인 박막커패시터 (1) 가 나타나 있다.
그리고, 본 발명에 관한 상기 박막커패시터 (1) 에 있어서는, 반도체기판 (101) 상에 적어도 하부전극층 (102), 고유전율 산화물막층 (103), 상부전극층 (105) 이 이 순서로 형성되어 이루어지는 박막커패시터 (1) 로서, 상기 상부전극층 (105) 은 반응성 이온에칭에 의해 가공가능한 도전성재료로 형성된 막층 (104) 또는 막층 (107 과 108) 으로 구성된 것이고, 상기 상부전극층 (105) 은 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 은 막형성속도를 느리게 한 막형성환경하에 형성된 것이고, 그 상기 층부분 (104a 또는 107) 이외의 상기 상부전극의 제 2 층부분 (104b 또는 108) 은 막형성속도를 빠르게 한 막형성환경하에 형성된 것이다.
또한 본 발명에 있어서, 특히 상기 상부전극층이 단일 성분으로 이루어지는 막형성재료로 형성될 경우에는, 그 막형성 도중에 상기 막형성속도를 증속하도록 처리할 수 있게 되며, 따라서 본 발명에 있어서의 다른 태양으로서 상기 상부전극층은, 적어도 상기 고유전율 산화물막층에 접하는 제 1 층부분은 반응성 이온에칭에 의해 가공가능한 도전성재료로 형성된 막층으로 구성된 것이고, 상기 제 1 층부분은 막형성속도를 느리게 한 막형성환경하에 형성된 것이고, 상기 제 1 층부분 이외의 상기 상부전극의 제 2 층부분은 막형성속도를 빠르게 한 막형성환경하에 형성된 박막커패시터여도 된다.
또한, 본 발명에 있어서의 상기 박막커패시터 (1) 에 있어서는, 상기 반응성 이온에칭에 의해 가공가능한 도전성재료는 Ru, RuO2, Ir, IrO2중 어느 하나를 포함하고 있는 것이다.
한편, 본 발명에 있어서의 상기 상부전극층 (105) 은 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 은 타겟에 인가되는 파워를 소정 값 이하의 전력을 인가하는 스퍼터링법으로 특정되는 것은 아니며, 경우에 따라서는 화학적 기상성장법 (CVD) 혹은 증착법에서 선택된 1 개의 방법을 사용할 수도 있고, 이 경우에도 상기 제 2 층부분 (104b 또는 108) 은 상기 제 1 층부분 (104a 또는 107) 의 막형성속도보다 빠른 막형성속도에 의한 막형성법에 의해 형성되는 것이 바람직하다.
그리고 본 발명에 있어서, 상기 상부전극층 (105) 은 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 은 상기 반응성 이온에칭에 의해 가공가능한 도전성재료 중에서 선택된 1 개의 도전성재료를 스퍼터링법에 있어서의 타겟에 인가되는 파워를 소정 값 이하로 한 조건으로 막형성한 것이고, 그 이외의 상기 상부전극층인 제 2 층부분 (104b 또는 108) 을 구성하는 부분은, 상기 도전성재료를 타겟에 인가되는 파워를 상기 소정 값 이상으로 한 조건으로 막형성한 것도 바람직하다.
본 발명에 있어서의 상기 타겟에 인가되는 상기 소정 값의 파워로서는 특별히 한정되는 것은 아니나, 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 을 막형성하는 조건에 관해 본원 발명자가 여러 가지 실험을 실시한 결과로부터 판단하면, 타겟에 인가되는 파워가 1.7 W/㎠ 이상으로 실험한 박막커패시터의 리크전류특성치는 후술하는 도 2 에 나타내는 종래예로 표시되어 있는 그래프로 되며, 이 도 2 중에 있어서 본 발명의 구체예로서 나타내는 리크전류특성치의 그래프와 현저히 다름이 판명된 것이고, 이러한 관찰결과로부터 상기 소정 값의 파워로서는 1.7 W/㎠ 를 채택하는 것이 바람직하다.
즉, 본 발명에 있어서의 바람직한 구체예로서는, 예컨대 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 은 상기 반응성 이온에칭에 의해 가공가능한 도전성재료중에서 선택된 1 개의 도전성재료를 스퍼터링법에 있어서의 타겟에 인가되는 파워를 1.7 W/㎠ 이하로 한 조건으로 막형성한 것이고, 그 이외의 상기 상부전극층 (105) 을 구성하는 제 2 층부분 (104b 또는 108) 은 상기 도전성재료를 타겟에 인가되는 파워를 1.7 W/㎠ 이상으로 한 조건으로 막형성한 것이 바람직하다.
본 발명에 있어서, 상기 상부전극층 (105) 에 있어서는 그 층 전체를 동일한 반응성 이온에칭에 의해 가공가능한 도전성재료, 예컨대 Ru 혹은 Ir 만을 사용하여 막형성해도 되고, 또한 상기 상부전극 (105) 중 상기 고유전율 산화물막 (103) 과 계면을 형성하는 제 1 층부분 (107) 과 그 이외의 제 2 층부분 (108) 을 형성하는 상기 도전성재료는 서로 달라도 된다.
전자에 있어서는 상기 상부전극층 (105) 중 상기 고유전율 산화물막 (103) 과 계면을 형성하는 제 1 층부분 (104a) 을 형성하는 막형성속도와 그 이외의 제 2 층부분 (104b) 을 형성할 때의 막형성속도가 다를 뿐이기 때문에, 상기 상부전극 (105) 이 2 층으로 형성되어 있는 것은 판별하기 어려우나, 특성적으로 서로 다른 것임은 명백하다.
물론, 후자에 있어서는 2 층으로 형성되어 있음은 용이하게 판별할 수 있다.
본 발명의 박막커패시터 (1) 에 있어서 상기 상부전극층 (105) 을 다른 막형성재료로 형성할 경우에 있어서의 보다 구체적인 예로서는, 예컨대 상기 상부전극층 (105) 에 있어서 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (107) 은 상기 반응성 이온에칭에 의해 가공가능한 도전성재료의 하나인 Ru 를 스퍼터링법을 사용하여 타겟에 인가되는 파워를 1.7 W/㎠ 이하로 한 조건으로 막형성한 것이고, 그 이외의 상기 상부전극층 (103) 을 구성하는 제 2 층부분 (108) 은 상기 반응성 이온에칭에 의해 가공가능한 도전성재료의 하나인 Ir 을 스퍼터링법을 사용하여 타겟에 인가되는 파워를 1.7 W/㎠ 이상으로 한 조건으로 막형성한 것이다.
또한, 본 발명에 관한 상기 박막커패시터 (1) 에 있어서는 상기 상부전극층 (105) 을 구성하는 제 1 층부분 (104a 또는 107) 의 두께는, 상기 제 1 층부분보다 상층을 구성하는 제 2 층부분 (104b 또는 108) 의 두께에 비하여 약 10 분의 1 전후의 두께로 설정되어 있는 것이 바람직하다.
이하, 본 발명에 관한 박막커패시터의 제조방법의 구체예를 도 3 의 플로차트를 참조하여 설명한다.
즉, 본 발명에 관한 박막커패시터의 제조방법은 구체적으로 반도체기판 (101) 상에 단층 혹은 복수층으로 이루어지는 하부전극층 (102) 을 막형성하는 제 1 공정과, 고유전율 산화물막층 (103) 을 막형성하는 제 2 공정과, 상부 전극층 (105) 을 막형성하는 제 3 공정을 포함하는 박막커패시터의 제조방법에 있어서, 상기 제 3 공정은 상부전극층 (105) 에 있어서의 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 이 비교적 느린 막형성속도로 막형성되는 제 4 공정과, 그 이외의 상기 상부전극의 제 2 층부분 (104b 또는 108) 이 비교적 빠른 막형성속도로 막형성되는 제 5 공정으로 이루어지는 박막커패시터의 제조방법이다.
상기 박막커패시터의 제조방법에 있어서, 상기 상부전극층 (105) 의 상기 제 1 층부분 (107) 과 상기 제 2 층부분 (108) 이 서로 다른 막형성재료를 사용하여 구성되는 것이어도 되고, 또한 상기 상부전극층 (105) 의 상기 제 1 층부분 (104a) 과 상기 제 2 층부분 (104b) 이 동일한 막형성재료를 사용하여 구성되는 것이어도 된다.
또한, 본 발명에 관한 박막커패시터의 제조방법의 다른 구체예로서는, 예컨대 상기 상부전극 (105) 이 동일한 막형성재료를 사용하여 구성되는 경우에는, 반도체기판 (101) 상에 단층 혹은 복수층으로 이루어지는 하부전극층 (102) 을 막형성하는 제 1 공정과, 고유전율 산화물막층 (103) 을 막형성하는 제 2 공정과, 상부전극층 (105) 을 막형성하는 제 3 공정을 포함하는 박막커패시터의 제조방법에 있어서, 상기 상부전극층 (105) 에 있어서의 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a) 부터 막형성처리를 개시할 때에, 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a) 을 비교적 느린 막형성속도로 소정 두께로 막형성하는 제 4 공정과, 상기 제 4 공정이 종료한 후, 상기 막형성속도를 증속하여 나머지 층부분인 제 2 층부분 (104b) 을 막형성하는 제 5 공정으로 이루어지는 박막커패시터의 제조방법이다.
본 발명에 있어서의 박막커패시터의 제조방법에 있어서, 상기 상부전극층 (105) 중 적어도 상기 고유전율 산화막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 이 스퍼터링법 혹은 화학적 기상성장법 (CVD 법) 또는 증착법 등에서 선택된 어느 하나의 방법에 의해 형성되도록 구성할 수 있게 되며, 모든 경우에 중요한 것은 상기 제 1 층부분 (104a 또는 107) 에 있어서의 막형성속도는 그 이외의 상기 상부전극층 (105) 의 제 2 층부분 (104b 또는 108) 을 형성하는 막층의 형성속도보다 느린 막형성속도로 설정되어 있어야 하는 것이다.
또한, 본 발명에 관한 박막커패시터의 제조방법에 있어서는, 상기 상부전극층 (105) 을 형성하는 방법이 스퍼터링법인 경우에, 상기한 제 4 공정에 있어서 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 을 타겟에 소정 전력치 (W/㎠) 이하의 전력을 인가하여 막형성한 후, 상기한 제 5 공정에 있어서 상기 층부분 이외의 상기 상부전극 (105) 의 제 2 층부분 (104b 또는 108) 을 상기 타겟에 상기 소정 전력치 (W/㎠) 이상의 전력을 인가하여 막형성하도록 구성되어 있는 것이 바람직하다.
상기한 바와 같이, 상기 타겟에 인가하여야 하는 소정 전력치 (W/㎠) 로서는, 예컨대 1.7 W/㎠ 를 채택하는 것이 바람직하며, 따라서 본 발명에 있어서의 상기 박막커패시터의 제조방법의 일구체예에 있어서는, 상기 상부전극층 (105) 을 형성하는 방법이 스퍼터링법인 경우에, 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 을 타겟에 1.7 W/㎠ 이하의 전력을 인가하여 막형성하는 제 4 공정과, 상기 층부분 이외의 상기 상부전극 (105) 의 제 2 층부분 (104b 또는 108) 을 타겟에 1.7 W/㎠ 이상의 전력을 인가하여 막형성하는 제 5 공정으로 구성되어 있는 것이다.
본 발명에 있어서의 상기 고유전율 산화물막층 (103) 에 접하는 제 1 층부분 (104a 또는 107) 의 소정 막두께는 특별히 한정되는 것은 아니나, 예컨대 10 ㎚ 이하, 보다 바람직하게는 5 ㎚ 인 것이 바람직하다.
그리고, 상기 제 2 층부분 (104b 또는 108) 의 막두께도 특별히 한정되는 것은 아니나, 상기한 바와 같이 상기 제 1 층부분 (104a 또는 107) 과의 층간관계가, 상기 제 2 층부분 (104b 또는 108) 의 막두께가 상기 제 1 층부분 (104a 또는 107) 의 막두께의 약 10 배 정도가 되도록 설계하는 것이 바람직하다.
그리고, 본 발명에 있어서의 상기 박막커패시터의 제조방법에 있어서는, 상기 상부전극층 (105) 은 적어도 1 종의 반응성 이온에칭에 의해 가공가능한 도전성재료로 형성되는 것이 바람직하며, 또한 상기 반응성 이온에칭에 의해 가공가능한 도전성재료는 Ru, RuO2, Ir, IrO2등에서 선택된 적어도 1 개를 포함하고 있는 것이 바람직하다.
그리고, 본 발명에 있어서의 상기 고유전율 산화물막층 (103) 에 접하는 층부분 (104) 을 형성하는 막형성재료가 Ru 이고, 상기 층부분 (104) 이외의 상기 상부전극 (105) 의 층부분 (107) 을 형성하는 막형성재료가 Ir 인 것이 바람직하다.
이어서, 본 발명에 관한 박막커패시터의 제조방법에 의해 상세한 구체예를 도면을 참조하여 상세하게 설명한다.
실시예
실시예 1
도 1 의 박막커패시터 (1) 의 단면도에 있어서, 저항율이 0.1 Ω·cm 인 n형 실리콘기판 (101) 상에 DC 스퍼터링법에 의해 RuO2로 이루어지는 하부전극층 (102) 을 200 nm 의 두께로 형성한다.
그리고, 그 웨이퍼상에 Ba(DPM)2, Sr(DPM)2, Ti(i-OC3H7) 및 산소가스를 원료로 사용한 Electron Cyclotron Resonance (ECR)-CVD 법을 이용하여, 기판온도는 500 ℃, 가스압은 7 mTorr, 플라즈마 여기 마이크로파 파워는 500 W 의 조건하에서 고유전율 산화물막층인 (Ba,Sr)TiO3층 (103) 을 30 nm 증착시킨다.
상기 고유전율 산화물막층 (103) 인 (Ba,Sr)TiO3를 증착한 후, DC 스퍼터링법을 이용하여, 막형성온도는 25 ℃, 가스압은 4 mTorr, DC 파워는 0.6 W/㎠, 막형성속도는 5.6 nm/min 의 조건하에서 Ru 를 5 ㎚ 증착시키고, 상부전극층 (105) 의 상기 고유전율 산화물막 (103) 에 접촉하는 제 1 층부분 (104a) 을 형성한다.
Ru 의 막두께에 특별히 제한은 없으나, 스루풋 등을 고려하면 얇은 편이 바람직하다.
그리고, 스퍼터링법을 이용하여 막형성온도는 25 ℃, 가스압은 4 mTorr, DC 파워는 4.5 W/㎠, 막형성속도는 21 nm/min 의 조건하에서 상기 제 1 층부분 (104a) 위에 Ru 층을 50 ㎚ 증착시켜 상기 상부전극의 제 2 층부분 (104b 또는 108) 을 형성한다.
즉, 본 구체예에 있어서는 동일한 도전성재료인 Ru 를 제 1 층부분 (104a) 을 저속도로 막형성하고, 도중부터 막형성속도를 증속하여 나머지 제 2 층부분 (104b) 을 형성한 것이다.
마지막으로, 이 박막커패시터에 O2, N2중에서 350 ℃ 에서 30 분의 온도이력을 실시한다.
이상과 같은 공정으로 제작한 박막커패시터 (1) 는, 상기 상부전극 (105) 중 상기 이외의 상기 상부전극의 제 2 층부분 (104b) 을 구성하는 막형성속도가 상기 고유전율 산화물막 (103) 에 접촉하는 제 1 층부분 (104a) 의 막형성속도에 비하여 빠르기 때문에, 상기 고유전율 산화물막 (103) 에 접촉하는 제 1 층부분 (104a) 의 막형성조건만으로 상부전극 (105) 의 전체를 형성한 경우에 비하여 막형성시간을 단축할 수 있으므로 스루풋에 있어서 유리하다.
또한 구체예에 있어서, 필링시험에 의해 박리를 억제할 수 있음을 확인할 수 있었다.
또한, 상기 고유전율 산화물막 (103) 에 접촉하는 제 1 층부분 (104a) 의 막두께를 5 ∼ 20 ㎚ 으로 변화시켜 밀착성을 평가한 결과, 상기 제 1 층부분 (104a) 은 얇을수록 밀착성이 향상되었다.
이보다 상기 제 1 층부분 (104a) 의 막두께는 10 ㎚ 이하, 바람직하게는 5 ㎚ 근방이 바람직하다.
그리고, 상기한 구체예에 의해 얻어진 본 발명에 관한 박막커패시터의 리크전류특성치를 측정한 결과, 도 2 의 실시예 1 로서 표시되어 있는 그래프를 얻을 수 있었다.
한편, 스루풋을 고려하여 상기 상부전극 (105) 을 단일 층으로 하여 상기한 제 2 층부분 (104b) 을 형성할 때의 막형성조건만으로, 또한 상기 타겟에 인가하는전력치 (W/㎠) 로서는 1.7 W/㎠ 를 채택하여 박막커패시터를 형성하고, 그 박막커패시터에 대하여 350 ℃ 의 열이력을 거친 후의 리크전류특성치를 측정한 결과, 도 2 의 종례예로서 표시되어 있는 그래프를 얻을 수 있었다.
도 2 의 그래프를 비교함으로써, 본 발명에 의해 얻어진 박막커패시터는 종래의 방법에 의해 얻어진 박막커패시터에 비하여 리크특성에 있어서 큰 개선이 보인다.
즉, 본 발명에 의해 얻어지는 박막커패시터에 있어서는, 도 2 에서 알 수 있는 바와 같이 종래의 방법에 의해 얻어진 박막커패시터가, 상기 박막커패시터의 구동전압이 1.5 V 를 넘으면, 상기 리크전류밀도로 표시되는 리크특성이 급격하게 악화됨에 비하여, 본 발명에 있어서의 박막커패시터에 있어서는 구동전압이 3 V 에 도달할 때까지 1 × 10-8A/㎠ 이하이며 또한 안정된 양호하고 낮은 리크전류특성을 나타낼 수 있다.
또한 스루풋에 있어서도, 상기 층부분 (104a) 의 막두께를 얇게 함으로써 공정시간을 단축할 수 있으므로 문제로 되지 않는다.
또한, 상기 제 1 층부분 (104a) 을 증착법과 CVD 법을 이용하여 막형성한 것에 대해서도 평가하였으나, 모두 양호한 리크특성을 얻을 수 있으며, 밀착성도 높았다.
이상의 점에서 본 발명에 의해 스루풋이나 생산율에 있어서 유리한 조건으로 양호한 전기특성을 얻을 수 있게 됨을 알 수 있다.
그리고, 상기 본 발명에 관한 박막커패시터에 있어서의 특히 스퍼터링방법을실시하기 위한 스퍼터링장치로는 특별히 한정되는 것은 아니며, 종래 일반적으로 사용되고 있는 스퍼터링장치를 사용할 수 있는 것이다.
상기 본 발명에서 사용할 수 있는 스퍼터링장치의 구조의 개략을 도 4 에 나타냈으나, 본 발명은 이러한 스퍼터링장치로 특정되는 것은 아니다.
즉, 본 발명에서 사용되는 스퍼터링장치 (20) 는 진공챔버 (2) 내에 상기 박막커패시터를 형성하기 위한 피가공기판 (4) 을 탑재한 기판홀더 (3) 가 설치되어 있음과 동시에, 상기 기판홀더 (3) 에 대향하여 소정 간격을 두고 소정 타겟 (6) 을 지지한 고주파전극판 (5) 이 설치되어 있다.
상기 고주파전극판 (5) 에는 다른 타겟 (6) 을 동시에 지지하고 있어도 되고, 다른 금속을 스퍼터링하는 경우에는 다른 고주파전극판 (5) 을 복수개 설치하며, 그 각각에 소정 타겟 (6) 을 지지하도록 해도 된다.
그리고, 상기 기판홀더 (3) 와 상기 고주파전극판 (5) 사이에는, 적절한 셔터수단 (7) 이 설치되어 있어도 된다.
또한, 상기 진공챔버 (2) 에는 적절한 불활성가스를 외부로부터 상기 진공챔버 (2) 내로 공급하기 위한 불활성가스 공급수단 (11) 과, 상기 진공챔버 (2) 내를 소정 진공상태로 유지하기 위한 진공상태 조정수단 (12) 이 설치되어 있다.
그리고, 상기 진공챔버 (2) 에 설치된 상기 고주파전극판 (5) 에는 적절한 고주파전원 (10) 으로부터 적절한 파워제어수단 (9) 을 통해 소정 파워로 조정된 고주파전압이 인가되도록 구성되어 있다.
따라서, 본 구체예에 있어서 상기 타겟에 인가되어야 할 파워는, 상기 파워제어수단 (9) 을 임의로 조정함으로써 실현할 수 있다.
또한, 상기 스퍼터링처리하는 시간 혹은 진공도 등은 적절히 설치된 제어수단 (8) 을 통해 전원공급수단인 파워제어수단 (9) 혹은 진공상태 조정수단 (12) 을 조정함으로써 실행하게 된다.
실시예 2
도 1 에 있어서, 저항율이 0.1 Ω·cm 인 n 형 실리콘기판 (101) 상에 DC 스퍼터링법에 의해 RuO2로 이루어지는 하부전극층 (102) 을 200 nm 두께로 형성한다.
그리고, 그 웨이퍼상에 Ba(DPM)2, Sr(DPM)2, Ti(i-OC3H7) 및 산소가스를 원료로 사용한 Electron Cyclotron Resonance (ECR)-CVD 법을 이용하여, 기판온도는 500 ℃, 가스압은 7 mTorr, 플라즈마 여기 마이크로파 파워는 500 W 의 조건하에서 고유전율 산화물막층인 (Ba,Sr)TiO3층 (103) 을 30 nm 증착시킨다.
상기 고유전율 산화물막층 (103) 인 (Ba,Sr)TiO3를 증착한 후, DC 스퍼터링법을 이용하여 막형성온도는 25 ℃, 가스압은 4 mTorr, DC 파워는 0.6 W/㎠, 막형성속도는 5.6 nm/min 의 조건하에서 Ru 를 5 nm 증착시켜, 상부전극층 (105) 의 상기 고유전율 산화물막 (103) 에 접촉하는 제 1 층부분 (107) 을 형성한다.
Ru 의 막두께에 특별히 제한은 없으나, 스루풋 등을 고려하면 얇은 편이 바람직하다.
그리고, 도전성재료를 변경하여 스퍼터링법을 이용하여 막형성온도는 25 ℃, 가스압은 4 mTorr, DC 파워는 5.2 W/㎠, 막형성속도는 25 nm/min 의 조건하에서 상기 제 1 전극층부분 (104) 위에 Ir 층을 50 nm 증착시켜 상기 상부전극의 층부분 (108) 을 형성한다.
이상과 같은 공정으로 제작한 박막커패시터는, 실시예 1 과 마찬가지로 양호한 리크특성 (1V 인가시에 있어서의 리크전류밀도가 1 × 10-8A/㎠ 이하) 를 나타낸다.
또한, 스루풋이나 생산율의 점에 대해서도 동일한 효과를 얻을 수 있었다.
이 점에서 제 2 전극층 (108) 및 그보다 상층인 전극층의 재료를 제 1 전극층 (107) 의 도전성재료와 다른 것을 적용하여도 동일한 효과를 얻을 수 있음을 알 수 있다.
그리고, 상기한 각 실시형태중에서 하부전극으로서 RuO2의 예를 설명하였으나, 고유전율 산화물 형성과정의 산소분위기하에서 도전성을 상실하지 않으면서 저유전율층을 형성하지 않는 것이면 된다..
예컨대 Ru, Ir, Re, Os, Rh 의 금속 혹은 그들의 산화물, 실리사이드 화합물 중에서 선택된 적어도 1 종류 이상의 재료 또는 Pt, Au, Ag. Pd, Ni, Co 중에서 선택된 적어도 1 종류 이상의 재료를 사용해도 유효하다.
그리고, 본 발명에 있어서의 구체예로서 실시예에서는 RuO2를 단층의 형태로 사용하는 예에 대해 설명하였으나, 복수층의 하부전극구조로서도 동일한 효과를 얻을 수 있다.
또한, 상기한 모든 구체예 중에서 고유전율 산화물로서 (Ba,Sr)TiO3를 사용하는 것을 예시하였으나, 본 발명은 고유전율 산화물막이 화학식 ABO3로 표시되고, 각각 A 로서 Ba, Sr, Pb, Ca, La, Li, K 중 적어도 1 종류 이상, B 로서 Ti, Zr, Ta. Nb, Mg, Fe, Zn, W 중 적어도 1 종류 이상을 함유하는 것, 예컨대 SrTiO3, (Sr,Ca)TiO3, (Ba,Sr,Ca)TiO3, PbTiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, Pb(Mg,Nb)O3, Pb(Mg,W)O3, Pb(Zn,Nb)O3LiTaO3, LiNbO3, KTaO3, KNbO3등, 혹은 화학식 (Bi2O2)(Am-1BmO3m+1)(m=1,2,3,4,5) 로 표시되고, 각각 A 로서 Ba, Sr, Pb, Ca, K, Bi 중 1 종류 이상, B 로서 Nb, Ta, Ti, W 중 적어도 1 종류 이상을 함유하는 것, 예컨대 Bi4Ti3O12, SrBi2Ta2O9, SrBi2Nb2O9, 혹은 상기 화학식과는 다른 화학조성을 갖는 Ta2O5에 대해서도 동일한 효과를 얻을 수 있다.
또한, 실시예에서는 (Ba,Sr)TiO3단층에 대해서 설명하였으나, 2 층 이상의 복수의 고유전율 산화물층의 경우에도 동일한 효과를 얻을 수 있다.
본 발명에 관한 박막커패시터는 상술한 바와 같은 기술구성을 채택하고 있기 때문에, 그 제 1 효과는 박막커패시터의 양호한 전기특성을 얻을 수 있는 것이다.
그 이유은 제 1 전극층에 저파워의 막형성조건을 이용함으로써 계면에서의 반응이나 (Ba,Sr)TiO3의 대미지를 방지할 수 있기 때문이다.
제 2 효과는 상부전극의 형성시간이 단축되어 스루풋을 향상시킬 수 있는 것이다.
그 이유는 제 2 전극층의 막형성속도를 높임으로써 막형성시간을 단축할 수 있기 때문이다.
제 3 효과는 박리의 억제에 의해 생산율을 향상시킬 수 있는 것이다.
그 이유는 제 2 전극층에 박리되기 어려운 조건의 전극층을 형성함으로써 박리를 억제할 수 있기 때문이다.

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  14. 반도체기판상에 단층 또는 복수층으로 이루어진 하부전극층을 막형성하는 제 1 공정과 고유전율 산화물막층을 막형성하는 제 2 공정과, 상부전극층을 막형성하는 제 3 공정을 포함하는 박막커패시터의 제조방법에 있어서, 상기 상부전극층에 있어서, 상기 고유전율 산화물막층에 접하는 제 1 층부분으로부터 막형성처리를 개시할때, 상기 고유전율 산화물막층에 접하는 제 1 층부분이 소정의 제 1 막형성속도로 소정의 두께로 막형성되는 제 4 공정과, 상기 제 4 공정이 종료한 후, 상기 막형성속도를 증가시켜 상기 제 1 막형성속도보다도 빠른 소정의 제 2 막형성속도로 상기 제 1 층부분이외의 상기 상부전극의 제 2 층부분을 막형성하는 제 5 공정으로 이루어지고,
    상기 상부전극층중 적어도 상기 고유전율 산화물막에 접하는 제 1 층부분이 스퍼터법에 의해 형성되고,
    상기 고유전율 산화물막에 접하는 제 1 층부분은 타겟에 1.7 W/㎠ 이하로 전력을 인가하여 막형성되고, 상기 제 1 층부분이외의 상기 상부전극의 제 2 층부분은 타겟에 1.7 W/㎠ 이상의 전력을 인가하여 막형성되는 것을 특징으로 하는 박막커패시터의 제조방법.
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  19. 제 14 항에 있어서, 상기 상부전극층은 적어도 1 종의 반응성 이온에칭에 의해 가공가능한 도전성재료로 형성된 막층인 것을 특징으로 하는 박막커패시터의 제조방법.
  20. 제 14 항에 있어서, 상기 반응성 이온에칭에 의해 가공가능한 도전성재료는 Ru, RuO2, Ir, IrO2등에서 선택된 하나 이상을 포함하고 있는 것을 특징으로 하는 박막커패시터의 제조방법.
  21. 제 14 항에 있어서, 상기 고유전율 산화물막층에 접하는 제 1 층부분을 형성하는 막형성재료가 Ru 이고, 상기 제 1 층부분 이외의 상기 상부전극의 제 2 층부분을 형성하는 막형성재료가 Ir 인 것을 특징으로 하는 박막커패시터의 제조방법.
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