KR20040001946A - 반도체장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 누설전류특성이 우수하고, 높은 캐패시턴스를 유지하면서도 안정적인 공정으로 제조할 수 있는 고집적 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체의 산소공핍층이 가지는 전하를 감소하기 위한 불순물이 도핑된 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

Description

반도체장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C=藥As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi₂Ta₂O₉(이하 SBT라 함), SrBi₂(Ta_1-x,Nbx)₂O₉(이하 SBTN이라 함), Bi_4-xLa_xTi₃O₁₂(이하 BLT라 함), Bi₄Ti₃O₁₂(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정(예컨대 고온열공정)의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하고 있다. 또한 고유전율을 가지는 유전체박막을 사용하여 캐패시터를 제조하게 되면 유전체 박막의 특성중 누설전류에 관한 특성이 점차 중요해 지고 있다.

도1a 내지 도1c는 종래기술에 의한 캐패시터 제조방법을 나타내는 공정단면도이다.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다. 이어서 콘택플러그(13)가 노출되도록 캐패시터절연막(14)을 선태적으로 식각하여 캐패시터홀(15)을 형성하고, 캐패시터홀(15) 내부에 폴리실리콘막으로 하부전극(16)을 형성한다.

이어서 도1b에 도시된 바와 같이, 하부전극(16) 상에 전극의 유효면적을 증가시키기 위한 반구형실리콘그레인(hemispherical shaped grains;HSG)(17)을 형성한다.

HSG 공정은 전하저장의 표면에 실리콘 알갱이를 이용하여 요철을 주어 유효 면적을 증가시키기 위한 것으로 이렇게 함으로서 캐패시턴스를 확보하려는 시도인데, 준안정성 폴리실리콘(Metastable PolySilicon; MPS) 그레인(Grain) 공정이라고도 한다. HSG공정으로 인해 전극의 표면에 요철을 만들어 표면적을 증가시킬 경우, 평탄화된 전극 구조에 비해 약 2 배 가량 캐패시턴스를 증가시킬 수 있으나, 누설전류 특성에서는 취약한 문제점을 보이고 있다.

이어서 도1c에 도시된 바와 같이, 하부전극(16) 표면을 질화시켜 SiONx 형태의 질화계 계면층(18)을 형성하여 준다. 이 질화계 계면층(18)은 후속공정에서 유전체 박막으로 형성될 Ta₂O₅등으로 인한 누설전류에 대한 특성 저하 막아주기 위한 것이다. 이어서 질화계 계면층(18) 상에 유전체박막(19)를 형성하고 그 상부에 상부전극(30)을 형성한다.

상기와 같이 높은 캐패시턴스를 위해 Ta₂O₅등의 고유전율 물질을 유전체 박막으로 사용하고 하부전극을 HSG공정으로 요철을 형성시킴으로 해서 누설전류 특성이 저하되고 있다. 따라서 누설전류를 방지하기 위한 질화계 계면층(18)을 하부전극과 유전체 박막상에 형성하게 되는데, 이 질화계 계면층(18)으로 인해 캐패시터의 유전체 두개가 직렬로 연결한 구조가 되어 전체 캐패시턴스에 악영향을 주고 있다.

그라나 아직까지 MIS(Metal-Insulator-Silicon)구조의 캐패시터에서 유전체박막만으로 원하는 누설전류 특성을 구현하고 있지 못하고 있다. 즉, 질화게 계면층에 의해 누설전류 특성이 정해지고 있는 문제점을 가지고 있다.ㄴ

본 발명은 누설전류특성이 우수하고, 높은 캐패시턴스를 유지하면서도 안정적인 공정으로 제조할 수 있는 고집적 캐패시터 제조방법을 제공함을 목적으로 한다.

도1a 내지 도1c는 종래기술에 의한 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.

<도면의 주요부분에 대한 부호의 설명>

20 : 기판

21 : 활성영역

22: 층간절연막

23: 콘택플러그

24 : 캐패시터절연막

25 : 캐패시시터홀

26 : 하부전극

27 : 반구형실리콘그레인

28 : 유전체박막

29 : 상부전극

상기의 목적을 달성하기 위한 본 발명은 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체의 산소공핍층이 가지는 전하를 감소하기 위한 불순물이 도핑된 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2d는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 도면이다.

먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다. 여기서 도시되지는 않았으나, 콘택홀 내부에 Ti막을 증착하고 열공정을 실시하여 활성영역(21)과의 계면에 오믹 콘택을 위한 티타늄실리사이드를 형성한다.

이어서 텅스텐을 콘택홀에 매립하여 텅스텐 콘택플러그(23)를 형성한다.

이어서 캐패시터 형성을 위한 캐패시터 절연막(24)을 형성하고, 콘택플러그(23)가 노출되도록 캐패시터절연막(24)를 선택적으로 제거하여 캐패시터홀(25)을 형성한다. 여기서 캐패시터 절연막(24)는 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막등을 사용하여 형성할 수 있다.

이어서 도2b에 도시된 바와 같이, 캐패시터홀내부에 폴리실리콘막으로 하부전극(25)을 형성한다. 하부전극(25)으로 형성한 폴리실리콘막에 인시츄(In-situ)로 PH₃가스를 이용하여 P를 3.0E20 atoms/cc로 유지하도록 도핑한다.

이어서 하부전극(26)상에 전극의 유효면적을 증가시키기 위한 반구형실리콘그레인층(HSG)(27)을 형성한다. HSG 공정은 Si₂H₆을 소스기체로 하여, 600~650℃ 범위의 온도에서 100 ~ 300Å 두께가 되도록 진행한다. 이어서 HSG층(27)의 도핑을 위해 PH₃분위기에서 플라즈마 처리를 한다.

이어서 도2c에 도시된 바와 같이, 유전체 박막(28)으로 Ta₂O₅을 형성한다.이 때 Ta₂O₅막은 Ta(OCH₂CH₃)₅또는 Ta(OEt)₄(dame)-dame:메틸 아미노에톡사이드(OCH₂CH₂NMe₂)-를 소스가스로 하고 O₂또는 N₂O를 반응가스로 하여 MOCVD(Metal Organic Chemical Vapor deposition) 증착방법으로 증착하며, 이와 동시에 Hf,Zr,Ti, 또는 Dy등이 포함된 소스가스를 사용하여 Hf,Zr,Ti, 또는 Dy 중에서 선택된 하나를 불순물로 Ta₂O₅막에 도핑되도록 한다.

Ta₂O₅막 증착후에는 박막의 조말화 및 박막내 산소공핍량을 보충하기 위해서 O₂또는 N₂O 분위기에서 저온 플라즈마 처리를 행한다. 이어서 도핑된 원소의 활성화를 위해 급속열처리(RTP)나 로(furnace)를 이용하여 600℃ 이상에서 열공정을 실시한다.

여기서 Ta₂O₅막 증착시에 4가인 Hf, Zr, Ti 와 전이원소인 Dy를 도핑하게 되면, 5가인 Ta원자대신 4가인 원자가 산소공핍층(Oxygen vacancy)의 차지(charge)를 보상함으로써 누설전류 특성이 향상되는 것이다. 이를 자세히 살펴보면, Ta₂O₅막내에는 산소공핍층이 존재하게 되는데, 이 산소공핍층은 +2가의 차지를 가진다.

Ta₂O₅막내에 이와 같은 차지는 실제 누설전류의 소스가 될 수 있는데, Ta₂O₅막내에 4가인 Hf,Zr,Ti등의 불순물을 넣어주면 -1의 차지가 남게 되므로 산소공핍층의 차지를 보상시켜 주게 되며, 이로 인해 누설전류는 보다 감소하게 되는 것이다.

또한 유전체박막(26)으로 Ta₂O₅막을 형성하는 두번째 방법으로는 Ta(OCH₂CH₃)₅또는 Ta(OEt)₄(dame)-dame:메틸 아미노에톡사이드(OCH₂CH₂NMe₂)-를 소스가스로 플라즈마에 의해 활성화된 O₂,H₂O,N₂O 또는 O₃을 반응가스로 하여 원자층증착법으로 증착할 수 있다. 이 때에도 Ta₂O₅막 증착시 Hf, Zr, Ti, 또는 Dy가 포함된 소스가스를 사용하여 Hf,Zr,Ti, 또는 Dy 중에서 선택된 하나를 Ta₂O₅막에 도핑한다.

여기서도 Ta₂O₅막 증착후에는 박막의 조말화 및 박막내 산소공핍량을 보충하기 위해서 O₂또는 N₂O 분위기에서 저온 플라즈마 처리를 행한다. 이어서 도핑된 원소의 활성화를 위해 급속열처리(RTP)나 로(furnace)를 이용하여 600℃ 이상에서 열공정을 실시한다.

이어서 상부전극(29)으로 폴리실리콘막을 1000Å으로 형성한다. 상부전극(28)으로 형성한 폴리실리콘막에 인시츄(In-situ)로 PH₃가스를 이용하여 P를 3.0E20 atoms/cc로 유지하도록 도핑한다. 이 때 유전체박막과 후속공정에서 형성될 상부전극과의 상호간 물질확산방지막으로 TiN막(도시안됨)을 형성한다. TiN막 형성방법은 TiCl₄, NH₃를 반응가스로 하고, 450℃ ~ 630℃의 온도범위에서 증착한다.

또한 상술한 방법으로 형성된 유전체박막은 반도체 장치의 트랜지스터 형성공정시의 게이트 절연막 형성에 이용될 수 있다.

본 발명에 의해 4가 불순물이 도핑된 Ta₂O₅막은 순수한 Ta₂O₅보다 누설전류면에서 우수하기 때문에 유전체박막의 두께를 줄일 수 있고, 한편으로는 HSG 공정시 저하되는 누설전류특성을 보완하여 줄수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 추가비용없이 누설전류특성이 우수한 안정적인 고집적 반도체 장치의 캐패시터 장치를 제조할 수 있다.

Claims (8)

1. 기판 상에 하부전극을 형성하는 단계;

   상기 하부전극 상에 유전체의 산소공핍층이 가지는 전하를 감소하기 위한 불순물이 도핑된 유전체 박막을 형성하는 단계; 및

   상기 유전체 박막상에 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 불순물의 활성화를 위해 급속열처리 또는 로 열처리 공정을 더 추가하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 유전체 박막은 Ta₂O₅막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 불순물은 Hf,Zr,Ti 또는 Dy 중에서 선택된 하나 인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 Ta₂O₅막은 MOCVD 증착방법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
6. 제 4 항에 있어서

   상기 Ta₂O₅막은 원차층 증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
7. 제 5 항 또는 제6 항에 있어서,

   상기 Ta₂O₅막은 Ta(OCH₂CH₃)₅또는 Ta(OEt)₄(dame) 가스를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
8. 제 1 항에 있어서,

   상기 하부전극에 반구형 실리콘 그레인 공정을 더 추가하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.