JP2001177075A - 容量素子の製造方法および容量素子の製造装置 - Google Patents
容量素子の製造方法および容量素子の製造装置Info
- Publication number
- JP2001177075A JP2001177075A JP35689499A JP35689499A JP2001177075A JP 2001177075 A JP2001177075 A JP 2001177075A JP 35689499 A JP35689499 A JP 35689499A JP 35689499 A JP35689499 A JP 35689499A JP 2001177075 A JP2001177075 A JP 2001177075A
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- temperature heat
- temperature
- manufacturing
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 238000010438 heat treatment Methods 0.000 claims abstract description 126
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000002131 composite material Substances 0.000 claims abstract description 8
- 238000011282 treatment Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 68
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 40
- 230000015572 biosynthetic process Effects 0.000 claims description 31
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052712 strontium Inorganic materials 0.000 claims description 7
- 229910052788 barium Inorganic materials 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 abstract description 6
- 238000003795 desorption Methods 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 78
- 239000010410 layer Substances 0.000 description 36
- 239000010409 thin film Substances 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000002425 crystallisation Methods 0.000 description 14
- 230000008025 crystallization Effects 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- OGHBATFHNDZKSO-UHFFFAOYSA-N propan-2-olate Chemical compound CC(C)[O-] OGHBATFHNDZKSO-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/409—Oxides of the type ABO3 with A representing alkali, alkaline earth metal or lead and B representing a refractory metal, nickel, scandium or a lanthanide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不純物の離脱に対応した低温による熱処理を
行って、リーク特性及び誘電率の劣化を防ぐことができ
る容量素子の製造方法および容量素子の製造装置を提供
する。 【解決手段】 誘電体膜を上部電極及び下部電極で挟み
込んだ容量素子の製造方法において、ＡＢＯ3 複合酸化
物からなる高誘電体膜の成膜後、高誘電体膜を高温熱処
理する高温熱処理工程と、高温熱処理の処理温度より低
い温度で低温熱処理する低温熱処理工程とを有する。
行って、リーク特性及び誘電率の劣化を防ぐことができ
る容量素子の製造方法および容量素子の製造装置を提供
する。 【解決手段】 誘電体膜を上部電極及び下部電極で挟み
込んだ容量素子の製造方法において、ＡＢＯ3 複合酸化
物からなる高誘電体膜の成膜後、高誘電体膜を高温熱処
理する高温熱処理工程と、高温熱処理の処理温度より低
い温度で低温熱処理する低温熱処理工程とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、容量素子の製造
方法および容量素子の製造装置に関し、特に、ペロブス
カイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電体を用いた
容量素子の製造方法および容量素子の製造装置に関す
る。
方法および容量素子の製造装置に関し、特に、ペロブス
カイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電体を用いた
容量素子の製造方法および容量素子の製造装置に関す
る。
【０００２】
【従来の技術】従来、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａ
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のセルキャパ
シタに用いられる誘電膜として、例えば、ペロブスカイ
ト構造の強誘電体膜が知られている。
ｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のセルキャパ
シタに用いられる誘電膜として、例えば、ペロブスカイ
ト構造の強誘電体膜が知られている。
【０００３】ペロブスカイト構造を有するものには、バ
リウム（Ｂａ）及びストロンチウム（Ｓｒ）を組み合わ
せたチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）
ＴｉＯ3 ：ＢＳＴ）や、ＢＳＴの内で、Ｂａが含まれず
Ｓｒのみのチタン酸ストロンチウム（ＳｒＴｉＯ3 ）が
ある。
リウム（Ｂａ）及びストロンチウム（Ｓｒ）を組み合わ
せたチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）
ＴｉＯ3 ：ＢＳＴ）や、ＢＳＴの内で、Ｂａが含まれず
Ｓｒのみのチタン酸ストロンチウム（ＳｒＴｉＯ3 ）が
ある。
【０００４】このような高誘電率のＢＳＴを容量絶縁膜
として用いたキャパシタの製造方法を説明する。先ず、
ルテニウム（Ｒｕ）を用いて下部電極を形成する。次
に、この下部電極の上に、熱ＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により成膜温度
４００℃でＢＳＴを成膜し、その後、ＢＳＴ膜の結晶化
のために６５０℃，１０分間の熱処理を行い、このＢＳ
Ｔ成膜と成膜後の熱処理を複数回（例えば４回）繰り返
す。次に、Ｒｕを用いてキャパシタ上部電極を形成す
る。
として用いたキャパシタの製造方法を説明する。先ず、
ルテニウム（Ｒｕ）を用いて下部電極を形成する。次
に、この下部電極の上に、熱ＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により成膜温度
４００℃でＢＳＴを成膜し、その後、ＢＳＴ膜の結晶化
のために６５０℃，１０分間の熱処理を行い、このＢＳ
Ｔ成膜と成膜後の熱処理を複数回（例えば４回）繰り返
す。次に、Ｒｕを用いてキャパシタ上部電極を形成す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法により得られたキャパシタにおいては、十分
低いリーク特性が得られなかった。リーク特性の劣化は
ＤＲＡＭの保持特性を低下させてしまう。リーク特性及
び誘電率が劣化するのは、３００〜４００℃の低温で特
異的に離脱する不純物（炭素や水素等）が多く含まれて
いるためと考えられる。このため、不純物の離脱に対応
した低温による熱処理が必要であると思われる。
た製造方法により得られたキャパシタにおいては、十分
低いリーク特性が得られなかった。リーク特性の劣化は
ＤＲＡＭの保持特性を低下させてしまう。リーク特性及
び誘電率が劣化するのは、３００〜４００℃の低温で特
異的に離脱する不純物（炭素や水素等）が多く含まれて
いるためと考えられる。このため、不純物の離脱に対応
した低温による熱処理が必要であると思われる。
【０００６】上述したようなＢＳＴ成膜における結晶化
熱処理については、例えば、Ｍ．Ｋｉｙｏｔｏｓｈｉ
ｅｔ ａｌ．１９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．ｐｐ．１０１〜１
０２に開示されているが、低温による熱処理については
何も述べられていない。
熱処理については、例えば、Ｍ．Ｋｉｙｏｔｏｓｈｉ
ｅｔ ａｌ．１９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ．ｐｐ．１０１〜１
０２に開示されているが、低温による熱処理については
何も述べられていない。
【０００７】また、特開平１１−２４３１７７号公報に
は、リーク特性を改善することを目的とした半導体装置
及びその製造方法が開示されているが、この半導体装置
及びその製造方法においては、高温度の熱処理によりＢ
ＳＴ膜を２段階で成膜しており、低温による熱処理につ
いては述べられていない。
は、リーク特性を改善することを目的とした半導体装置
及びその製造方法が開示されているが、この半導体装置
及びその製造方法においては、高温度の熱処理によりＢ
ＳＴ膜を２段階で成膜しており、低温による熱処理につ
いては述べられていない。
【０００８】この発明の目的は、不純物の離脱に対応し
た低温による熱処理を行って、リーク特性及び誘電率の
劣化を防ぐことができる容量素子の製造方法および容量
素子の製造装置を提供することである。
た低温による熱処理を行って、リーク特性及び誘電率の
劣化を防ぐことができる容量素子の製造方法および容量
素子の製造装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係る容量素子の製造方法は、誘電体膜を
上部電極及び下部電極で挟み込んだ容量素子の製造方法
において、ＡＢＯ3 複合酸化物からなる高誘電体膜の成
膜後、前記高誘電体膜を高温熱処理する高温熱処理工程
と、前記高温熱処理の処理温度より低い温度で低温熱処
理する低温熱処理工程とを有することを特徴としてい
る。
め、この発明に係る容量素子の製造方法は、誘電体膜を
上部電極及び下部電極で挟み込んだ容量素子の製造方法
において、ＡＢＯ3 複合酸化物からなる高誘電体膜の成
膜後、前記高誘電体膜を高温熱処理する高温熱処理工程
と、前記高温熱処理の処理温度より低い温度で低温熱処
理する低温熱処理工程とを有することを特徴としてい
る。
【００１０】上記構成を有することにより、ＡＢＯ3 複
合酸化物からなる高誘電体膜の成膜後、前記高誘電体膜
を高温熱処理する高温熱処理工程と、前記高温熱処理の
処理温度より低い温度で低温熱処理する低温熱処理工程
とを経て、誘電体膜を上部電極及び下部電極で挟み込ん
だ容量素子が製造される。これにより、不純物の離脱に
対応した低温による熱処理を行って、リーク特性及び誘
電率の劣化を防ぐことができる。
合酸化物からなる高誘電体膜の成膜後、前記高誘電体膜
を高温熱処理する高温熱処理工程と、前記高温熱処理の
処理温度より低い温度で低温熱処理する低温熱処理工程
とを経て、誘電体膜を上部電極及び下部電極で挟み込ん
だ容量素子が製造される。これにより、不純物の離脱に
対応した低温による熱処理を行って、リーク特性及び誘
電率の劣化を防ぐことができる。
【００１１】また、この発明に係る容量素子の製造装置
により、上記容量素子の製造方法を実現することができ
る。
により、上記容量素子の製造方法を実現することができ
る。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】図１は、この発明の実施の形態に係る高誘
電率薄膜キャパシタを有する半導体装置の断面図であ
る。図１に示すように、高誘電率の薄膜キャパシタ（容
量素子）１０は、ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）１１と共に、半導体装
置であるＤＲＡＭのメモリセル１２を形成している。
電率薄膜キャパシタを有する半導体装置の断面図であ
る。図１に示すように、高誘電率の薄膜キャパシタ（容
量素子）１０は、ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）１１と共に、半導体装
置であるＤＲＡＭのメモリセル１２を形成している。
【００１４】ＭＯＳＦＥＴ１１は、ｐ型シリコン基板１
３の素子分離絶縁膜１４により分離された領域上に、ゲ
ート酸化膜１５を介して形成されたゲート電極１６を有
している。ゲート電極１６両側のｐ型シリコン基板１３
には、ソース側及びドレイン側のｎ型拡散層１７が設け
られている。このＭＯＳＦＥＴ１１の上には、ポリシリ
コンプラグ１８を有する層間絶縁膜１９を介して、薄膜
キャパシタ１０が形成されている。
３の素子分離絶縁膜１４により分離された領域上に、ゲ
ート酸化膜１５を介して形成されたゲート電極１６を有
している。ゲート電極１６両側のｐ型シリコン基板１３
には、ソース側及びドレイン側のｎ型拡散層１７が設け
られている。このＭＯＳＦＥＴ１１の上には、ポリシリ
コンプラグ１８を有する層間絶縁膜１９を介して、薄膜
キャパシタ１０が形成されている。
【００１５】薄膜キャパシタ１０は、層間絶縁膜１９上
に層状に形成されたシリコンコンタクト層２０及び耐シ
リコン拡散導電層２１を介して、記載順に積み重ねられ
たキャパシタ下部電極２２、キャパシタ絶縁膜２３及び
キャパシタ上部電極２４を有している。キャパシタ下部
電極２２は、耐シリコン拡散導電層２１上に、キャパシ
タ絶縁膜２３は、シリコンコンタクト層２０、耐シリコ
ン拡散導電層２１及びキャパシタ下部電極２２を覆うよ
うに、キャパシタ上部電極２４は、キャパシタ絶縁膜２
３上に、それぞれ積み重ねられて層構造を有している。
に層状に形成されたシリコンコンタクト層２０及び耐シ
リコン拡散導電層２１を介して、記載順に積み重ねられ
たキャパシタ下部電極２２、キャパシタ絶縁膜２３及び
キャパシタ上部電極２４を有している。キャパシタ下部
電極２２は、耐シリコン拡散導電層２１上に、キャパシ
タ絶縁膜２３は、シリコンコンタクト層２０、耐シリコ
ン拡散導電層２１及びキャパシタ下部電極２２を覆うよ
うに、キャパシタ上部電極２４は、キャパシタ絶縁膜２
３上に、それぞれ積み重ねられて層構造を有している。
【００１６】このキャパシタ絶縁膜２３には、ペロブス
カイト構造の強誘電体膜が用いられている。ペロブスカ
イト構造を有するものには、バリウム（Ｂａ）及びスト
ロンチウム（Ｓｒ）を組み合わせたチタン酸バリウムス
トロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 、以下ＢＳＴと
略称する）や、ＢＳＴの内でＢａが含まれずＳｒのみの
チタン酸ストロンチウム（ＳｒＴｉＯ3 、以下ＳＴＯと
略称する）がある。
カイト構造の強誘電体膜が用いられている。ペロブスカ
イト構造を有するものには、バリウム（Ｂａ）及びスト
ロンチウム（Ｓｒ）を組み合わせたチタン酸バリウムス
トロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 、以下ＢＳＴと
略称する）や、ＢＳＴの内でＢａが含まれずＳｒのみの
チタン酸ストロンチウム（ＳｒＴｉＯ3 、以下ＳＴＯと
略称する）がある。
【００１７】これらは、キャパシタの薄膜化に適してお
りＤＲＡＭのキャパシタの材料として有望である。この
ような高誘電率のＢＳＴを容量絶縁膜として金属製の両
電極２２，２４で挟んだ薄膜キャパシタ１０を有する半
導体装置の製造方法を、以下に説明する。
りＤＲＡＭのキャパシタの材料として有望である。この
ような高誘電率のＢＳＴを容量絶縁膜として金属製の両
電極２２，２４で挟んだ薄膜キャパシタ１０を有する半
導体装置の製造方法を、以下に説明する。
【００１８】図２（ａ）〜図５（ｈ）は、図１の薄膜キ
ャパシタを有する半導体装置の製造工程を示す断面図で
ある。図２（ａ）〜図５（ｈ）に示すように、先ず、既
知の方法に従って、ｐ型シリコン基板１３上の素子分離
絶縁膜１４で分離された領域に、ゲート酸化膜１５、ゲ
ート電極１６、及びゲート電極１６の両側下方に位置さ
せたｎ型拡散層１７等を作り込み、ＭＯＳＦＥＴ１１を
形成する（図２（ａ）参照）。
ャパシタを有する半導体装置の製造工程を示す断面図で
ある。図２（ａ）〜図５（ｈ）に示すように、先ず、既
知の方法に従って、ｐ型シリコン基板１３上の素子分離
絶縁膜１４で分離された領域に、ゲート酸化膜１５、ゲ
ート電極１６、及びゲート電極１６の両側下方に位置さ
せたｎ型拡散層１７等を作り込み、ＭＯＳＦＥＴ１１を
形成する（図２（ａ）参照）。
【００１９】次に、ＭＯＳＦＥＴ１１の上に、ＳｉＯ2
からなる膜厚３００ｎｍの層間絶縁膜１９をＣＶＤ法等
により成膜し、その後、層間絶縁膜１９を表面から基板
１３側に向けて貫通する接続孔２５を開口する（図２
（ｂ）参照）。
からなる膜厚３００ｎｍの層間絶縁膜１９をＣＶＤ法等
により成膜し、その後、層間絶縁膜１９を表面から基板
１３側に向けて貫通する接続孔２５を開口する（図２
（ｂ）参照）。
【００２０】次に、層間絶縁膜１９上に、ＣＶＤ法によ
りリンドープアモルファスシリコンを堆積させてリンド
ープアモルファスシリコン層２６を形成し、その後、リ
ンドープアモルファスシリコン層２６を７００〜８５０
℃で熱処理する（図３（ｃ）参照）。この熱処理の結
果、リンドープアモルファスシリコン層２６は結晶化し
てリンドープポリシリコン層となる。
りリンドープアモルファスシリコンを堆積させてリンド
ープアモルファスシリコン層２６を形成し、その後、リ
ンドープアモルファスシリコン層２６を７００〜８５０
℃で熱処理する（図３（ｃ）参照）。この熱処理の結
果、リンドープアモルファスシリコン層２６は結晶化し
てリンドープポリシリコン層となる。
【００２１】次に、ポリシリコン層２６をエッチバック
して層間絶縁膜１９を露出させ、接続孔２５内にポリシ
リコンプラグ１８を形成する（図３（ｄ）参照）。
して層間絶縁膜１９を露出させ、接続孔２５内にポリシ
リコンプラグ１８を形成する（図３（ｄ）参照）。
【００２２】次に、スパッタ法等により、ポリシリコン
プラグ１８を含む層間絶縁膜１９上に、膜厚３０ｎｍの
Ｔｉ層及び膜厚５０ｎｍのＴｉＮ層からなる耐シリコン
拡散導電層２１を形成し、その後、窒素（Ｎ2 ）雰囲気
中でのＲＴＡ（ｒａｐｉｄｔｈｅｒｍａｌ ａｎｎｅａ
ｌｉｎｇ）処理を行う。このＮ2 −ＲＴＡ処理により、
耐シリコン拡散導電層２１を形成するＴｉ層は、ＴｉＳ
ｉ2 層からなるシリコンコンタクト層２０に変化する
（図４（ｅ）参照）。
プラグ１８を含む層間絶縁膜１９上に、膜厚３０ｎｍの
Ｔｉ層及び膜厚５０ｎｍのＴｉＮ層からなる耐シリコン
拡散導電層２１を形成し、その後、窒素（Ｎ2 ）雰囲気
中でのＲＴＡ（ｒａｐｉｄｔｈｅｒｍａｌ ａｎｎｅａ
ｌｉｎｇ）処理を行う。このＮ2 −ＲＴＡ処理により、
耐シリコン拡散導電層２１を形成するＴｉ層は、ＴｉＳ
ｉ2 層からなるシリコンコンタクト層２０に変化する
（図４（ｅ）参照）。
【００２３】次に、ＤＣ（ｄｉｒｅｃｔ ｃｕｒｒｅｎ
ｔ）スパッタ法等により、例えば、Ｒｕからなる膜厚１
００ｎｍのキャパシタ下部電極層２２を耐シリコン拡散
導電層２１上に成膜する（図４（ｆ）参照）。キャパシ
タ下部電極層２２は、Ｒｕの他、プラチナ（Ｐｔ）、ペ
ロブスカイト構造の導電性材料であるルテニウム酸スト
ロンチウム（ＳｒＲｕＯ3 ）等がある。
ｔ）スパッタ法等により、例えば、Ｒｕからなる膜厚１
００ｎｍのキャパシタ下部電極層２２を耐シリコン拡散
導電層２１上に成膜する（図４（ｆ）参照）。キャパシ
タ下部電極層２２は、Ｒｕの他、プラチナ（Ｐｔ）、ペ
ロブスカイト構造の導電性材料であるルテニウム酸スト
ロンチウム（ＳｒＲｕＯ3 ）等がある。
【００２４】次に、酸素及び塩素の混合ガスを用いたプ
ラズマエッチング法により、キャパシタ下部電極層２
２、耐シリコン拡散導電層２１及びシリコンコンタクト
層２０を所望の形状に加工する（図５（ｇ）参照）。
ラズマエッチング法により、キャパシタ下部電極層２
２、耐シリコン拡散導電層２１及びシリコンコンタクト
層２０を所望の形状に加工する（図５（ｇ）参照）。
【００２５】次に、ビス−ジピバロイルメタンバリウム
（Ｂａ（ＤＰＭ）2 ）、ビス−ジピバロイルメタンスト
ロンチウム（Ｓｒ（ＤＰＭ）2 ）、ビス−ジピバロイル
メタンチタンイソプロポキシド（Ｔｉ（ｉ−ＯＣ
3 Ｈ7 ）2 （ＤＰＭ）2 ）及び酸素ガスを原料とした熱
ＣＶＤ法により、キャパシタ下部電極層２２上に、４０
０〜４８０℃で膜厚２０ｎｍのＢＳＴ薄膜をキャパシタ
絶縁膜２３として成膜する（図５（ｈ）参照）。ＤＰＭ
とは、ｂｉｓ−ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔ
ｅの略である。
（Ｂａ（ＤＰＭ）2 ）、ビス−ジピバロイルメタンスト
ロンチウム（Ｓｒ（ＤＰＭ）2 ）、ビス−ジピバロイル
メタンチタンイソプロポキシド（Ｔｉ（ｉ−ＯＣ
3 Ｈ7 ）2 （ＤＰＭ）2 ）及び酸素ガスを原料とした熱
ＣＶＤ法により、キャパシタ下部電極層２２上に、４０
０〜４８０℃で膜厚２０ｎｍのＢＳＴ薄膜をキャパシタ
絶縁膜２３として成膜する（図５（ｈ）参照）。ＤＰＭ
とは、ｂｉｓ−ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔ
ｅの略である。
【００２６】なお、原料としては、上記例の他、Ｂａ
（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 を単独で或いは組み合
わせて、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）2 （ＤＰＭ）2 、Ｔｉ
Ｏ（ＤＰＭ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）2 （ＤＰＭ）
2 を単独で或いは組み合わせて、これらに酸素ガスを加
えたものでもよい。これらの原料により、ペロブスカイ
ト構造の強誘電体膜を形成し、キャパシタ絶縁膜２３と
する。
（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 を単独で或いは組み合
わせて、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）2 （ＤＰＭ）2 、Ｔｉ
Ｏ（ＤＰＭ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）2 （ＤＰＭ）
2 を単独で或いは組み合わせて、これらに酸素ガスを加
えたものでもよい。これらの原料により、ペロブスカイ
ト構造の強誘電体膜を形成し、キャパシタ絶縁膜２３と
する。
【００２７】そして、キャパシタ絶縁膜２３を形成した
後、結晶化を目的として酸素を０〜５％含む不活性ガス
雰囲気下において、結晶化開始温度である６５０〜９０
０℃の高温で熱処理を行う。この熱処理として、例え
ば、４００℃で１時間の窒素処理を行った後に７５０℃
で３０ｓｅｃ（秒）のＮ2 −ＲＴＡ処理を行った。
後、結晶化を目的として酸素を０〜５％含む不活性ガス
雰囲気下において、結晶化開始温度である６５０〜９０
０℃の高温で熱処理を行う。この熱処理として、例え
ば、４００℃で１時間の窒素処理を行った後に７５０℃
で３０ｓｅｃ（秒）のＮ2 −ＲＴＡ処理を行った。
【００２８】ＢＳＴ薄膜に対する高温熱処理は、ランプ
アニール（ＲＴＡ）による場合、６００〜９００℃、好
ましくは６５０〜８００℃で、１〜２４０ｓｅｃ、好ま
しくは１〜６０ｓｅｃとする。炉による場合は、５２０
〜８００℃、好ましくは５５０〜６５０℃で、１〜４８
０ｍｉｎ（分）、好ましくは１０〜１２０ｍｉｎとす
る。
アニール（ＲＴＡ）による場合、６００〜９００℃、好
ましくは６５０〜８００℃で、１〜２４０ｓｅｃ、好ま
しくは１〜６０ｓｅｃとする。炉による場合は、５２０
〜８００℃、好ましくは５５０〜６５０℃で、１〜４８
０ｍｉｎ（分）、好ましくは１０〜１２０ｍｉｎとす
る。
【００２９】この熱処理の後、ＤＣスパッタ法等によ
り、ＢＳＴ膜上に、Ｒｕ等からなる膜厚５０ｎｍのキャ
パシタ上部電極層２４（図１参照）を成膜し、その後、
酸素を０〜５％含む不活性ガス雰囲気下において、２５
０〜５００℃の低温で熱処理を行う。この低温熱処理と
して、例えば、３００℃で３０分の窒素処理を行った。
り、ＢＳＴ膜上に、Ｒｕ等からなる膜厚５０ｎｍのキャ
パシタ上部電極層２４（図１参照）を成膜し、その後、
酸素を０〜５％含む不活性ガス雰囲気下において、２５
０〜５００℃の低温で熱処理を行う。この低温熱処理と
して、例えば、３００℃で３０分の窒素処理を行った。
【００３０】以上により、高誘電率のＢＳＴを容量絶縁
膜として用いた薄膜キャパシタ１０を有する半導体装置
を製造することができる（図１参照）。
膜として用いた薄膜キャパシタ１０を有する半導体装置
を製造することができる（図１参照）。
【００３１】図６は、図２〜図５に示す製造方法により
製造した薄膜キャパシタを有する半導体装置の効果を説
明する図である。図６には、印加電圧（ａｐｐｌｉｅｄ
ｖｏｌｔａｇｅ：Ｖ）に対するリーク電流密度（ｌｅ
ａｋａｇｅ ｃｕｒｒｅｎｔｄｅｎｓｉｔｙ：Ａ／ｃｍ
2 ）が、従来の結晶化熱処理のみを行った場合（○印参
照）と、この発明に係る結晶化熱処理に加えて低温熱処
理を行った場合（●印参照）とについてグラフ表示され
ている。
製造した薄膜キャパシタを有する半導体装置の効果を説
明する図である。図６には、印加電圧（ａｐｐｌｉｅｄ
ｖｏｌｔａｇｅ：Ｖ）に対するリーク電流密度（ｌｅ
ａｋａｇｅ ｃｕｒｒｅｎｔｄｅｎｓｉｔｙ：Ａ／ｃｍ
2 ）が、従来の結晶化熱処理のみを行った場合（○印参
照）と、この発明に係る結晶化熱処理に加えて低温熱処
理を行った場合（●印参照）とについてグラフ表示され
ている。
【００３２】図６に示すように、この発明に係る製造方
法である結晶化熱処理に加えて低温熱処理を行った場合
（●印参照）、従来の結晶化熱処理のみを行った場合
（○印参照）に比べ、印加電圧の全範囲（−３〜３Ｖ）
においてリーク電流密度が低下しているのが分かり、印
加電圧が−２〜２Ｖの範囲では、約１×１０-8レベルと
なっている。この結果、ＳｉＯ2 に換算した際の膜厚が
非常に小さく、且つ、リーク特性に優れた高誘電率薄膜
キャパシタを提供することができる。
法である結晶化熱処理に加えて低温熱処理を行った場合
（●印参照）、従来の結晶化熱処理のみを行った場合
（○印参照）に比べ、印加電圧の全範囲（−３〜３Ｖ）
においてリーク電流密度が低下しているのが分かり、印
加電圧が−２〜２Ｖの範囲では、約１×１０-8レベルと
なっている。この結果、ＳｉＯ2 に換算した際の膜厚が
非常に小さく、且つ、リーク特性に優れた高誘電率薄膜
キャパシタを提供することができる。
【００３３】つまり、ＢＳＴ薄膜の結晶化を目的とした
５２０〜９００℃の高温熱処理の後に、２５０〜５００
℃の低温熱処理を行うことにより、高誘電率のＢＳＴを
容量絶縁膜として用いた薄膜キャパシタ１０のリーク電
流を低減することができる。これは、熱ＣＶＤにより成
膜したＢＳＴ膜に多く含まれていると推定されるカーボ
ン（Ｃ）や水素（Ｈ）等の脱離に、２５０〜５００℃の
低温アニールが効果的に作用するものと思われる。
５２０〜９００℃の高温熱処理の後に、２５０〜５００
℃の低温熱処理を行うことにより、高誘電率のＢＳＴを
容量絶縁膜として用いた薄膜キャパシタ１０のリーク電
流を低減することができる。これは、熱ＣＶＤにより成
膜したＢＳＴ膜に多く含まれていると推定されるカーボ
ン（Ｃ）や水素（Ｈ）等の脱離に、２５０〜５００℃の
低温アニールが効果的に作用するものと思われる。
【００３４】このように、上記実施の形態による薄膜キ
ャパシタ１０を有する半導体装置の製造方法において
は、熱ＣＶＤで成膜されたＢＳＴ膜を、不活性ガス雰囲
気のもと温度２５０〜５００℃の範囲でＢＳＴを結晶化
させることなく熱処理する低温熱処理工程と、同様の不
活性ガス雰囲気のもと温度５２０〜９００℃の範囲でＢ
ＳＴを結晶化させるために熱処理する高温熱処理工程と
を有している。
ャパシタ１０を有する半導体装置の製造方法において
は、熱ＣＶＤで成膜されたＢＳＴ膜を、不活性ガス雰囲
気のもと温度２５０〜５００℃の範囲でＢＳＴを結晶化
させることなく熱処理する低温熱処理工程と、同様の不
活性ガス雰囲気のもと温度５２０〜９００℃の範囲でＢ
ＳＴを結晶化させるために熱処理する高温熱処理工程と
を有している。
【００３５】なお、高温熱処理は、薄膜キャパシタ１０
の容量絶縁膜の誘電率εが５０を超えるような状態にす
るのに必要な熱処理であり、低温熱処理は、高温熱処理
の温度から少なくとも２０℃以上低い温度、或いは容量
絶縁膜の結晶化温度より１５０℃低い温度から結晶化温
度より４００℃低い温度までの範囲の熱処理である。
の容量絶縁膜の誘電率εが５０を超えるような状態にす
るのに必要な熱処理であり、低温熱処理は、高温熱処理
の温度から少なくとも２０℃以上低い温度、或いは容量
絶縁膜の結晶化温度より１５０℃低い温度から結晶化温
度より４００℃低い温度までの範囲の熱処理である。
【００３６】ここで、低温熱処理（温度範囲２５０〜５
００℃）と高温熱処理（温度範囲５２０〜９００℃）の
２つの熱処理は、ＢＳＴ成膜後に行われれば良く、例え
ば、低温熱処理を、高温熱処理の前或いは後に行う、キ
ャパシタ上部電極形成の前或いは後に行う等、製造工程
において少なくとも１回は高温熱処理と低温熱処理が含
まれていれば良く、熱処理を行う時点及び回数は任意で
ある。
００℃）と高温熱処理（温度範囲５２０〜９００℃）の
２つの熱処理は、ＢＳＴ成膜後に行われれば良く、例え
ば、低温熱処理を、高温熱処理の前或いは後に行う、キ
ャパシタ上部電極形成の前或いは後に行う等、製造工程
において少なくとも１回は高温熱処理と低温熱処理が含
まれていれば良く、熱処理を行う時点及び回数は任意で
ある。
【００３７】即ち、製造工程は、上述したＢＳＴ成膜→
高温熱処理→上部電極層形成→低温熱処理の順番の他、
例えば、ＢＳＴ成膜後、低温熱処理→高温熱処理→上部
電極層形成、高温熱処理→低温熱処理→上部電極層形
成、上部電極層形成→高温熱処理→低温熱処理等、の各
順番でも良い。
高温熱処理→上部電極層形成→低温熱処理の順番の他、
例えば、ＢＳＴ成膜後、低温熱処理→高温熱処理→上部
電極層形成、高温熱処理→低温熱処理→上部電極層形
成、上部電極層形成→高温熱処理→低温熱処理等、の各
順番でも良い。
【００３８】また、ＢＳＴ成膜と成膜後の高温熱処理の
２つを組み合わせて複数回繰り返し、その後に低温熱処
理を行っても良く、更に、ＢＳＴ成膜と成膜後の高温熱
処理及び低温熱処理の３つを一つにまとめて複数回繰り
返しても良い。
２つを組み合わせて複数回繰り返し、その後に低温熱処
理を行っても良く、更に、ＢＳＴ成膜と成膜後の高温熱
処理及び低温熱処理の３つを一つにまとめて複数回繰り
返しても良い。
【００３９】また、低温熱処理を、余り酸素を含まない
酸素含有率０〜５％の不活性ガス雰囲気で行うことによ
り、酸素濃度が高い場合にＲｕ等からなるキャパシタ上
部電極層２４が酸化してしまうのを防止することができ
る。
酸素含有率０〜５％の不活性ガス雰囲気で行うことによ
り、酸素濃度が高い場合にＲｕ等からなるキャパシタ上
部電極層２４が酸化してしまうのを防止することができ
る。
【００４０】図７は、図２〜図５に示す製造方法に用い
られる半導体製造装置の概略構成図である。図７に示す
ように、半導体製造装置２７は、枚葉式の製造装置であ
り、装置中心部に設置された搬送系２８、及び搬送系２
８の周囲に配置された複数のチャンバを有している。
られる半導体製造装置の概略構成図である。図７に示す
ように、半導体製造装置２７は、枚葉式の製造装置であ
り、装置中心部に設置された搬送系２８、及び搬送系２
８の周囲に配置された複数のチャンバを有している。
【００４１】複数のチャンバは、ＢＳＴ成膜チャンバ２
９、高温熱処理用チャンバ３０、低温熱処理用チャンバ
３１、上部電極成膜用チャンバ３２、及びロードロック
チャンバ３３からなり、ロードロックチャンバ３３には
制御部３４が設置されている。
９、高温熱処理用チャンバ３０、低温熱処理用チャンバ
３１、上部電極成膜用チャンバ３２、及びロードロック
チャンバ３３からなり、ロードロックチャンバ３３には
制御部３４が設置されている。
【００４２】キャリア（図示しない）に収納された処理
対象のウェハは、ロードロックチャンバ３３を介して各
チャンバ２９〜３２に搬入され、各チャンバ２９〜３２
毎の処理を経た後、ロードロックチャンバ３３を介して
装置外に搬出される。ＢＳＴ成膜チャンバ２９は、ＢＳ
Ｔ成膜を行い、高温熱処理用チャンバ３０は、ＢＳＴを
結晶化させるための高温熱処理を行う。低温熱処理用チ
ャンバ３１は、ＢＳＴをその処理単独では結晶化しない
条件で低温熱処理を行い、上部電極成膜用チャンバ３２
は、キャパシタ上部電極層２４の成膜を行う。制御部３
４は、各チャンバ２９〜３２毎の処理を含む装置全体の
動作制御を行う。
対象のウェハは、ロードロックチャンバ３３を介して各
チャンバ２９〜３２に搬入され、各チャンバ２９〜３２
毎の処理を経た後、ロードロックチャンバ３３を介して
装置外に搬出される。ＢＳＴ成膜チャンバ２９は、ＢＳ
Ｔ成膜を行い、高温熱処理用チャンバ３０は、ＢＳＴを
結晶化させるための高温熱処理を行う。低温熱処理用チ
ャンバ３１は、ＢＳＴをその処理単独では結晶化しない
条件で低温熱処理を行い、上部電極成膜用チャンバ３２
は、キャパシタ上部電極層２４の成膜を行う。制御部３
４は、各チャンバ２９〜３２毎の処理を含む装置全体の
動作制御を行う。
【００４３】処理対象のウェハに対する各チャンバ２９
〜３３毎の処理は、これら各チャンバ２９〜３３の間を
移動することにより行われるが、この際、大気に晒され
ずに移動及び処理が行われる。
〜３３毎の処理は、これら各チャンバ２９〜３３の間を
移動することにより行われるが、この際、大気に晒され
ずに移動及び処理が行われる。
【００４４】この半導体製造装置２７による処理作業の
流れの例を説明する。半導体製造装置２７内に搬入され
た処理対象のウェハは、始めにロードロックチャンバ３
３に入った後、ＢＳＴ成膜チャンバ２９→高温熱処理用
チャンバ３０→低温熱処理用チャンバ３１→上部電極成
膜用チャンバ３２へと順次移動し、ＢＳＴ成膜後の高温
熱処理及び低温熱処理を経て、再びロードロックチャン
バ３３へ戻る。その後、キャパシタ上部電極２４の加工
が行われる。
流れの例を説明する。半導体製造装置２７内に搬入され
た処理対象のウェハは、始めにロードロックチャンバ３
３に入った後、ＢＳＴ成膜チャンバ２９→高温熱処理用
チャンバ３０→低温熱処理用チャンバ３１→上部電極成
膜用チャンバ３２へと順次移動し、ＢＳＴ成膜後の高温
熱処理及び低温熱処理を経て、再びロードロックチャン
バ３３へ戻る。その後、キャパシタ上部電極２４の加工
が行われる。
【００４５】また、処理対象のウェハを、ＢＳＴ成膜チ
ャンバ２９→低温熱処理用チャンバ３１→高温熱処理用
チャンバ３０→上部電極成膜用チャンバ３２へと順次移
動させ、或いは、ＢＳＴ成膜チャンバ２９→高温熱処理
用チャンバ３０→上部電極成膜用チャンバ３２→低温熱
処理用チャンバ３１へと順次移動させて、ＢＳＴ成膜後
の高温熱処理及び低温熱処理を行ってもよい。
ャンバ２９→低温熱処理用チャンバ３１→高温熱処理用
チャンバ３０→上部電極成膜用チャンバ３２へと順次移
動させ、或いは、ＢＳＴ成膜チャンバ２９→高温熱処理
用チャンバ３０→上部電極成膜用チャンバ３２→低温熱
処理用チャンバ３１へと順次移動させて、ＢＳＴ成膜後
の高温熱処理及び低温熱処理を行ってもよい。
【００４６】ところで、この熱処理は、キャパシタ上部
電極２４の加工後に行った方がより効果的であることか
ら、例えば、キャパシタ上部電極２４をウェハ全面に成
膜してエッチングする前に、結晶化させるための高温熱
処理、及びその処理単独では結晶化しない条件での低温
熱処理を連続して行うというプロセスが望ましい。
電極２４の加工後に行った方がより効果的であることか
ら、例えば、キャパシタ上部電極２４をウェハ全面に成
膜してエッチングする前に、結晶化させるための高温熱
処理、及びその処理単独では結晶化しない条件での低温
熱処理を連続して行うというプロセスが望ましい。
【００４７】キャパシタ上部電極２４の形成には、スパ
ッタだけでなくエッチングも含まれるので、キャパシタ
上部電極２４の形成後に熱処理を行う場合は、高温熱処
理と低温熱処理を別々の工程で行う必要がある。この場
合、キャパシタ上部電極２４の形成を、例えば、キャパ
シタ上部電極２４の成膜工程と加工工程とに分けるなら
ば、低温熱処理後にキャパシタ上部電極２４の加工を行
うことも可能であり、結晶化させるために行う熱処理
と、その処理単独では結晶化しない条件で行う熱処理と
を組み合わせればよい。
ッタだけでなくエッチングも含まれるので、キャパシタ
上部電極２４の形成後に熱処理を行う場合は、高温熱処
理と低温熱処理を別々の工程で行う必要がある。この場
合、キャパシタ上部電極２４の形成を、例えば、キャパ
シタ上部電極２４の成膜工程と加工工程とに分けるなら
ば、低温熱処理後にキャパシタ上部電極２４の加工を行
うことも可能であり、結晶化させるために行う熱処理
と、その処理単独では結晶化しない条件で行う熱処理と
を組み合わせればよい。
【００４８】このように、この発明によれば、ＢＳＴ成
膜の後、不活性ガス雰囲気のもとで、ＢＳＴを結晶化さ
せるための高温熱処理及びＢＳＴをその処理単独では結
晶化しない条件で低温熱処理を行う。この低温熱処理を
加えることで、従来に比べリーク特性及び誘電率の劣化
を防ぐことができ、リーク電流を減らしてＤＲＡＭの保
持特性の向上を図ることができる。
膜の後、不活性ガス雰囲気のもとで、ＢＳＴを結晶化さ
せるための高温熱処理及びＢＳＴをその処理単独では結
晶化しない条件で低温熱処理を行う。この低温熱処理を
加えることで、従来に比べリーク特性及び誘電率の劣化
を防ぐことができ、リーク電流を減らしてＤＲＡＭの保
持特性の向上を図ることができる。
【００４９】なお、上記実施の形態において、薄膜キャ
パシタ１０の強誘電体膜（容量膜）には、ペロブスカイ
ト構造の材料としてＢＳＴ系の材料が用いられている
が、これに限らず、Ｐｂ系のＡＢＯ3 型の材料を用いて
も良く、更に、ペロブスカイト構造を含むＡＢＯ3 複合
酸化物であればよい。
パシタ１０の強誘電体膜（容量膜）には、ペロブスカイ
ト構造の材料としてＢＳＴ系の材料が用いられている
が、これに限らず、Ｐｂ系のＡＢＯ3 型の材料を用いて
も良く、更に、ペロブスカイト構造を含むＡＢＯ3 複合
酸化物であればよい。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、ＡＢＯ3 複合酸化物からなる高誘電体膜の成膜後、
前記高誘電体膜を高温熱処理する高温熱処理工程と、前
記高温熱処理の処理温度より低い温度で低温熱処理する
低温熱処理工程とを経て、誘電体膜を上部電極及び下部
電極で挟み込んだ容量素子が製造されるので、不純物の
離脱に対応した低温による熱処理を行って、リーク特性
及び誘電率の劣化を防ぐことができる。
ば、ＡＢＯ3 複合酸化物からなる高誘電体膜の成膜後、
前記高誘電体膜を高温熱処理する高温熱処理工程と、前
記高温熱処理の処理温度より低い温度で低温熱処理する
低温熱処理工程とを経て、誘電体膜を上部電極及び下部
電極で挟み込んだ容量素子が製造されるので、不純物の
離脱に対応した低温による熱処理を行って、リーク特性
及び誘電率の劣化を防ぐことができる。
【００５１】また、この発明に係る容量素子の製造装置
により、上記容量素子の製造方法を実現することができ
る。
により、上記容量素子の製造方法を実現することができ
る。
【図１】この発明の実施の形態に係る高誘電率薄膜キャ
パシタを有する半導体装置の断面図である。
パシタを有する半導体装置の断面図である。
【図２】図１の薄膜キャパシタを有する半導体装置の製
造工程を示す断面図（その１）である。
造工程を示す断面図（その１）である。
【図３】図１の薄膜キャパシタを有する半導体装置の製
造工程を示す断面図（その２）である。
造工程を示す断面図（その２）である。
【図４】図１の薄膜キャパシタを有する半導体装置の製
造工程を示す断面図（その３）である。
造工程を示す断面図（その３）である。
【図５】図１の薄膜キャパシタを有する半導体装置の製
造工程を示す断面図（その４）である。
造工程を示す断面図（その４）である。
【図６】図２〜図５に示す製造方法により製造した薄膜
キャパシタを有する半導体装置の効果を説明する図であ
る。
キャパシタを有する半導体装置の効果を説明する図であ
る。
【図７】図２〜図５に示す製造方法に用いられる半導体
製造装置の概略構成図である。
製造装置の概略構成図である。
１０ 薄膜キャパシタ １１ ＭＯＳＦＥＴ １２ メモリセル １３ ｐ型シリコン基板 １４ 素子分離絶縁膜 １５ ゲート酸化膜 １６ ゲート電極 １７ ｎ型拡散層 １８ ポリシリコンプラグ １９ 層間絶縁膜 ２０ シリコンコンタクト層 ２１ 耐シリコン拡散導電層 ２２ キャパシタ下部電極 ２３ キャパシタ絶縁膜 ２４ キャパシタ上部電極 ２５ 接続孔 ２６ リンドープアモルファスシリコン層 ２７ 半導体製造装置 ２８ 搬送系 ２９ ＢＳＴ成膜チャンバ ３０ 高温熱処理用チャンバ ３１ 低温熱処理用チャンバ ３２ 上部電極成膜用チャンバ ３３ ロードロックチャンバ ３４ 制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 芳健 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F083 AD21 AD42 FR02 GA21 GA25 GA30 JA14 JA35 JA39 MA05 MA06 MA17 PR03 PR15 PR21 PR33
Claims (13)
- 【請求項１】誘電体膜を上部電極及び下部電極で挟み込
んだ容量素子の製造方法において、 ＡＢＯ3 複合酸化物からなる高誘電体膜の成膜後、前記
高誘電体膜を高温熱処理する高温熱処理工程と、前記高
温熱処理の処理温度より低い温度で低温熱処理する低温
熱処理工程とを有することを特徴とする容量素子の製造
方法。 - 【請求項２】前記高温熱処理は、前記高誘電体膜を結晶
化する温度で行われ、前記低温熱処理は、その処理単独
では結晶化しない温度で行われることを特徴とする請求
項１に記載の容量素子の製造方法。 - 【請求項３】前記高誘電体膜の成膜と前記高温熱処理、
或いは前記高誘電体膜の成膜と前記高温熱処理と前記低
温熱処理は、それぞれ組み合わされて複数回繰り返され
ることを特徴とする請求項１または２に記載の容量素子
の製造方法。 - 【請求項４】前記高温熱処理或いは前記低温熱処理が行
われた後に、前記上部電極が形成されることを特徴とす
る請求項１から３のいずれかに記載の容量素子の製造方
法。 - 【請求項５】前記上部電極が形成された後に、前記低温
熱処理が行われることを特徴とする請求項１から３のい
ずれかに記載の容量素子の製造方法。 - 【請求項６】前記低温熱処理を、酸素含有率０〜５％の
不活性ガス雰囲気で行うことを特徴とする請求項１から
５のいずれかに記載の容量素子の製造方法。 - 【請求項７】前記高温熱処理は、５２０〜９００℃の温
度範囲で行われ、前記低温熱処理は、２５０〜５００℃
の温度範囲で行われることを特徴とする請求項１から６
のいずれかに記載の容量素子の製造方法。 - 【請求項８】前記ＡＢＯ3 複合酸化物は、ペロブスカイ
ト構造を有することを特徴とする請求項１から７のいず
れかに記載の容量素子の製造方法。 - 【請求項９】前記ペロブスカイト構造を有する前記ＡＢ
Ｏ3 複合酸化物は、チタン酸バリウムストロンチウム
（（Ｂａ，Ｓｒ）ＴｉＯ3 ）であることを特徴とする請
求項８に記載の容量素子の製造方法。 - 【請求項１０】誘電体膜を上部電極及び下部電極で挟み
込んだ容量素子を製造する容量素子の製造装置におい
て、 ＡＢＯ3 複合酸化物からなる高誘電体膜の成膜を行う成
膜用チャンバと、 前記高誘電体膜を高温熱処理する高温熱処理用チャンバ
と、 前記高温熱処理の処理温度より低い温度で低温熱処理す
る低温熱処理用チャンバとを有し、 前記各チャンバ間を移動して行われる処理が大気に晒さ
れずに行われることを特徴とする容量素子の製造装置。 - 【請求項１１】前記高温熱処理用チャンバは、前記高誘
電体膜を結晶化する温度で熱処理を行い、前記低温熱処
理用チャンバは、その処理単独では結晶化しない温度で
熱処理を行うことを特徴とする請求項１０に記載の容量
素子の製造装置。 - 【請求項１２】更に、前記上部電極を成膜する上部電極
成膜用チャンバが設けられることを特徴とする請求項１
０または１１に記載の容量素子の製造装置。 - 【請求項１３】前記成膜用チャンバにより、チタン酸バ
リウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 ）の成
膜が行われることを特徴とする請求項１０から１２のい
ずれかに記載の容量素子の製造装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35689499A JP3317295B2 (ja) | 1999-12-16 | 1999-12-16 | 容量素子の製造方法 |
| US09/736,562 US20010004533A1 (en) | 1999-12-16 | 2000-12-13 | Process for fabricating capacitor having dielectric layer with perovskite structure and apparatus for fabricating the same |
| KR1020000077149A KR20010062498A (ko) | 1999-12-16 | 2000-12-15 | 퍼로브스카이트 구조의 유전막을 갖는 커패시터의제조방법 및 그 제조장치 |
| US10/135,620 US6602722B2 (en) | 1999-12-16 | 2002-04-30 | Process for fabricating capacitor having dielectric layer with pervskite structure and apparatus for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35689499A JP3317295B2 (ja) | 1999-12-16 | 1999-12-16 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177075A true JP2001177075A (ja) | 2001-06-29 |
| JP3317295B2 JP3317295B2 (ja) | 2002-08-26 |
Family
ID=18451297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35689499A Expired - Fee Related JP3317295B2 (ja) | 1999-12-16 | 1999-12-16 | 容量素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20010004533A1 (ja) |
| JP (1) | JP3317295B2 (ja) |
| KR (1) | KR20010062498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296681A (ja) * | 2003-03-26 | 2004-10-21 | Seiko Epson Corp | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタおよび強誘電体キャパシタの製造方法ならびに強誘電体メモリ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2427722C (en) | 2003-04-29 | 2007-11-13 | Ebrahim Bagherzadeh | Preparation of catalyst and use for high yield conversion of methane to ethylene |
| US7428137B2 (en) * | 2004-12-03 | 2008-09-23 | Dowgiallo Jr Edward J | High performance capacitor with high dielectric constant material |
| US20130216710A1 (en) * | 2010-09-21 | 2013-08-22 | Ulvac, Inc. | Thin film forming method and thin film forming apparatus |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434102A (en) | 1991-02-25 | 1995-07-18 | Symetrix Corporation | Process for fabricating layered superlattice materials and making electronic devices including same |
| US5716875A (en) | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| JPH09260600A (ja) | 1996-03-19 | 1997-10-03 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JPH1154721A (ja) | 1997-07-29 | 1999-02-26 | Nec Corp | 半導体装置の製造方法および製造装置 |
| JPH11177048A (ja) | 1997-12-09 | 1999-07-02 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JP3173451B2 (ja) | 1998-02-25 | 2001-06-04 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100284737B1 (ko) | 1998-03-26 | 2001-03-15 | 윤종용 | 고유전율의유전막을갖는반도체장치의커패시터제조방법 |
| JP2000332209A (ja) | 1999-05-21 | 2000-11-30 | Oki Electric Ind Co Ltd | Ｂｉ系強誘電体素子の製造方法 |
| JP2000349254A (ja) | 1999-06-02 | 2000-12-15 | Sony Corp | 誘電体キャパシタおよびメモリならびにそれらの製造方法 |
-
1999
- 1999-12-16 JP JP35689499A patent/JP3317295B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-13 US US09/736,562 patent/US20010004533A1/en not_active Abandoned
- 2000-12-15 KR KR1020000077149A patent/KR20010062498A/ko not_active Application Discontinuation
-
2002
- 2002-04-30 US US10/135,620 patent/US6602722B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296681A (ja) * | 2003-03-26 | 2004-10-21 | Seiko Epson Corp | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタおよび強誘電体キャパシタの製造方法ならびに強誘電体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010062498A (ko) | 2001-07-07 |
| US20020119617A1 (en) | 2002-08-29 |
| JP3317295B2 (ja) | 2002-08-26 |
| US20010004533A1 (en) | 2001-06-21 |
| US6602722B2 (en) | 2003-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6144060A (en) | Integrated circuit devices having buffer layers therein which contain metal oxide stabilized by heat treatment under low temperature | |
| US6180974B1 (en) | Semiconductor storage device having a capacitor electrode formed of at least a platinum-rhodium oxide | |
| JP3940176B2 (ja) | 半導体記憶装置 | |
| JP4160638B2 (ja) | 半導体装置 | |
| US6078072A (en) | Semiconductor device having a capacitor | |
| US20060258113A1 (en) | Capacitor structure | |
| KR100236691B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20020094933A (ko) | 반도체장치 및 그 제조방법 | |
| KR19990030200A (ko) | 커패시터와 ｍｏｓ 트랜지스터를 갖는 반도체 기억소자 | |
| JPH1154721A (ja) | 半導体装置の製造方法および製造装置 | |
| JPH11126881A (ja) | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 | |
| US20060154382A1 (en) | Capacitor with high dielectric constant materials and method of making | |
| US6828190B2 (en) | Method for manufacturing capacitor of semiconductor device having dielectric layer of high dielectric constant | |
| US7064052B2 (en) | Method of processing a transistor gate dielectric film with stem | |
| JP3250527B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2000022105A (ja) | 半導体装置の製造方法 | |
| JP3317295B2 (ja) | 容量素子の製造方法 | |
| US6180482B1 (en) | Method for manufacturing high dielectric capacitor | |
| JP4109304B2 (ja) | 半導体装置およびその製造方法 | |
| JP3225913B2 (ja) | 半導体装置の製造方法 | |
| KR100271715B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| JP2000091531A (ja) | 薄膜キャパシタ及びその製造方法 | |
| JP4500248B2 (ja) | 半導体記憶装置 | |
| KR100231604B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR19990080412A (ko) | 이중 유전막을 가지는 고유전율 커패시터 및 그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |