JPS605555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS605555A JPS605555A JP58113218A JP11321883A JPS605555A JP S605555 A JPS605555 A JP S605555A JP 58113218 A JP58113218 A JP 58113218A JP 11321883 A JP11321883 A JP 11321883A JP S605555 A JPS605555 A JP S605555A
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- JP
- Japan
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- capacitor
- tantalum
- region
- tantalum nitride
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はメモリ半導体プロセスに係り、特に電荷容量を
大きくし記憶の大容量化を計った半導体装置に関する。
大きくし記憶の大容量化を計った半導体装置に関する。
（ｂ） 技術の背景
ダイナミックＲＡＭ等のメモリ半導体はセル領域に形成
したキャパシタに電荷を保持させることによって記憶作
用を行なうキャパシタメモリであり、セル領域には高集
積化を計るためにキャパシタをトランジスタの下側に配
置する二層構造としたメモリセル構造やトランジスタと
キャパシタを同一平面内に配置する構造等がある。
したキャパシタに電荷を保持させることによって記憶作
用を行なうキャパシタメモリであり、セル領域には高集
積化を計るためにキャパシタをトランジスタの下側に配
置する二層構造としたメモリセル構造やトランジスタと
キャパシタを同一平面内に配置する構造等がある。
キャパシタは基板上に熱酸化法により形成する酸化膜（
Ｓｉ０２）及びキャパシタ電板としてＣＶＤ法による多
結晶シリコン（ＣＶＤ−ＰｏｌｙＳｉ）を酸化膜上に形
成するのが一般的であり、キャパシタ容量を増大させる
膜厚コントロールが容易でない。
Ｓｉ０２）及びキャパシタ電板としてＣＶＤ法による多
結晶シリコン（ＣＶＤ−ＰｏｌｙＳｉ）を酸化膜上に形
成するのが一般的であり、キャパシタ容量を増大させる
膜厚コントロールが容易でない。
（Ｃ）従来技術と問題点
第１図はＭＯ８型メモリ半導体の製造プロセスの一例を
示す工程図である。
示す工程図である。
図中（ａ）に示すようにＰ型シリコン基板１の主面をウ
ェット酸素中で高温酸化させて厚い（１，５μ程度）酸
化膜２ （５ｉＯｚ、）を形成し、活性領域の酸化膜（
２）をエツチング除去する。この活性領域にドライ酸化
法による薄膜（数百Ａ）のゲート酸化膜（Ｓｉ０２ ）
３を形成し更にＣＶＤ法により多結晶シリコン４をゲー
ト酸化膜３上に被着させ二層膜を形成する。次いで（ｂ
）に示すようにゲート電極５及びキャパシタ電極６とな
る領域以外の多結晶シリコン４及びゲートＭ化膜３をエ
ツチング除去する。
ェット酸素中で高温酸化させて厚い（１，５μ程度）酸
化膜２ （５ｉＯｚ、）を形成し、活性領域の酸化膜（
２）をエツチング除去する。この活性領域にドライ酸化
法による薄膜（数百Ａ）のゲート酸化膜（Ｓｉ０２ ）
３を形成し更にＣＶＤ法により多結晶シリコン４をゲー
ト酸化膜３上に被着させ二層膜を形成する。次いで（ｂ
）に示すようにゲート電極５及びキャパシタ電極６とな
る領域以外の多結晶シリコン４及びゲートＭ化膜３をエ
ツチング除去する。
次いでゲート電極５をマスクとしてイオン打込によるソ
ース７、ドレイン８を拡散形成する。この場合打込まれ
る不純物はりん（Ｐ）或はひ素（Ａ８ ）が拡散されて
ｎ型領域となる。次いで（ｅ）に示すように保護膜９例
えばりんシリケートガラス（ＰＳＧ）をＣＶＤ法によシ
気相成長させ電極引出し用窓開き処理し段差部を緩らに
するメルト処理する。
ース７、ドレイン８を拡散形成する。この場合打込まれ
る不純物はりん（Ｐ）或はひ素（Ａ８ ）が拡散されて
ｎ型領域となる。次いで（ｅ）に示すように保護膜９例
えばりんシリケートガラス（ＰＳＧ）をＣＶＤ法によシ
気相成長させ電極引出し用窓開き処理し段差部を緩らに
するメルト処理する。
次いで（ｄ）に示すようにスパッタ法によりゲート電極
５にはワード線用電極１０を、ドレイン８にはピット線
接続用電極１１を被膜させ次いでバターニングする。こ
れによシ反転層１２を有するＭＯ８型メ％ ｌ）デバイ
スが得られるがこの反転層１２に形成した酸化膜３は数
百Ａの薄膜であシル誘電率が４程度と低く電荷容量が大
きくとれない。
５にはワード線用電極１０を、ドレイン８にはピット線
接続用電極１１を被膜させ次いでバターニングする。こ
れによシ反転層１２を有するＭＯ８型メ％ ｌ）デバイ
スが得られるがこの反転層１２に形成した酸化膜３は数
百Ａの薄膜であシル誘電率が４程度と低く電荷容量が大
きくとれない。
（ｄ） 発明の目的
本発明は上記の点に鑑み電荷容量を増大させ記憶の大容
量化を目指し、熱処理に対して安定性のあるキャパシタ
構成とした半導体装置を得ることを目的とする。
量化を目指し、熱処理に対して安定性のあるキャパシタ
構成とした半導体装置を得ることを目的とする。
（ｅ） 発明の構成
上記目的は本発明によれば選択ゲートを外すトランジス
タと該トランジスタのソース又はドレイン領域に形成す
るキャパシタとで構成されるメモリセルを有し、該キャ
パシタは酸化メンタルを銹電体とし、タンタルナイトラ
イドを対向電極として形成することによって達せられる
。
タと該トランジスタのソース又はドレイン領域に形成す
るキャパシタとで構成されるメモリセルを有し、該キャ
パシタは酸化メンタルを銹電体とし、タンタルナイトラ
イドを対向電極として形成することによって達せられる
。
＜１） 発明の実施例
以下本発明の実施例を図面によシ詳述する。
第２図は本発明の一実施例であるＭＯ８型メモリデバイ
スを示す工程図である。
スを示す工程図である。
図中（ａ）に示すように酸化シリコン２２ （Ｓｉ０２
）を埋込形成し、たＰ型シリコン基板２１のキャパシタ
形成領域に予めｎ型不純物（Ａｓ）をイオン注入して注
入層２０を形成しておいてから、基板２１上にタンタル
ナイトライド（’ｒ ａ ２ Ｎ ）を更に連続してタ
ンタル（、α−Ｔａ）の二層膜をＤＣ反応スパッタ装置
を用いて堆積させる。
）を埋込形成し、たＰ型シリコン基板２１のキャパシタ
形成領域に予めｎ型不純物（Ａｓ）をイオン注入して注
入層２０を形成しておいてから、基板２１上にタンタル
ナイトライド（’ｒ ａ ２ Ｎ ）を更に連続してタ
ンタル（、α−Ｔａ）の二層膜をＤＣ反応スパッタ装置
を用いて堆積させる。
本実施例ではタンタルナイトライド２３の膜厚２０００
Ｘ、タンタル２４は１８０Ｘの膜厚を得るだめの反応ガ
ス流量はタンタルナイトライド２３（Ｔａ２Ｎ）の場合
アルゴンガス（Ａｒ）１００ｃｃ／＃。
Ｘ、タンタル２４は１８０Ｘの膜厚を得るだめの反応ガ
ス流量はタンタルナイトライド２３（Ｔａ２Ｎ）の場合
アルゴンガス（Ａｒ）１００ｃｃ／＃。
窒素ガス（Ｎ２） １０ｃｃ／−とし一方タンタル２４
（α−Ｔａ） はアルゴンガス１００ Ｃｅ ／Ｔｎｕ
ｎ 、 ’＠素ガス（Ｎｚ ） １．５ ｃ ｃ ／ｍ
ｉｎを供給して得られＴ ａ２Ｎの場合Ｎ２ガスは１０
ｃ ｃ ７ｍｍ以上の流量が必要である。
（α−Ｔａ） はアルゴンガス１００ Ｃｅ ／Ｔｎｕ
ｎ 、 ’＠素ガス（Ｎｚ ） １．５ ｃ ｃ ／ｍ
ｉｎを供給して得られＴ ａ２Ｎの場合Ｎ２ガスは１０
ｃ ｃ ７ｍｍ以上の流量が必要である。
なおこのときの成長速度は約２００Ｘ／＋廁である。こ
の場合ターゲツト材のタンタフ１＝（Ｔａ）は高純度で
あることが望ましい。次に熱処理を施しタンタル２４を
熱酸化させ酸化タンタル（Ｔａ２０３）を得る。本実施
例では熱酸化法を用いドライ酸素中での高温酸化（約５
００℃）により膜厚４００Ａの酸化タンタル（ＴａｚＯ
ｓ）２５が得られる。この場合下地材のタンタルナイト
ライド２３は極めて酸化されにくいから酸化時ストッパ
ーの役目をなす。次いで（ｂ）に示すように上部電極と
して再びＤＣ反応スパッタ装置によりタンタルナイトラ
イド（Ｔａ２Ｎ）を膜厚２０００Ａに堆積させることに
よりＴａｚＮ−Ｔａ２０ｓ−Ｔａ２Ｎで構成する三層膜
が得られ高誘電率のＴａ２０５ （比誘電率２２〜２５
）をキャパシタとし’ｌ’ａ２Ｎを電極とするサンドイ
ンチ型のキャパシタ層が得られる。次いで（Ｃ）に示す
ようにキャパシタ２７の領域となる部分を残し、他領域
をリアクティブイオンエツチング装置ｄ（ＲＩＥ）等に
よりエツチング除去する。この領域に（ｄ）に示すよう
にゲート電極２８及びソース・ドレイン領域２９．３０
をそれぞれ形成する。これに伴い注入層２０も活性化さ
れてｎ型層２０′となる。
の場合ターゲツト材のタンタフ１＝（Ｔａ）は高純度で
あることが望ましい。次に熱処理を施しタンタル２４を
熱酸化させ酸化タンタル（Ｔａ２０３）を得る。本実施
例では熱酸化法を用いドライ酸素中での高温酸化（約５
００℃）により膜厚４００Ａの酸化タンタル（ＴａｚＯ
ｓ）２５が得られる。この場合下地材のタンタルナイト
ライド２３は極めて酸化されにくいから酸化時ストッパ
ーの役目をなす。次いで（ｂ）に示すように上部電極と
して再びＤＣ反応スパッタ装置によりタンタルナイトラ
イド（Ｔａ２Ｎ）を膜厚２０００Ａに堆積させることに
よりＴａｚＮ−Ｔａ２０ｓ−Ｔａ２Ｎで構成する三層膜
が得られ高誘電率のＴａ２０５ （比誘電率２２〜２５
）をキャパシタとし’ｌ’ａ２Ｎを電極とするサンドイ
ンチ型のキャパシタ層が得られる。次いで（Ｃ）に示す
ようにキャパシタ２７の領域となる部分を残し、他領域
をリアクティブイオンエツチング装置ｄ（ＲＩＥ）等に
よりエツチング除去する。この領域に（ｄ）に示すよう
にゲート電極２８及びソース・ドレイン領域２９．３０
をそれぞれ形成する。これに伴い注入層２０も活性化さ
れてｎ型層２０′となる。
次いで保瞠１１ｉ：ｑ３１を被Ｍ’、させ′１Ｌ極引出
し用の窓開き処理しワード線電極３２及びビット線霜１
極３３をパターニング形成する。
し用の窓開き処理しワード線電極３２及びビット線霜１
極３３をパターニング形成する。
このように高誘電率の酸化タンタルをキャパシタとする
ことにより大容量化が可能となる。また対向′電極のタ
ンタルナイトライド（Ｔ ａ ２ Ｎ ） ｉｊ： ’
＃１化タンタル中の酸素（０２）と反応しにくいため１
孜化タンタル（Ｔａ２０３）の化学的組成がくずれず化
学量遷移がなく５００℃程度の熱処理に対しても安定に
なる。
ことにより大容量化が可能となる。また対向′電極のタ
ンタルナイトライド（Ｔ ａ ２ Ｎ ） ｉｊ： ’
＃１化タンタル中の酸素（０２）と反応しにくいため１
孜化タンタル（Ｔａ２０３）の化学的組成がくずれず化
学量遷移がなく５００℃程度の熱処理に対しても安定に
なる。
（ｇ）発明の効果
以上詳細に説明したように本発明の高誘電率の酸化タン
タルをキャパシタとし対向電極にクンタルナイトライド
を形成することによりキャパシタ大容量化が可＊ｒｉと
なりしかも熱特性も安定する優れた効果がある。
タルをキャパシタとし対向電極にクンタルナイトライド
を形成することによりキャパシタ大容量化が可＊ｒｉと
なりしかも熱特性も安定する優れた効果がある。
第１図はΔ４０３２［ｑメモリ半導体の製造プロセスの
一例を図ず工、！−ｉｉ図、第２図は本発明の一実施例
であるＭ Ｏ８型メモリデバイスを示す工程図である。 図中２０・・・ｎ型注入層、２１・・・Ｐ型基板、２２
・・・酸化膜、２３． ２６・・・タンタルナイトライ
ド（Ｔａ２Ｎ）、２４−・・タンタル（α−Ｔａ）、２
５・・・酸化タンタル（’ｉ’ａ２０ｓ ）、２７・・
・キャパシタ、２８・・・ケート電極、２９・・・ソー
ス領域、３０・・・ドレイン領域、３１・・・保護膜、
３２・・・ワード線電極、３３・・・ピッ ト線電極。 盗Ｉ閉 判２叫
一例を図ず工、！−ｉｉ図、第２図は本発明の一実施例
であるＭ Ｏ８型メモリデバイスを示す工程図である。 図中２０・・・ｎ型注入層、２１・・・Ｐ型基板、２２
・・・酸化膜、２３． ２６・・・タンタルナイトライ
ド（Ｔａ２Ｎ）、２４−・・タンタル（α−Ｔａ）、２
５・・・酸化タンタル（’ｉ’ａ２０ｓ ）、２７・・
・キャパシタ、２８・・・ケート電極、２９・・・ソー
ス領域、３０・・・ドレイン領域、３１・・・保護膜、
３２・・・ワード線電極、３３・・・ピッ ト線電極。 盗Ｉ閉 判２叫
Claims (1)
- 選択ゲートをなすトランジスタと該トランジスタのソー
ス又はドレイン領域に形成するキャパシタとで構成され
るメモリセルを有し、該キャパシタは酸化タンタルを誘
電体とし、タンタルナイトライドを対向電極として形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113218A JPS605555A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113218A JPS605555A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605555A true JPS605555A (ja) | 1985-01-12 |
Family
ID=14606564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113218A Pending JPS605555A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| KR100373162B1 (ko) * | 1999-12-29 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
-
1983
- 1983-06-23 JP JP58113218A patent/JPS605555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| KR100373162B1 (ko) * | 1999-12-29 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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