WO2024010324A1 - Dram 소자의 커패시터 및 그 제조 방법 - Google Patents

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WO2024010324A1
WO2024010324A1 PCT/KR2023/009387 KR2023009387W WO2024010324A1 WO 2024010324 A1 WO2024010324 A1 WO 2024010324A1 KR 2023009387 W KR2023009387 W KR 2023009387W WO 2024010324 A1 WO2024010324 A1 WO 2024010324A1
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oxygen
landing pad
capacitor
forming
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박영욱
김선용
박인성
안진호
신왕철
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한양대학교 산학협력단
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Definitions

  • a DRAM (Dynamic Random Access Memory) device has a structure that includes a MOS transistor including a source and a drain, a capacitor electrically connected to the source, and a bit line electrically connected to the drain.
  • a MOS transistor including a source and a drain, a capacitor electrically connected to the source, and a bit line electrically connected to the drain.
  • TiN titanium nitride
  • the leakage current of the dielectric film and the opposing electrode is related to the work function of the opposing electrode. For example, as the work function increases, the leakage current decreases.
  • titanium nitride it has a work function of 4.3 to 4.6 eV depending on the ratio of titanium to nitrogen.
  • the upper and lower electrodes with noble metals such as Ru, Ir, and Pt with a work function of 4.7 eV or more, a technology is available to ensure the thickness of a thin dielectric film and to meet the leakage current below the required level. It has been suggested.
  • a deposition method that can deposit a uniform thickness in a high aspect ratio structure is required.
  • the deposition method atomic layer deposition (ALD) or chemical vapor deposition (CVD) are being considered.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • the chemical vapor deposition method cannot achieve the desired deposition uniformity in micro-designed devices of 15 nm or less, a low-temperature process is possible using surface adsorption, and the adsorption and surface reaction are repeated to ensure thickness uniformity at high levels.
  • the atomic layer deposition method is attracting attention as the most suitable technology for forming the upper or lower electrodes of capacitors.
  • a precursor and a reaction gas that are sources of rare metals are required.
  • Precursors are selected based on adsorption and bonding power, and ammonia and oxygen are used as reaction gases.
  • oxygen or oxygen radicals is most desirable for controlling reaction, surface uniformity, and surface roughness, and oxygen-based reactive gases are being used more widely.
  • the surface of the landing pad located on the contact plug may be oxidized and the contact area with the lower electrode may be insulated, which may cause This may cause the DRAM device to not operate properly.
  • One embodiment is a capacitor that improves device defects due to oxidation at the interface between the landing pad and the lower electrode, which occurs when the lower electrode is formed of a rare metal with a large work function through an atomic layer deposition method using an oxygen-based reaction gas, and a capacitor therefor. Propose a manufacturing method.
  • one embodiment prevents surface oxidation of the landing pad due to exposure to an oxygen-based reaction gas during the initial deposition of the lower electrode, and prevents oxygen remaining on the lower electrode during or after deposition of the lower electrode from contacting the landing pad.
  • a method of manufacturing a capacitor of a DRAM device includes a contact plug connected to the source of a transistor provided on a substrate, a landing pad formed on the contact plug, and a capacitor mold formed on the landing pad. Preparing a semiconductor structure; forming a lower electrode on an inner surface of a capacitor hole formed in an area corresponding to the landing pad in the capacitor mold; performing an annealing process on the lower electrode to remove oxygen on the interface between the landing pad and the lower electrode caused by the process of forming the lower electrode; and forming a dielectric film to surround the outer surface of the lower electrode after removing the capacitor mold.
  • the step of performing the annealing process may be characterized as a step of removing oxygen on the interface by generating a reduction reaction through the annealing process.
  • the annealing process may be performed under pressure of 100 torr or less and temperature of 600°C or less.
  • the annealing process may be performed under a gas atmosphere of at least one of an inert gas containing argon, nitrogen, or helium, or a reducing gas containing hydrogen or deuterium.
  • the step of preparing the semiconductor structure includes an oxygen absorption layer that absorbs oxygen on the surface of the landing pad by forming the lower electrode, interposed between the capacitor mold and the landing pad. It may be characterized as a step of preparing the semiconductor structure further comprising.
  • performing the annealing process includes removing oxygen on the interface between the landing pad and the lower electrode by a process of forming the lower electrode and forming the dielectric film.
  • the method may further include forming an oxygen collection film inside the lower electrode to trap oxygen to block oxygen from entering the interface between the pad and the lower electrode.
  • the step of preparing the semiconductor structure includes using an oxygen scavenging material to collect oxygen to remove oxygen on the interface between the landing pad and the lower electrode during the process of forming the lower electrode. It may further include forming the capacitor mold.
  • the step of performing the annealing process is to prevent the introduction of oxygen into the interface between the landing pad and the lower electrode due to the process of forming the dielectric film. It may further include forming a conductive thin film inside the lower electrode to prevent direct connection.
  • a method of manufacturing a capacitor of a DRAM device includes a contact plug connected to the source of a transistor provided on a substrate, a landing pad formed on the contact plug, and a capacitor mold formed on the landing pad.
  • Preparing a semiconductor structure forming a lower electrode on an inner surface of a capacitor hole formed in an area corresponding to the landing pad in the capacitor mold; To remove oxygen on the interface between the landing pad and the lower electrode by the process of forming the lower electrode and to block oxygen inflow into the interface between the landing pad and the lower electrode by the process of forming the dielectric film.
  • the step of preparing the semiconductor structure further includes forming an oxygen absorption layer that absorbs oxygen on the surface of the landing pad by forming the lower electrode, interposed between the capacitor mold and the landing pad. It may be characterized as a step of preparing the semiconductor structure comprising.
  • the step of preparing the semiconductor structure includes using an oxygen scavenging material to collect oxygen to remove oxygen on the interface between the landing pad and the lower electrode during the process of forming the lower electrode. It may further include the step of forming a capacitor mold.
  • a capacitor included in a DRAM includes a contact plug connected to a source included in a transistor of the DRAM; a landing pad formed on the contact plug; a lower electrode formed on the landing pad; a dielectric film formed to surround the outer surface of the lower electrode; and between the landing pad and the lower electrode by removing oxygen on the interface between the landing pad and the lower electrode by the process of forming the lower electrode and forming the dielectric film while forming the inside of the lower electrode. It may include an oxygen collection film that collects the oxygen to block the inflow of oxygen into the interface.
  • a capacitor included in a DRAM includes a contact plug connected to a source included in a transistor of the DRAM; a landing pad formed on the contact plug; a lower electrode formed on the landing pad; a dielectric film formed to surround the outer surface of the lower electrode; and formed inside the lower electrode to prevent the lower electrode from being directly connected to the landing pad to block oxygen inflow into the interface between the landing pad and the lower electrode during the process of forming the dielectric film. It may include a conductive thin film.
  • the capacitor may be manufactured by performing an annealing process on the lower electrode to remove oxygen on the interface between the landing pad and the lower electrode due to the process of forming the lower electrode. You can.
  • the capacitor may further include an oxygen absorption layer interposed between the lower electrode and the landing pad, which absorbs oxygen on the surface of the landing pad during the process of forming the lower electrode.
  • the oxygen removal method used in the process of depositing a rare metal with a work function of 4.7 eV or more through atomic layer deposition or chemical vapor deposition is to remove oxygen caused by oxidation of the surface of the rare metal.
  • One embodiment is a capacitor that improves device defects due to oxidation at the interface between the landing pad and the lower electrode, which occurs when the lower electrode is formed of a rare metal with a large work function through an atomic layer deposition method using an oxygen-based reaction gas, and a capacitor therefor.
  • a manufacturing method can be suggested.
  • one embodiment prevents surface oxidation of the landing pad due to exposure to an oxygen-based reaction gas during the initial deposition of the lower electrode, and prevents oxygen remaining on the lower electrode during or after deposition of the lower electrode from contacting the landing pad. It is possible to propose a capacitor and its manufacturing method that prevents oxidation of the interface by diffusion to the interface and prevents oxidation of the interface between the lower electrode and the landing pad during the dielectric film formation process.
  • one embodiment can achieve a technical effect of improving contact resistance deterioration and device defects that occur at the interface between the landing pad and the lower electrode by preventing oxidation of the interface between the lower electrode and the landing pad.
  • FIG. 1 is a diagram illustrating removing oxygen on the interface between a landing pad and a lower electrode and blocking oxygen inflow into the interface using an oxygen scavenging film in a method of manufacturing a capacitor for a DRAM device according to an embodiment.
  • 2A to 2G are diagrams to explain removing oxygen on the interface between a landing pad and a lower electrode by performing an annealing process in a method of manufacturing a capacitor of a DRAM device according to an embodiment.
  • FIG. 3 is a diagram illustrating absorption of oxygen on the surface of a landing pad using an oxygen absorption layer in a method of manufacturing a capacitor of a DRAM device according to an embodiment.
  • FIG. 4 is a diagram illustrating removal of oxygen on the interface between a landing pad and a lower electrode using a capacitor mold formed of an oxygen scavenging material in a method of manufacturing a capacitor for a DRAM device according to an embodiment.
  • Figure 5 shows a method of manufacturing a capacitor for a DRAM device according to an embodiment, using a conductive thin film to prevent the lower electrode from being directly connected to the landing pad in order to block oxygen inflow into the interface between the landing pad and the lower electrode.
  • Figure 6 is a flow chart showing a method of manufacturing a capacitor of a DRAM device according to an embodiment.
  • FIGS. 7A to 7G are diagrams for explaining the capacitor manufacturing method shown in FIG. 6.
  • Figure 8 is a flow chart showing a method of manufacturing a capacitor of a DRAM device according to another embodiment.
  • FIGS. 9A to 9E are diagrams for explaining the capacitor manufacturing method shown in FIG. 8.
  • oxygen removal method during the deposition process of rare metals is assumed to be performed by an automated and mechanized system, and is explained as being performed in the process of manufacturing capacitors included in DRAM. Therefore, hereinafter, “oxygen removal method” may be used interchangeably with “capacitor manufacturing method.”
  • the oxygen removal method uses an oxygen absorption layer (OA) disposed on the landing pad (LP) by exposing the landing pad (LP) to an oxygen-based reactive gas during the initial deposition of the lower electrode (BM). It can absorb oxygen on the surface of the lower electrode (BM), and by using the oxygen capture film (OG) formed inside the lower electrode (BM), the oxygen remaining in the lower electrode (BM) during or after deposition of the lower electrode (BM) is trapped. It is possible to remove oxygen on the interface by diffusing into the interface between the pad (LP) and the lower electrode (BM) and block oxygen inflow into the interface by the dielectric film (DE) formation process.
  • OA oxygen absorption layer
  • the lower electrode (BM) By performing an annealing process, the lower electrode (BM) )
  • the oxygen remaining on the lower electrode (BM) during or after deposition can be removed by diffusing to the interface between the landing pad (LP) and the lower electrode (BM), thereby removing the oxygen on the interface, which is formed of an oxygen scavenging material.
  • CM capacitor mold
  • oxygen remaining on the lower electrode (BM) during or after deposition of the lower electrode (BM) diffuses to the interface between the landing pad (LP) and the lower electrode (BM), causing oxygen on the interface. can be removed.
  • FIG. 1 is a diagram illustrating removing oxygen on the interface between a landing pad and a lower electrode and blocking oxygen inflow into the interface using an oxygen scavenging film in a method of manufacturing a capacitor for a DRAM device according to an embodiment.
  • the oxygen removal method involves removing oxygen remaining in the lower electrode (BM) during or after deposition of the lower electrode (BM) at the interface between the landing pad (LP) and the lower electrode (BM).
  • BM lower electrode
  • OG oxygen capture film
  • DE dielectric film
  • the oxygen removal method deposits Ti as an oxygen capture film (OG) on the inside of the lower electrode (BM) formed of a rare metal (RM) such as Ru, Ir, or Pt with a work function of 4.7 eV or more, As shown in Equations 1 and 2 below, oxygen remaining at the interface between the landing pad (LP) and the lower electrode (BM) can be removed through a reduction reaction between the residual oxygen in the rare metal (RM) and the oxide film of the rare metal (RM). .
  • a rare metal such as Ru, Ir, or Pt with a work function of 4.7 eV or more
  • the oxygen capture film (OG) is a material that captures more oxygen than the rare metal (RM) forming the lower electrode (BM) or reacts more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium). , silicon nitride, titanium, titanium nitride, tungsten, molybdenum or mixtures thereof), and there are no separate requirements for electrical resistance.
  • FIGS. 2A to 2G are diagrams to explain removing oxygen on the interface between a landing pad and a lower electrode by performing an annealing process in a method of manufacturing a capacitor of a DRAM device according to an embodiment. More specifically, FIG. 2A is a diagram illustrating performing an annealing process immediately after forming the lower electrode, and FIG. 2B is a diagram illustrating performing an annealing process after forming an oxygen scavenging film inside the lower electrode. , FIGS. 2C to 2G are graphs to explain the reduction of oxygen present at the interface of the lower electrode through the annealing process.
  • the oxygen removal method is performed by performing an annealing process to remove rare metals (RM) such as Ru, Ir, or Pt with a work function of 4.7 eV or more through atomic layer deposition or chemical vapor deposition. ) in the process of depositing the lower electrode (BM) or after deposition, oxygen remaining on the lower electrode (BM) diffuses to the interface between the landing pad (LP) and the lower electrode (BM), thereby removing oxygen on the interface. .
  • RM rare metals
  • the oxygen removal method performs an annealing process to generate a reduction reaction between the oxygen remaining on the interface between the landing pad (LP) and the lower electrode (BM) as shown in Equation 3 below and the oxide film of the rare metal (RM). Oxygen remaining at the interface between the landing pad (LP) and the lower electrode (BM) can be removed.
  • the annealing process can be performed under pressure conditions of 100 torr or less and temperature conditions of 600°C or less, without oxygen introduction, or by utilizing an inert gas containing argon, nitrogen, or helium, or a reducing gas containing hydrogen or deuterium. It can be carried out under conditions that minimize oxygen influx.
  • the annealing process may be performed under low pressure conditions of 100 torr or less, but is not limited or limited thereto and may be performed under normal pressure conditions of around 760 torr.
  • This annealing process may be performed immediately after the lower electrode BM is formed, or may be performed after the lower electrode BM is formed, an oxygen capture film (OG) is formed therein, and the capacitor mold (CM) is removed.
  • the oxygen gas generated by the reduction reaction can be discharged to the outside through the internal hole of the lower electrode (BM), as shown in Figure 2a, and in the latter case, the oxygen gas generated by the reduction reaction As shown in FIG. 2B, it may be captured by the oxygen capture film (OG) formed inside the lower electrode (BM) or discharged through the externally exposed surface of the lower electrode (BM).
  • FIG. 3 is a diagram illustrating absorbing oxygen on the surface of a landing pad using an oxygen absorption layer in a method of manufacturing a capacitor of a DRAM device according to an embodiment.
  • a method for removing oxygen according to an embodiment.
  • oxygen absorption layer (OA) disposed on the landing pad (LP) oxygen can be absorbed on the surface of the landing pad (LP) due to exposure to an oxygen-based reaction gas during the initial deposition of the lower electrode (BM).
  • the oxygen absorption layer (OA) may be made of a material (e.g., a rare metal (RM) such as Ru or Ir) that maintains a low electrical resistance below a preset value even if it absorbs or reacts with oxygen to form an oxide.
  • a material e.g., a rare metal (RM) such as Ru or Ir
  • the lower electrode BM may be deposited in a different manner than the manner in which it is deposited. For example, when the lower electrode BM is deposited by atomic layer deposition, the oxygen absorption layer OA may be deposited by sputtering or chemical vapor deposition.
  • the preset electrical resistance value may be determined in advance as a value that begins to affect device performance.
  • FIG. 4 is a diagram illustrating removal of oxygen on the interface between a landing pad and a lower electrode using a capacitor mold formed of an oxygen scavenging material in a method of manufacturing a capacitor for a DRAM device according to an embodiment.
  • the oxygen removal method uses a capacitor mold (CM) formed of an oxygen scavenging material to remove oxygen remaining in the lower electrode (BM) during or after deposition of the lower electrode (BM). Oxygen on the interface can be removed by diffusion to the interface between the landing pad LP and the lower electrode BM.
  • CM capacitor mold
  • Oxygen scavenging materials include materials that capture more oxygen than the rare metal (RM) forming the lower electrode (BM) or react more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium, silicon nitride, titanium, titanium nitride, tungsten, molybdenum or mixtures thereof) can be used, and there are no separate requirements for electrical resistance.
  • the oxygen removal method is not limited to using only the capacitor mold (CM) formed of an oxygen scavenging material, but also includes an oxygen scavenging film (OG) described with reference to FIG. 1, an annealing process described with reference to FIG. 2, and FIG. 3.
  • the oxygen absorption layer (OA) described with reference to may also be used.
  • the drawing shows that an annealing process is performed after forming a lower electrode (BM) on a capacitor mold (CM) made of an oxygen scavenging material. Accordingly, the oxygen gas generated by the reduction reaction of the annealing process can be discharged to the outside through the inner hole of the lower electrode BM or collected in the capacitor mold CM made of an oxygen scavenging material, as shown in the drawing. .
  • Figure 5 shows a method of manufacturing a capacitor for a DRAM device according to an embodiment, using a conductive thin film to prevent the lower electrode from being directly connected to the landing pad in order to block oxygen inflow into the interface between the landing pad and the lower electrode.
  • the oxygen removal method forms a conductive thin film (EC) inside the lower electrode (BM), thereby preventing the lower electrode (BM) from being directly connected to the landing pad (LP).
  • EC conductive thin film
  • Conductive thin films include W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), and Co (cobalt). ), titanium nitride, tantalum nitride, etc. can be used.
  • the oxygen removal method is not limited to using only the conductive thin film (EC), but also includes an annealing process described with reference to FIG. 2, an oxygen absorption layer (OA) described with reference to FIG. 3, and an oxygen scavenging material described with reference to FIG. 4.
  • a capacitor mold (CM) formed of can also be used.
  • the drawing shows that a lower electrode (BM) is formed in a capacitor mold (CM) made of an oxygen scavenging material, an annealing process is performed, and then a conductive thin film (EC) is deposited on the inside of the lower electrode (BM).
  • CM capacitor mold
  • EC conductive thin film
  • FIG. 6 is a flow chart illustrating a method of manufacturing a capacitor of a DRAM device according to an embodiment
  • FIGS. 7A to 7G are diagrams for explaining the method of manufacturing a capacitor shown in FIG. 6 . It is assumed that the capacitor manufacturing method performed below is performed by an automated and mechanized manufacturing system (hereinafter referred to as a system).
  • the system includes a contact plug (CP) connected to the source (SO) of the transistor (TR) provided on the substrate (SUB), as shown in FIG. 7A, and a contact plug (CP) formed on the contact plug (CP).
  • a semiconductor structure SEMI-STR) including a landing pad (LP) and a capacitor mold (CM) formed on the landing pad (LP) can be prepared.
  • the contact plug (CP) may be formed of a conductive material such as polysilicon or polysilicon germanium, and the landing pad (LP) may be formed of any one of Ti, TiN, W, Mo, Ru, Ir, or a combination thereof. .
  • the landing pad (LP) may be surrounded by an insulating layer (ILD) such as an oxide film, a nitride film, or a combination thereof, and the capacitor mold (CM) may be located on top of the insulating layer (ILD) surrounding the landing pad (LP). .
  • ILD insulating layer
  • CM capacitor mold
  • the system is sandwiched between the capacitor mold (CM) and the landing pad (LP) and creates an oxygen absorption layer (OA) that absorbs oxygen on the surface of the landing pad (LP) by the process of forming the lower electrode (BM).
  • a semiconductor structure (SEMI-STR) containing more can be prepared.
  • the oxygen absorption layer (OA) is a material (e.g., a rare metal (RM) such as Ru or Ir) that absorbs or reacts with oxygen to maintain a low electrical resistance below the value that begins to affect device performance even if an oxide is formed. It can be composed of:
  • the system includes an oxygen scavenging material that collects oxygen to remove oxygen on the interface between the landing pad (LP) and the lower electrode (BM) by the process of forming the lower electrode (BM).
  • a semiconductor structure (SEMI-STR) including a capacitor mold (CM) formed of can also be prepared.
  • Oxygen scavenging materials include materials that capture more oxygen than the rare metal (RM) forming the lower electrode (BM) or react more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium, silicon nitride, titanium, titanium nitride, tungsten, molybdenum or mixtures thereof) may be used.
  • step S620 the system may form the lower electrode BM on the inner surface of the capacitor hole CH formed in the area corresponding to the landing pad LP in the capacitor mold CM, as shown in FIG. 7C. there is.
  • the material forming the lower electrode (BM) may be a rare metal (RM) with a work function of 4.7 eV or higher, such as Ru, Ir, Pt, or a mixture thereof, and atomic layer deposition or chemical vapor deposition may be used as the forming method. You can.
  • the system uses metal-organic compounds such as carbonyl groups, diketones, and diamines to react with oxygen-based reactive gases such as oxygen, ozone, or oxygen radicals under temperature conditions of 300°C or less.
  • the lower electrode (BM) can be formed by depositing a rare metal (RM) on the inner surface of the capacitor hole (CH) using an atomic layer deposition method based on .
  • the deposition thickness may be 1 nm to 10 nm.
  • Oxygen on the surface of the landing pad LP due to exposure to an oxygen-based reaction gas during the initial deposition of the lower electrode BM may be absorbed and removed by the oxygen absorption layer OA, and the oxygen of the lower electrode BM may be absorbed and removed by the oxygen absorption layer OA.
  • Oxygen remaining on the lower electrode (BM) during or after deposition diffuses to the interface between the landing pad (LP) and the lower electrode (BM). The oxygen on the interface will be removed by the annealing process in step S630, which will be described later. You can.
  • step S630 the system uses the lower electrode BM to remove oxygen on the interface between the landing pad LP and the lower electrode BM due to the process of forming the lower electrode BM, as shown in FIG. 7D. ) can be subjected to an annealing process. More specifically, the system can improve the poor contact resistance on the interface between the landing pad LP and the lower electrode BM by removing oxygen on the interface by generating a reduction reaction through an annealing process in step S630. there is.
  • the annealing process may be performed under pressure conditions of 100 torr or less and temperature conditions of 600°C or less, with no oxygen introduced, or in an inert gas containing argon, nitrogen, or helium, or a reducing gas containing hydrogen or deuterium. It may be performed under conditions that minimize oxygen influx by creating at least one gas atmosphere.
  • the system removes oxygen on the interface between the landing pad (LP) and the lower electrode (BM) by the process of forming the lower electrode (BM) and forms the dielectric film (DE).
  • an oxygen capture film OG that collects oxygen may be formed inside the lower electrode BM.
  • the oxygen capture film (OG) is a material that captures more oxygen than the rare metal (RM) forming the bottom electrode (BM) or reacts more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium, nitride, etc.). It may be formed of silicon, titanium, titanium nitride, tungsten, molybdenum, or mixtures thereof.
  • This oxygen capture film (OG) may be formed before or after annealing is performed.
  • the system may perform an annealing process on the lower electrode BM as shown in FIG. 7D and then form an oxygen capture film (OG) within the lower electrode BM as shown in FIG. 7E.
  • the oxygen capture film (OG) serves to collect and remove oxygen remaining in the lower electrode (BM) in the process of forming the lower electrode (BM), and the landing pad (OG) by the process of forming the dielectric film (DE), which will be described later. It may serve to block oxygen inflow into the interface between the LP) and the lower electrode (BM).
  • the system may form an oxygen capture film (OG) inside the lower electrode (BM), remove the capacitor mold (CM), and then perform annealing, as shown in FIG. 7F.
  • the oxygen capture film (OG) serves to collect and remove oxygen remaining in the lower electrode (BM) in the process of forming the lower electrode (BM), and the landing pad (OG) by the process of forming the dielectric film (DE), which will be described later. It may serve to block oxygen inflow into the interface between the LP) and the lower electrode (BM). If the capacitor mold (CM) is formed with the oxygen scavenging material described above, annealing can be performed without removing the capacitor mold (CM) after the oxygen scavenging film (OG) is formed inside the lower electrode (BM). .
  • step S630 the system blocks oxygen inflow into the interface between the landing pad LP and the lower electrode BM by forming the dielectric film DE.
  • a conductive thin film (EC) that prevents the lower electrode (BM) from being directly connected to the landing pad (LP) may be formed inside the lower electrode (BM).
  • step S640 the system may form a dielectric film (DE) to cover the outer surface of the lower electrode (BM) after removing the capacitor mold (CM), as shown in FIG. 7G.
  • DE dielectric film
  • the dielectric layer DE may be formed of zirconium oxide, hafnium oxide, aluminum oxide, titanium oxide, or a mixture thereof, and atomic layer deposition may be used as a formation method.
  • step S650 the system may form the upper electrode TM on the dielectric layer DE.
  • a rare metal (RM) of Ru, Ir, Pt, or a mixture thereof may be used as a material for forming the upper electrode (TM), and atomic layer deposition or chemical vapor deposition may be used as a formation method.
  • the upper electrode (TM) may be formed of titanium nitride, which is widely used in the art.
  • the capacitor manufactured through the steps (S610 to S650) described above is subjected to the following annealing process to have a structure including a contact plug (CP), a landing pad (LP), a lower electrode (BM), and a dielectric film (DE). Because it is manufactured and can further include an oxygen absorption layer (OA), oxygen on the interface between the landing pad (LP) and the lower electrode (BM) is removed through the annealing process and the oxygen absorption layer (OA) is removed, and oxygen is transferred to the interface. It can have the effect of blocking inflow.
  • CP contact plug
  • LP landing pad
  • BM lower electrode
  • DE dielectric film
  • the capacitor manufactured through the above-described steps (S610 to S650) may have a structure that further includes an oxygen capture layer (OG) or a conductive thin film (EC), so that the landing pad (LP) and the lower It may have the effect of removing oxygen on the interface between the electrodes BM and blocking the inflow of oxygen into the interface.
  • OG oxygen capture layer
  • EC conductive thin film
  • the oxygen removal method based on the annealing process has been described as being implemented in the DRAM capacitor manufacturing method, but it is not limited or limited thereto and deposits a rare metal (RM) with a work function of 4.7 eV or more through atomic layer deposition or chemical vapor deposition. It can be applied to various processes. For example, in order to remove oxygen caused by oxidation of the surface of the rare metal (RM), an oxygen removal method comprising performing an annealing process at a pressure of 100 torr or less and a temperature of 600°C or less is an atomic layer deposition method. Alternatively, it can be used in various processes to deposit rare metals (RM) with a work function of 4.7 eV or more through chemical vapor deposition.
  • FIG. 8 is a flow chart illustrating a method of manufacturing a capacitor of a DRAM device according to another embodiment
  • FIGS. 9A to 9E are diagrams for explaining the method of manufacturing a capacitor shown in FIG. 8 . It is assumed that the capacitor manufacturing method performed below is performed by an automated and mechanized manufacturing system (hereinafter referred to as a system).
  • the system includes a contact plug (CP) connected to the source (SO) of the transistor (TR) provided on the substrate (SUB), as shown in FIG. 9A, and a contact plug (CP) formed on the contact plug (CP).
  • a semiconductor structure SEMI-STR) including a landing pad (LP) and a capacitor mold (CM) formed on the landing pad (LP) can be prepared.
  • the contact plug (CP) may be formed of a conductive material such as polysilicon or polysilicon germanium, and the landing pad (LP) may be formed of any one of Ti, TiN, W, Mo, Ru, Ir, or a combination thereof. .
  • the landing pad (LP) may be surrounded by an insulating layer (ILD) such as an oxide film, a nitride film, or a combination thereof, and the capacitor mold (CM) may be located on top of the insulating layer (ILD) surrounding the landing pad (LP). .
  • ILD insulating layer
  • CM capacitor mold
  • the system is sandwiched between the capacitor mold (CM) and the landing pad (LP) and creates an oxygen absorption layer (OA) that absorbs oxygen on the surface of the landing pad (LP) by the process of forming the lower electrode (BM).
  • a semiconductor structure (SEMI-STR) containing more can be prepared.
  • the oxygen absorption layer (OA) is a material (e.g., a rare metal (RM) such as Ru or Ir) that absorbs or reacts with oxygen to maintain a low electrical resistance below the value that begins to affect device performance even if an oxide is formed. It can be composed of:
  • the system includes an oxygen scavenging material that collects oxygen to remove oxygen on the interface between the landing pad (LP) and the lower electrode (BM) by the process of forming the lower electrode (BM).
  • a semiconductor structure (SEMI-STR) including a capacitor mold (CM) formed of can also be prepared.
  • Oxygen scavenging materials include materials that capture more oxygen than the rare metal (RM) forming the lower electrode (BM) or react more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium, silicon nitride, titanium, titanium nitride, tungsten, molybdenum or mixtures thereof) may be used.
  • step S820 the system may form the lower electrode BM on the inner surface of the capacitor hole CH formed in the area corresponding to the landing pad LP in the capacitor mold CM, as shown in FIG. 9C. there is.
  • the material forming the lower electrode (BM) may be Ru, Ir, Pt, or a mixture of rare metals (RM) with a work function of 4.7 eV or higher, and atomic layer deposition or chemical vapor deposition may be used as the forming method. You can.
  • the system uses metal-organic compounds such as carbonyl groups, diketones, and diamines to react with oxygen-based reactive gases such as oxygen, ozone, or oxygen radicals under temperature conditions of 300°C or lower.
  • the lower electrode (BM) can be formed by depositing a rare metal (RM) on the inner surface of the capacitor hole (CH) using an atomic layer deposition method based on .
  • the deposition thickness may be 1 nm to 10 nm.
  • Oxygen on the surface of the landing pad LP due to exposure to an oxygen-based reaction gas during the initial deposition of the lower electrode BM may be absorbed and removed by the oxygen absorption layer OA, and the oxygen of the lower electrode BM may be absorbed and removed by the oxygen absorption layer OA.
  • Oxygen remaining on the lower electrode BM during or after deposition diffuses to the interface between the landing pad LP and the lower electrode BM. Oxygen on the interface will be removed by the annealing process in step S830, which will be described later. You can.
  • step S830 the system removes oxygen on the interface between the landing pad LP and the lower electrode BM due to the process of forming the lower electrode BM and forms the dielectric layer DE.
  • an oxygen capture film (OG) that collects oxygen can be formed inside the lower electrode (BM).
  • the oxygen capture film (OG) is a material that captures more oxygen than the rare metal (RM) forming the bottom electrode (BM) or reacts more easily with oxygen than the rare metal (RM) (e.g., silicon, silicon germanium, nitride, etc.). It may be formed of silicon, titanium, titanium nitride, tungsten, molybdenum, or mixtures thereof.
  • step S840 the system may form a dielectric film DE to cover the outer surface of the lower electrode BM after removing the capacitor mold CM as shown in FIG. 9E.
  • the dielectric layer DE may be formed of zirconium oxide, hafnium oxide, aluminum oxide, titanium oxide, or a mixture thereof, and atomic layer deposition may be used as a formation method.
  • step S850 the system may form the upper electrode TM on the dielectric layer DE.
  • a rare metal (RM) of Ru, Ir, Pt, or a mixture thereof may be used as a material for forming the upper electrode (TM), and atomic layer deposition or chemical vapor deposition may be used as a formation method.
  • the upper electrode (TM) may be formed of titanium nitride, which is widely used in the art.
  • the capacitor manufactured through the steps (S810 to S850) described above has a structure including a contact plug (CP), a landing pad (LP), a lower electrode (BM), a dielectric film (DE), and an oxygen capture film (OG). and may further include an oxygen absorption layer (OA), so that oxygen is absorbed on the interface between the landing pad (LP) and the lower electrode (BM) through the oxygen absorption layer (OA) and the oxygen collection layer (OG). It can have the effect of removing oxygen and blocking the inflow of oxygen into the interface.
  • CP contact plug
  • LP landing pad
  • BM lower electrode
  • DE dielectric film
  • OG oxygen capture film

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Abstract

DRAM의 커패시터 및 그 제조 방법이 개시된다. 일 실시예에 따르면, DRAM 소자의 커패시터 제조 방법은 기판 상에 구비되는 트랜지스터의 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드 및 상기 랜딩 패드 상에 형성되는 커패시터 몰드를 포함하는 반도체 구조체를 준비하는 단계; 상기 커패시터 몰드에서 상기 랜딩 패드에 대응하는 영역에 형성된 커패시터 홀의 내부면에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 하부 전극에 대해 어닐링 공정을 수행하는 단계; 및 상기 커패시터 몰드를 제거 후 상기 하부 전극의 외부면을 감싸도록 유전막을 형성하는 단계를 포함할 수 있다.

Description

DRAM 소자의 커패시터 및 그 제조 방법
아래의 실시예들은 DRAM 소자의 커패시터 및 그 제조 방법에 대한 기술이다.
DRAM(Dynamic Random Access Memory) 소자는 소스 및 드레인을 포함하는 모스 트랜지스터, 소스와 전기적으로 연결되는 커패시터 및 드레인과 전기적으로 연결되는 비트 라인을 포함하는 구조를 갖는다.
이와 같은 구조의 DRAM 소자에서는 센싱 마진 및 신뢰성을 유지하기 위한 요구 커패시턴스를 만족시키는 것이 이슈다. 이에, 요구 커패시턴스를 충족하고자 유전막의 물리적 두께를 줄이는 방안이 제안되었다.
그러나 타이타늄나이트라이드(TiN) 막을 커패시터의 상부 전극 및 하부 전극으로 사용하는 기존 기술은 유전막 두께의 감소에 따라 누설전류 특성이 나빠져 소자 특성이 열화되는 문제점을 갖는다.
유전막과 대향 전극의 누설전류는 대향 전극의 일함수(Work function)와 관련이 있다. 일례로, 일함수가 클수록 누설전류가 감소하게 된다. 타이타늄나이트라이드의 경우, 타이타늄과 질소의 비율에 따라 4.3 내지 4.6eV 수준의 일함수를 갖고 있다.
따라서, 일함수가 4.7eV 이상인 Ru, Ir, Pt와 같은 희귀 금속(Noble metal)으로 상부 전극 및 하부 전극을 형성함으로써, 얇은 유전막의 두께를 보장하는 가운데 누설전류를 요구 수준 이하로 충족시키는 기술이 제안되었다.
희귀 금속으로 상부 전극 및 하부 전극을 형성하기 위해서는, 고단차(High aspect ratio) 구조에서 균일한 두께로 증착시킬 수 있는 증착법이 요구된다. 해당 증착법으로는 원자층 증착법(ALD; Atomic Layer Deposition) 또는 화학기상 증착법(CVD; Chemical Vapor Deposition)이 검토되고 있다. 특히, 화학기상 증착법은 15nm 이하의 미세 설계 소자에서 원하는 증착 균일성을 얻을 수 없기 때문에, 표면의 흡착을 이용하여 저온 공정이 가능하며 흡착과 표면 반응을 반복하여 고단차에서 두께의 균일성을 보장할 수 있는 원자층 증착법이 커패시터의 상부 전극 또는 하부 전극을 형성하는 가장 적합한 기술로 주목받고 있다.
원자층 증착법을 이용하는 경우 희귀 금속의 소스가 되는 전구체(Precursor)와 반응 기체가 필요하다. 전구체는 흡착성과 결합력에 따라 선택되며 반응 기체는 암모니아계와 산소계가 사용되고 있다. 반응 기체의 연구 결과, 산소 또는 산소 라디컬(Radical)을 사용하는 것이 반응 및 표면 균일성, 표면 거칠기를 조절하는데 가장 바람직한 것으로 연구된 바, 산소계 반응 기체가 더욱 널리 사용되고 있다.
하지만 산소계 반응 기체를 사용하는 원자층 증착법으로 커패시터의 하부 전극이 형성되는 경우, 콘택 플러그 상에 위치하는 랜딩 패드(Landing pad)의 표면이 산화되어 하부 전극과의 접촉 부위가 절연될 수 있으며, 이로 인해 DRAM 소자가 제대로 작동하지 못하는 현상이 발생될 수 있다.
따라서 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 하부 전극이 형성되는 경우 발생되는 랜딩 패드 및 하부 전극 사이 계면에서의 산화로 인한 소자 불량을 개선하는 기술이 제안될 필요가 있다.
일 실시예들은 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 하부 전극이 형성되는 경우 발생되는 랜딩 패드 및 하부 전극 사이 계면에서의 산화로 인한 소자 불량을 개선하는 커패시터 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 하부 전극의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드의 표면 산화를 방지하고, 하부 전극의 증착 과정 또는 증착 이후 하부 전극에 잔류하는 산소가 랜딩 패드와의 계면으로 확산되어 계면이 산화되는 것을 방지하며, 유전막 형성 과정으로 하부 전극 및 랜딩 패드 사이의 계면이 산화되는 것을 방지하는, 커패시터 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, DRAM 소자의 커패시터 제조 방법은, 기판 상에 구비되는 트랜지스터의 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드 및 상기 랜딩 패드 상에 형성되는 커패시터 몰드를 포함하는 반도체 구조체를 준비하는 단계; 상기 커패시터 몰드에서 상기 랜딩 패드에 대응하는 영역에 형성된 커패시터 홀의 내부면에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 하부 전극에 대해 어닐링 공정을 수행하는 단계; 및 상기 커패시터 몰드를 제거 후 상기 하부 전극의 외부면을 감싸도록 유전막을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 어닐링 공정을 수행하는 단계는, 상기 계면 상 산소를 상기 어닐링 공정을 통해 환원 반응을 발생시켜 제거하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 어닐링 공정은, 100torr 이하의 압력 및 600℃ 이하의 온도 조건 아래 수행되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 어닐링 공정은, 아르곤, 질소 또는 헬륨을 포함하는 불활성 기체 또는 수소 또는 중수소를 포함하는 환원성 기체 중 적어도 하나의 기체 분위기 아래 수행되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 커패시터 몰드 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층을 더 포함하는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 어닐링 공정을 수행하는 단계는, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막을 상기 하부 전극의 내부에 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 산소를 포집하는 산소 포집 물질로 상기 커패시터 몰드를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 어닐링 공정을 수행하는 단계는, 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 하부 전극이 상기 랜딩 패드와 직접적으로 연결되는 것을 방지하는 도전성 박막을 상기 하부 전극의 내부에 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, DRAM 소자의 커패시터 제조 방법은, 기판 상에 구비되는 트랜지스터의 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드 및 상기 랜딩 패드 상에 형성되는 커패시터 몰드를 포함하는 반도체 구조체를 준비하는 단계; 상기 커패시터 몰드에서 상기 랜딩 패드에 대응하는 영역에 형성된 커패시터 홀의 내부면에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막을 상기 하부 전극의 내부에 형성하는 단계; 및 상기 커패시터 몰드를 제거 후 상기 하부 전극의 외부면을 감싸도록 상기 유전막을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 커패시터 몰드 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층을 더 포함하는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 산소를 포집하는 산소 포집 물질로 상기 커패시터 몰드를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, DRAM에 포함되는 커패시터는, 상기 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그; 상기 콘택 플러그 상에 형성되는 랜딩 패드; 상기 랜딩 패드 상에 형성되는 하부 전극; 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막; 및 상기 하부 전극의 내부에 형성된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막을 포함할 수 있다.
일 실시예에 따르면, DRAM에 포함되는 커패시터는, 상기 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그; 상기 콘택 플러그 상에 형성되는 랜딩 패드; 상기 랜딩 패드 상에 형성되는 하부 전극; 상기 하부 전극의 외부면을 감싸도록 형성되는 유전막; 및 상기 하부 전극의 내부에 형성된 채, 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 하부 전극이 상기 랜딩 패드와 직접적으로 연결되는 것을 방지하는 도전성 박막을 포함할 수 있다.
일 측에 따르면, 상기 커패시터는, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 하부 전극에 대해 어닐링 공정이 수행되어 제조되는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 커패시터는, 상기 하부 전극 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층을 더 포함할 수 있다.
일 실시예에 따르면, 원자층 증착법 또는 화학기상 증착법을 통해 4.7eV 이상의 일함수를 갖는 희귀 금속을 증착하는 과정에서 사용되는 산소 제거 방법은, 상기 희귀 금속의 표면이 산화됨에 의한 산소를 제거하기 위해, 100torr 이하의 압력 및 600℃ 이하의 온도 조건을 갖는 저압 어닐링 공정을 수행하는 단계를 포함할 수 있다.
일 실시예들은 산소계 반응 기체를 사용하는 원자층 증착법을 통해 일함수가 큰 희귀 금속으로 하부 전극이 형성되는 경우 발생되는 랜딩 패드 및 하부 전극 사이 계면에서의 산화로 인한 소자 불량을 개선하는 커패시터 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 하부 전극의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드의 표면 산화를 방지하고, 하부 전극의 증착 과정 또는 증착 이후 하부 전극에 잔류하는 산소가 랜딩 패드와의 계면으로 확산되어 계면이 산화되는 것을 방지하며, 유전막 형성 과정으로 하부 전극 및 랜딩 패드 사이의 계면이 산화되는 것을 방지하는, 커패시터 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 하부 전극 및 랜딩 패드 사이 계면의 산화를 방지함으로써, 랜딩 패드 및 하부 전극 사이 계면에서 발생하는 접촉 저항 열화와 소자 불량을 개선하는 기술 효과를 달성할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 포집막을 이용하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하고 계면으로의 산소 유입을 차단하는 것을 설명하기 위한 도면이다.
도 2a 내지 2g는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 어닐링 공정을 수행하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하는 것을 설명하기 위한 도면이다.
도 3은 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 흡수층을 이용하여, 랜딩 패드의 표면 상 산소를 흡수하는 것을 설명하기 위한 도면이다.
도 4는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 포집 물질로 형성되는 커패시터 몰드를 이용하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하는 것을 설명하기 위한 도면이다.
도 5는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 도전성 박막을 이용하여, 랜딩 패드 및 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 하부 전극이 랜딩 패드와 직접적으로 연결되는 것을 방지하는 것을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 DRAM 소자의 커패시터 제조 방법을 도시한 플로우 차트이다.
도 7a 내지 7g는 도 6에 도시된 커패시터 제조 방법을 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 DRAM 소자의 커패시터 제조 방법을 도시한 플로우 차트이다.
도 9a 내지 9e는 도 8에 도시된 커패시터 제조 방법을 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하 희귀 금속의 증착 과정 중 산소 제거 방법은, 자동화 및 기계화된 시스템에 의해 수행되는 것을 전제로 하며, DRAM에 포함되는 커패시터를 제조하는 과정에서 수행되는 것으로 설명된다. 따라서, 이하 "산소 제거 방법"은 "커패시터 제조 방법"과 혼용하여 기재될 수 있다.
이하 실시예들에 따른 산소 제거 방법은, 랜딩 패드(LP) 상에 배치된 산소 흡수층(OA)을 이용함으로써 하부 전극(BM)의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드(LP)의 표면 상 산소를 흡수할 수 있고, 하부 전극(BM)의 내부에 형성된 산소 포집막(OG)을 이용함으로써 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거하고 유전막(DE) 형성 과정에 의한 계면으로의 산소 유입을 차단할 수 있으며, 어닐링 공정을 수행함으로써 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거할 수 있고, 산소 포집 물질로 형성되는 커패시터 몰드(CM)를 이용함으로써 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거할 수 있다. 산소 흡수층(OA)을 이용하는 경우, 산소 포집막(OG)을 이용하는 경우, 어닐링 공정을 수행하는 경우, 그리고 산소 포집 물질로 형성되는 커패시터 몰드(CM)를 이용하는 경우 각각에 대한 상세한 설명은 도면들을 참조하여 아래에서 기재하기로 한다.
도 1은 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 포집막을 이용하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하고 계면으로의 산소 유입을 차단하는 것을 설명하기 위한 도면이다.
도 1을 참조하면, 일 실시예에 따른 산소 제거 방법은 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거하고 유전막(DE) 형성 과정에 의한 계면으로의 산소 유입을 차단하기 위해 산소를 포집하는 산소 포집막(OG)을 하부 전극(BM)의 내부에 형성함으로써, 랜딩 패드(LP) 및 하부 전극(BM) 사이 계면의 산화를 방지할 수 있다.
예를 들어, 산소 제거 방법은 4.7eV 이상의 일함수를 갖는 Ru, Ir 또는 Pt 등의 희귀 금속(RM)으로 형성되는 하부 전극(BM)의 내부에 산소 포집막(OG)으로 Ti를 증착시킴으로써, 아래 식 1 및 2와 같이 희귀 금속(RM) 내 잔류 산소와 희귀 금속(RM)의 산화막의 환원 반응을 통해 랜딩 패드(LP) 및 하부 전극(BM) 사이 계면에 잔류하는 산소를 제거할 수 있다.
<식 1>
20(in RM) + Ti → TiO2
<식 2>
RMO2 + Ti → RM + TiO2
여기서, 산소 포집막(OG)은 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)로 구성될 수 있으며, 전기 저항에 대한 별도의 요구 조건 없다.
도 2a 내지 2g는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 어닐링 공정을 수행하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하는 것을 설명하기 위한 도면이다. 보다 상세하게, 도 2a는 하부 전극을 형성한 직후 어닐링 공정을 수행하는 것을 설명하기 위한 도면이고, 도 2b는 하부 전극의 내부에 산소 포집막을 형성한 후 어닐링 공정을 수행하는 것을 설명하기 위한 도면이며, 도 2c 내지 2g는 어닐링 공정을 통해 하부 전극의 계면에 존재하는 산소가 감소되는 것을 설명하기 위한 그래프이다.
도 2a 내지 2b를 참조하면, 일 실시예에 따른 산소 제거 방법은 어닐링 공정을 수행함으로써, 원자층 증착법 또는 화학기상 증착법을 통해 4.7eV 이상의 일함수를 갖는 Ru, Ir 또는 Pt 등의 희귀 금속(RM)으로 하부 전극(BM)을 증착하는 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거할 수 있다.
보다 상세하게, 산소 제거 방법은 어닐링 공정을 수행하여 아래 식 3과 같은 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 잔류하는 산소와 희귀 금속(RM)의 산화막의 환원 반응을 발생시킴으로써 랜딩 패드(LP) 및 하부 전극(BM) 사이 계면에 잔류하는 산소를 제거할 수 있다.
<식 3>
RuO2 → Ru + O2
이 때, 어닐링 공정은 100torr 이하의 압력과 600℃ 이하의 온도 조건 아래 수행될 수 있으며, 산소 유입이 없거나 아르곤, 질소 또는 헬륨을 포함하는 불활성 기체 또는 수소 또는 중수소를 포함하는 환원성 기체 등을 활용하여 산소 유입을 최소화하는 조건 아래 수행될 수 있다.
어닐링 공정은 설명된 바와 같이 100torr 이하의 압력인 저압 조건으로 수행될 수 있으나, 이에 제한되거나 한정되지 않고 760torr 근방 압력인 상압 조건으로 수행될 수도 있다.
이와 같은 어닐링 공정은 하부 전극(BM)이 형성된 직후 수행되거나, 하부 전극(BM)이 형성되고 그 내부에 산소 포집막(OG)이 형성되며 커패시터 몰드(CM)가 제거된 후 수행될 수도 있다. 전자의 경우 환원 반응에 의해 발생되는 산소 기체는 도 2a에 도시된 바와 같이 하부 전극(BM)의 내부 홀(Hole)을 통해 외부로 배출될 수 있으며, 후자의 경우 환원 반응에 의해 발생되는 산소 기체는 도 2b에 도시된 바와 같이 하부 전극(BM)의 내부에 형성된 산소 포집막(OG)에 의해 포집되거나 하부 전극(BM)의 외부 노출면을 통해 배출될 수 있다.
카보닐기 금속 유기화합물을 전구체로 사용한 원자층 증착법을 통해 희귀 금속(RM)인 Ru를 증착하여 하부 전극(BM)을 형성한 직후의 시료를 X-ray Photoelectron Spectroscopy(XPS)의 깊이 방향으로 식각하며 원소의 조성을 조사한 결과를 나타낸 도 2c와 카보닐기 금속 유기화합물을 전구체로 사용한 원자층 증착법을 통해 희귀 금속(RM)인 Ru를 증착하여 하부 전극(BM)을 형성한 뒤 0.1mtorr의 압력과 600℃ 이하의 온도, Ar+H2(3%) 혼합 가스 500scm을 주입한 조건(혼합 가스 주입 후 1.5torr의 압력 유지) 아래 1시간 어닐링을 수행한 시료를 X-ray Photoelectron Spectroscopy(XPS)의 깊이 방향으로 식각하며 원소의 조성을 조사한 결과를 나타낸 도 2d 내지 2g를 참조하면, 어닐링이 수행되지 않은 하부 전극(BM)의 계면에는 산소가 30% 이상의 최고치로 존재하는 반면, 어닐링이 수행된 하부 전극(BM)의 계면에는 산소가 환원 반응을 통해 외부로 배출됨에 따라 10% 미만으로 감소되어 존재하는 것으로 나타났다. 이에, 설명된 어닐링 공정을 통해 하부 전극(BM)의 계면에 잔류하는 산소가 제거되는 효과가 기대될 수 있다.
또한, 어닐링이 수행되기 전 후의 하부 전극(BM) 계면의 전기 저항을 four pont probe로 측정한 값을 비교하면, 아래의 표 1과 같이 어닐링 이후 전기 저항이 현저히 감소되었음을 알 수 있다.
증착 후(ohm/sq.) 어닐링 후(ohm/sq.)
원자 증착법에 의해 형성된 Ru 하부 전극 20.0 15.3
도 3은 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 흡수층을 이용하여, 랜딩 패드의 표면 상 산소를 흡수하는 것을 설명하기 위한 도면이다.도 3을 참조하면, 일 실시예에 따른 산소 제거 방법은 랜딩 패드(LP) 상에 배치된 산소 흡수층(OA)을 이용함으로써 하부 전극(BM)의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드(LP)의 표면 상 산소를 흡수할 수 있다.
산소 흡수층(OA)은 산소를 흡수 또는 산소와 반응하여 산화물이 형성되더라도 기 설정된 값 이하의 낮은 전기 저항을 유지하는 재료(예컨대, Ru 또는 Ir 등의 희귀 금속(RM))로 구성될 수 있으며, 하부 전극(BM)이 증착되는 방식과 상이한 방식으로 증착될 수 있다. 일례로, 하부 전극(BM)이 원자층 증착법에 의해 증착되는 경우 산소 흡수층(OA)은 스퍼터링 또는 화학기상 증착법에 의해 증착될 수 있다.
여기서 기 설정된 전기 저항 값은 소자 성능에 영향을 미치기 시작하는 값으로 사전에 결정될 수 있다.
도 4는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 산소 포집 물질로 형성되는 커패시터 몰드를 이용하여, 랜딩 패드 및 하부 전극 사이의 계면 상 산소를 제거하는 것을 설명하기 위한 도면이다.
도 4를 참조하면, 일 실시예에 따른 산소 제거 방법은 산소 포집 물질로 형성되는 커패시터 몰드(CM)를 이용함으로써, 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소를 제거할 수 있다.
산소 포집 물질로는 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)가 사용될 수 있으며, 전기 저항에 대한 별도의 요구 조건 없다.
이 때, 산소 제거 방법은 산소 포집 물질로 형성되는 커패시터 몰드(CM)만을 이용하는 것에 그치지 않고, 도 1을 참조하여 설명된 산소 포집막(OG), 도 2를 참조하여 설명된 어닐링 공정, 도 3을 참조하여 설명된 산소 흡수층(OA)을 함께 이용할 수도 있다.
도면에는 산소 포집 물질로 형성되는 커패시터 몰드(CM)에 하부 전극(BM)을 형성한 뒤 어닐링 공정을 수행하는 것으로 도시되었다. 이에, 어닐링 공정의 환원 반응에 의해 발생되는 산소 기체는 도면에 도시된 바와 같이 하부 전극(BM)의 내부 홀을 통해 외부로 배출되거나 산소 포집 물질로 형성되는 커패시터 몰드(CM)에 포집될 수 있다.
도 5는 실시예에 따른 DRAM 소자의 커패시터 제조 방법에서 도전성 박막을 이용하여, 랜딩 패드 및 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 하부 전극이 랜딩 패드와 직접적으로 연결되는 것을 방지하는 것을 설명하기 위한 도면이다.
도 5를 참조하면, 일 실시예에 따른 산소 제거 방법은 도전성 박막(EC)을 하부 전극(BM)의 내부에 형성함으로써, 하부 전극(BM)이 랜딩 패드(LP)와 직접적으로 연결되는 것을 방지하여 유전막(DE) 형성 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단할 수 있다.
도전성 박막(EC)으로는 W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금), Co(코발트), 질화티타늄, 질화탄탈늄 등이 사용될 수 있다.
마찬가지로, 산소 제거 방법은 도전성 박막(EC)만을 이용하는 것에 그치지 않고, 도 2를 참조하여 설명된 어닐링 공정, 도 3을 참조하여 설명된 산소 흡수층(OA), 도 4를 참조하여 설명된 산소 포집 물질로 형성되는 커패시터 몰드(CM)를 함께 이용할 수도 있다.
도면에는 산소 포집 물질로 형성되는 커패시터 몰드(CM)에 하부 전극(BM)이 형성되고 어닐링 공정이 수행된 후, 도전성 박막(EC)이 하부 전극(BM)의 내부에 증착되는 것으로 도시되었다.
이하에서는 전술된 예시들의 산소 제거 방법이 사용되는 커패시터 제조 방법을 설명하고자 한다.
도 6은 일 실시예에 따른 DRAM 소자의 커패시터 제조 방법을 도시한 플로우 차트이고, 도 7a 내지 7g는 도 6에 도시된 커패시터 제조 방법을 설명하기 위한 도면이다. 이하 수행되는 커패시터 제조 방법은 자동화 및 기계화된 제조 시스템(이하, 시스템으로 기재함)에 의해 수행됨을 전제로 한다.
단계(S610)에서 시스템은, 도 7a에 도시된 바와 같이 기판(SUB) 상에 구비되는 트랜지스터(TR)의 소스(SO)와 연결되는 콘택 플러그(CP), 콘택 플러그(CP) 상에 형성되는 랜딩 패드(LP) 및 랜딩 패드(LP) 상에 형성되는 커패시터 몰드(CM)를 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다. 콘택 플러그(CP)는 폴리실리콘 또는 폴리실리콘저마늄 등의 전도성 물질로 형성될 수 있으며, 랜딩 패드(LP)는 Ti, TiN, W, Mo, Ru, Ir 또는 그 조합 중 어느 하나로 형성될 수 있다. 랜딩 패드(LP)는 산화막, 질화막 또는 그 조합 등의 절연층(ILD)으로 둘러싸일 수 있으며, 커패시터 몰드(CM)는 랜딩 패드(LP)를 둘러싼 절연층(ILD)의 상부에 위치할 수 있다.
특히, 시스템은 커패시터 몰드(CM) 및 랜딩 패드(LP) 사이에 개재된 채, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP)의 표면 상 산소를 흡수하는 산소 흡수층(OA)을 더 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다. 산소 흡수층(OA)은 산소를 흡수 또는 산소와 반응하여 산화물이 형성되더라도 소자 성능에 영향을 미치기 시작하는 값 이하의 낮은 전기 저항을 유지하는 재료(예컨대, Ru 또는 Ir 등의 희귀 금속(RM))로 구성될 수 있다.
또한, 시스템은 도 7b에 도시된 바와 같이, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하기 위해 산소를 포집하는 산소 포집 물질로 형성된 커패시터 몰드(CM)를 포함하는 반도체 구조체(SEMI-STR)를 준비할 수도 있다. 산소 포집 물질로는 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)가 사용될 수 있다.
이후 단계들(S620 내지 S650)에서는 산소 흡수층(OA)을 포함하나 산소 포집 물질로 형성된 커패시터 몰드(CM)가 사용되지 않는 커패시터를 제조하는 경우가 설명된다.
단계(S620)에서 시스템은, 도 7c에 도시된 바와 같이 커패시터 몰드(CM)에서 랜딩 패드(LP)에 대응하는 영역에 형성된 커패시터 홀(CH)의 내부면에 하부 전극(BM)을 형성할 수 있다.
하부 전극(BM)을 형성하는 물질로는 일함수가 4.7eV 이상인 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(RM)이 사용될 수 있으며, 형성 방식으로는 원자층 증착법 또는 화학기상 증착법이 활용될 수 있다. 예컨대, 시스템은 고단차의 커패시터 두께 균일성을 유지하기 위해 카보닐기, 디케톤, 디아민류 등의 금속유기화합물을 사용하여 300℃ 이하의 온도 조건 아래 산소, 오존 또는 산소 라디컬 등의 산소계 반응 기체에 기반한 원자층 증착법을 통해 희귀 금속(RM)을 커패시터 홀(CH)의 내부면에 증착함으로써 하부 전극(BM)을 형성할 수 있다. 증착 두께는 1nm 내지 10nm일 수 있다.
이와 같은 하부 전극(BM)의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드(LP)의 표면 상 산소는, 산소 흡수층(OA)에 의해 흡수되어 제거될 수 있으며, 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소는 후술되는 단계(S630)의 어닐링 공정에 의해 제거될 수 있다.
단계(S630)에서 시스템은, 도 7d에 도시된 바와 같이 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하기 위해 하부 전극(BM)에 대해 어닐링 공정을 수행할 수 있다. 보다 상세하게, 시스템은 단계(S630)에서, 계면 상 산소를 어닐링 공정을 통해 환원 반응을 발생시켜 제거함으로써, 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 접촉 저항 불량을 개선할 수 있다.
이 때, 어닐링 공정은 어닐링 공정은 100torr 이하의 압력과 600℃ 이하의 온도 조건 아래 수행될 수 있으며, 산소 유입이 없거나 아르곤, 질소 또는 헬륨을 포함하는 불활성 기체 또는 수소 또는 중수소를 포함하는 환원성 기체 중 적어도 하나의 기체 분위기를 조성하여 산소 유입을 최소화하는 조건 아래 수행될 수 있다.
또한, 단계(S630)에서 시스템은, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하고 유전막(DE)을 형성하는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단하기 위해 산소를 포집하는 산소 포집막(OG)을 하부 전극(BM)의 내부에 형성할 수 있다. 산소 포집막(OG)은 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)로 형성될 수 있다.
이와 같은 산소 포집막(OG)이 형성되는 것은, 어닐링이 수행되기 이전 또는 이후에 이루어질 수 있다. 예를 들어, 시스템은 도 7d에 도시된 바와 같이 하부 전극(BM)에 대해 어닐링 공정을 수행한 뒤 도 7e에 도시된 바와 같이 하부 전극(BM) 내에 산소 포집막(OG)을 형성할 수 있다. 이러한 경우 산소 포집막(OG)은 하부 전극(BM)이 형성되는 과정으로 하부 전극(BM)에 잔류하는 산소를 포집하여 제거하는 역할 및 후술되는 유전막(DE)을 형성하는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단하는 역할을 할 수 있다.
다른 예를 들면, 시스템은 도 7f에 도시된 바와 같이 하부 전극(BM)의 내부에 산소 포집막(OG)을 형성하고 커패시터 몰드(CM)를 제거한 뒤 어닐링을 수행할 수도 있다. 이러한 경우 산소 포집막(OG)은 하부 전극(BM)이 형성되는 과정으로 하부 전극(BM)에 잔류하는 산소를 포집하여 제거하는 역할 및 후술되는 유전막(DE)을 형성하는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단하는 역할을 할 수 있다. 만약 앞서 설명된 산소 포집 물질로 커패시터 몰드(CM)가 형성되는 경우라면, 하부 전극(BM)의 내부에 산소 포집막(OG)이 형성된 후 커패시터 몰드(CM)의 제거 없이 어닐링이 수행될 수 있다.
또한, 별도의 도면으로 도시되지는 않았으나, 단계(S630)에서 시스템은, 유전막(DE)을 형성하는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단하기 위해 하부 전극(BM)이 랜딩 패드(LP)와 직접적으로 연결되는 것을 방지하는 도전성 박막(EC)을 하부 전극(BM)의 내부에 형성할 수 있다.
이후 단계들(S640 내지 S650)에서는 어닐링 공정이 수행된 뒤 하부 전극(BM) 내부에 산소 포집막(OG)이 형성되는 커패시터를 제조하는 경우가 설명된다.
단계(S640)에서 시스템은, 도 7g에 도시된 바와 같이 커패시터 몰드(CM)을 제거 후 하부 전극(BM)의 외부면을 감싸도록 유전막(DE)을 형성할 수 있다.
여기서, 유전막(DE)은 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 또는 그 혼합물로 형성될 수 있으며, 형성 방식으로는 원자층 증착법이 활용될 수 있다.
별도의 도면으로 도시되지는 않았으나, 단계(S650)에서 시스템은, 유전막(DE) 상에 상부 전극(TM)을 형성할 수 있다.
상부 전극(TM)을 형성하는 물질로는 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(RM)이 사용될 수 있으며, 형성 방식으로는 원자층 증착법 또는 화학기상 증착법이 활용될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 전극(TM)은 기존의 널리 사용되는 티타늄나이트라이드로 형성될 수도 있다.
이상 설명된 단계들(S610 내지 S650)를 통해 제조되는 커패시터는, 콘택 플러그(CP), 랜딩 패드(LP), 하부 전극(BM) 및 유전막(DE)을 포함하는 구조를 갖는 아래 어닐링 공정이 수행되어 제조됨과 더불어 산소 흡수층(OA)을 더 포함할 수 있기 때문에, 어닐링 공정, 산소 흡수층(OA)을 통해 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하고 계면으로의 산소 유입을 차단하는 효과를 가질 수 있다. 또한, 더 나아가 이상 설명된 단계들(S610 내지 S650)를 통해 제조되는 커패시터는, 산소 포집층(OG) 또는 도전성 박막(EC)을 더 포함하는 구조를 가질 수 있어, 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하고 계면으로의 산소 유입을 차단하는 효과를 가질 수 있다.
이상 어닐링 공정 기반의 산소 제거 방법이 DRAM의 커패시터 제조 방법에서 실시되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 원자층 증착법 또는 화학기상 증착법을 통해 4.7eV 이상의 일함수를 갖는 희귀 금속(RM)을 증착하는 다양한 공정에 적용될 수 있다. 일례로, 희귀 금속(RM)의 표면이 산화됨에 의한 산소를 제거하기 위해, 100torr 이하의 압력 및 600℃ 이하의 온도 조건을 갖는 어닐링 공정을 수행하는 단계를 포함하는 산소 제거 방법은, 원자층 증착법 또는 화학기상 증착법을 통해 4.7eV 이상의 일함수를 갖는 희귀 금속(RM)을 증착하는 다양한 공정에서 사용될 수 있다.
도 8은 다른 실시예에 따른 DRAM 소자의 커패시터 제조 방법을 도시한 플로우 차트이고, 도 9a 내지 9e는 도 8에 도시된 커패시터 제조 방법을 설명하기 위한 도면이다. 이하 수행되는 커패시터 제조 방법은 자동화 및 기계화된 제조 시스템(이하, 시스템으로 기재함)에 의해 수행됨을 전제로 한다.
단계(S810)에서 시스템은, 도 9a에 도시된 바와 같이 기판(SUB) 상에 구비되는 트랜지스터(TR)의 소스(SO)와 연결되는 콘택 플러그(CP), 콘택 플러그(CP) 상에 형성되는 랜딩 패드(LP) 및 랜딩 패드(LP) 상에 형성되는 커패시터 몰드(CM)를 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다. 콘택 플러그(CP)는 폴리실리콘 또는 폴리실리콘저마늄 등의 전도성 물질로 형성될 수 있으며, 랜딩 패드(LP)는 Ti, TiN, W, Mo, Ru, Ir 또는 그 조합 중 어느 하나로 형성될 수 있다. 랜딩 패드(LP)는 산화막, 질화막 또는 그 조합 등의 절연층(ILD)으로 둘러싸일 수 있으며, 커패시터 몰드(CM)는 랜딩 패드(LP)를 둘러싼 절연층(ILD)의 상부에 위치할 수 있다.
특히, 시스템은 커패시터 몰드(CM) 및 랜딩 패드(LP) 사이에 개재된 채, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP)의 표면 상 산소를 흡수하는 산소 흡수층(OA)을 더 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다. 산소 흡수층(OA)은 산소를 흡수 또는 산소와 반응하여 산화물이 형성되더라도 소자 성능에 영향을 미치기 시작하는 값 이하의 낮은 전기 저항을 유지하는 재료(예컨대, Ru 또는 Ir 등의 희귀 금속(RM))로 구성될 수 있다.
또한, 시스템은 도 9b에 도시된 바와 같이, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하기 위해 산소를 포집하는 산소 포집 물질로 형성된 커패시터 몰드(CM)를 포함하는 반도체 구조체(SEMI-STR)를 준비할 수도 있다. 산소 포집 물질로는 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)가 사용될 수 있다.
이후 단계들(S820 내지 S850)에서는 산소 흡수층(OA)을 포함하나 산소 포집 물질로 형성된 커패시터 몰드(CM)가 사용되지 않는 커패시터를 제조하는 경우가 설명된다.
단계(S820)에서 시스템은, 도 9c에 도시된 바와 같이 커패시터 몰드(CM)에서 랜딩 패드(LP)에 대응하는 영역에 형성된 커패시터 홀(CH)의 내부면에 하부 전극(BM)을 형성할 수 있다.
하부 전극(BM)을 형성하는 물질로는 일함수가 4.7eV 이상인 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(RM)이 사용될 수 있으며, 형성 방식으로는 원자층 증착법 또는 화학기상 증착법이 활용될 수 있다. 예컨대, 시스템은 고단차의 커패시터 두께 균일성을 유지하기 위해 카보닐기, 디케톤, 디아민류 등의 금속유기화합물을 사용하여 300℃ 이하의 온도 조건 아래 산소, 오존 또는 산소 라디컬 등의 산소계 반응 기체에 기반한 원자층 증착법을 통해 희귀 금속(RM)을 커패시터 홀(CH)의 내부면에 증착함으로써 하부 전극(BM)을 형성할 수 있다. 증착 두께는 1nm 내지 10nm일 수 있다.
이와 같은 하부 전극(BM)의 초기 증착 과정에서 산소계 반응 기체에 노출됨에 의한 랜딩 패드(LP)의 표면 상 산소는, 산소 흡수층(OA)에 의해 흡수되어 제거될 수 있으며, 하부 전극(BM)의 증착 과정 또는 증착 이후 하부 전극(BM)에 잔류하는 산소가 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로 확산됨에 의한 계면 상 산소는 후술되는 단계(S830)의 어닐링 공정에 의해 제거될 수 있다.
단계(S830)에서 시스템은, 도 9d에 도시된 바와 같이, 하부 전극(BM)이 형성되는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하고 유전막(DE)을 형성하는 과정에 의한 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면으로의 산소 유입을 차단하기 위해 산소를 포집하는 산소 포집막(OG)을 하부 전극(BM)의 내부에 형성할 수 있다. 산소 포집막(OG)은 하부 전극(BM)을 형성하는 희귀 금속(RM)보다 산소를 보다 많이 포집하거나 희귀 금속(RM)보다 산소와 더 쉽게 반응하는 재료(예컨대, 실리콘, 실리콘저마늄, 질화실리콘, 티타늄, 질화티타늄, 텅스텐, 몰리브데넘 또는 그 혼합물)로 형성될 수 있다.
단계(S840)에서 시스템은, 도 9e에 도시된 바와 같이 커패시터 몰드(CM)을 제거 후 하부 전극(BM)의 외부면을 감싸도록 유전막(DE)을 형성할 수 있다.
여기서, 유전막(DE)은 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 또는 그 혼합물로 형성될 수 있으며, 형성 방식으로는 원자층 증착법이 활용될 수 있다.
별도의 도면으로 도시되지는 않았으나, 단계(S850)에서 시스템은, 유전막(DE) 상에 상부 전극(TM)을 형성할 수 있다.
상부 전극(TM)을 형성하는 물질로는 Ru, Ir, Pt 또는 그 혼합물의 희귀 금속(RM)이 사용될 수 있으며, 형성 방식으로는 원자층 증착법 또는 화학기상 증착법이 활용될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상부 전극(TM)은 기존의 널리 사용되는 티타늄나이트라이드로 형성될 수도 있다.
이상 설명된 단계들(S810 내지 S850)를 통해 제조되는 커패시터는, 콘택 플러그(CP), 랜딩 패드(LP), 하부 전극(BM), 유전막(DE) 및 산소 포집막(OG)을 포함하는 구조를 갖게 될 수 있으며, 산소 흡수층(OA)을 더 포함할 수 있기 때문에, 산소 흡수층(OA), 산소 포집층(OG)을 통해 랜딩 패드(LP) 및 하부 전극(BM) 사이의 계면 상 산소를 제거하고 계면으로의 산소 유입을 차단하는 효과를 가질 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 기판 상에 구비되는 트랜지스터의 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드 및 상기 랜딩 패드 상에 형성되는 커패시터 몰드를 포함하는 반도체 구조체를 준비하는 단계;
    상기 커패시터 몰드에서 상기 랜딩 패드에 대응하는 영역에 형성된 커패시터 홀의 내부면에 하부 전극을 형성하는 단계;
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 하부 전극에 대해 어닐링 공정을 수행하는 단계; 및
    상기 커패시터 몰드를 제거 후 상기 하부 전극의 외부면을 감싸도록 유전막을 형성하는 단계
    를 포함하는 DRAM 소자의 커패시터 제조 방법.
  2. 제1항에 있어서,
    상기 어닐링 공정을 수행하는 단계는,
    상기 계면 상 산소를 상기 어닐링 공정을 통해 환원 반응을 발생시켜 제거하는 단계인 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  3. 제1항에 있어서,
    상기 어닐링 공정은,
    100torr 이하의 압력 및 600℃ 이하의 온도 조건 아래 수행되는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  4. 제1항에 있어서,
    상기 어닐링 공정은,
    아르곤, 질소 또는 헬륨을 포함하는 불활성 기체 또는 수소 또는 중수소를 포함하는 환원성 기체 중 적어도 하나의 기체 분위기 아래 수행되는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 커패시터 몰드 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층을 더 포함하는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  6. 제1항에 있어서,
    상기 어닐링 공정을 수행하는 단계는,
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막을 상기 하부 전극의 내부에 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  7. 제1항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 산소를 포집하는 산소 포집 물질로 상기 커패시터 몰드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  8. 제1항에 있어서,
    상기 어닐링 공정을 수행하는 단계는,
    상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 하부 전극이 상기 랜딩 패드와 직접적으로 연결되는 것을 방지하는 도전성 박막을 상기 하부 전극의 내부에 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  9. 기판 상에 구비되는 트랜지스터의 소스와 연결되는 콘택 플러그, 상기 콘택 플러그 상에 형성되는 랜딩 패드 및 상기 랜딩 패드 상에 형성되는 커패시터 몰드를 포함하는 반도체 구조체를 준비하는 단계;
    상기 커패시터 몰드에서 상기 랜딩 패드에 대응하는 영역에 형성된 커패시터 홀의 내부면에 하부 전극을 형성하는 단계;
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막을 상기 하부 전극의 내부에 형성하는 단계; 및
    상기 커패시터 몰드를 제거 후 상기 하부 전극의 외부면을 감싸도록 상기 유전막을 형성하는 단계
    를 포함하는 DRAM 소자의 커패시터 제조 방법.
  10. 제9항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 커패시터 몰드 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층을 더 포함하는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  11. 상기 반도체 구조체를 준비하는 단계는,
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 산소를 포집하는 산소 포집 물질로 상기 커패시터 몰드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 DRAM 소자의 커패시터 제조 방법.
  12. DRAM에 포함되는 커패시터에 있어서,
    상기 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그;
    상기 콘택 플러그 상에 형성되는 랜딩 패드;
    상기 랜딩 패드 상에 형성되는 하부 전극;
    상기 하부 전극의 외부면을 감싸도록 형성되는 유전막; 및
    상기 하부 전극의 내부에 형성된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하고 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 산소를 포집하는 산소 포집막
    을 포함하는 커패시터.
  13. DRAM에 포함되는 커패시터에 있어서,
    상기 DRAM의 트랜지스터에 포함되는 소스와 연결되는 콘택 플러그;
    상기 콘택 플러그 상에 형성되는 랜딩 패드;
    상기 랜딩 패드 상에 형성되는 하부 전극;
    상기 하부 전극의 외부면을 감싸도록 형성되는 유전막; 및
    상기 하부 전극의 내부에 형성된 채, 상기 유전막을 형성하는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면으로의 산소 유입을 차단하기 위해 상기 하부 전극이 상기 랜딩 패드와 직접적으로 연결되는 것을 방지하는 도전성 박막
    을 포함하는 커패시터.
  14. 제12항 또는 제13항 중 어느 한 항에 있어서,
    상기 커패시터는,
    상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드 및 상기 하부 전극 사이의 계면 상 산소를 제거하기 위해 상기 하부 전극에 대해 어닐링 공정이 수행되어 제조되는 것을 특징으로 하는 커패시터.
  15. 제12항 또는 제13항 중 어느 한 항에 있어서,
    상기 하부 전극 및 상기 랜딩 패드 사이에 개재된 채, 상기 하부 전극이 형성되는 과정에 의한 상기 랜딩 패드의 표면 상 산소를 흡수하는 산소 흡수층
    을 더 포함하는 커패시터.
  16. 원자층 증착법 또는 화학기상 증착법을 통해 4.7eV 이상의 일함수를 갖는 희귀 금속을 증착하는 과정에서 사용되는 산소 제거 방법에 있어서,
    상기 희귀 금속의 표면이 산화됨에 의한 산소를 제거하기 위해, 100torr 이하의 압력 및 600℃ 이하의 온도 조건을 갖는 저압 어닐링 공정을 수행하는 단계
    를 포함하는 산소 제거 방법.
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