KR20050060657A - 반도체소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 플러그 아이솔레이션시 하지층의 어택을 방지하고 플러그 간의 아이솔레이션을 이룰 수 있는 반도체소자의 콘택 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 다수의 전도막패턴을 형성하는 단계; 상기 전도막패턴이 형성된 전체 구조 상부에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 상기 플러그의 수직 높이가 상기 절연막의 수직 높이 보다는 낮고, 상기 전도막패턴 상부의 수직 높이 보다는 높을 때까지 플라즈마를 이용한 전면식각을 실시하는 단계; 및 상기 전도막패턴 상부를 연마 타겟으로 화학적기계적연마 공정을 실시하여 이이솔레이션된 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 플러그 형성방법을 제공한다.

Description

반도체소자의 콘택 플러그 형성방법{METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 반도체소자의 콘택 패드(Contact pad) 형성 방법에 관한 것으로, 더욱 상세하게는 반도체소자의 콘택 패드 아이솔레이션 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자간의 전기적 연결을 위해 패드(또는 플러그) 형성기술이 채용되었는 바, 현재는 이러한 콘택 패드 형성 기술이 반도체소자 공정 기술에 있어서 일반화되었다.
이러한 콘택 패드 형성시 패드 간의 아이솔레이션(Isolation)을 위한 방법으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 플라즈마를 이용한 전면식각 등이 사용되었다.
이하에서는 콘택 패드 아이솔레이션에 대한 종래기술에 대해 살펴 본다.
<제1 종래기술>
도 1a 내지 도 1c는 콘택 패드 아이솔레이션시 CMP 공정을 적용하는 제1 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도이다.
도 1a는 셀영역 및 주변회로영역에 다수의 게이트전극 패턴이 형성된 상태를 나타내는 바, 도 1a의 제조 공정을 간략히 살펴 본다.
셀영역과 주변회로영역을 내포하며 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 LOCOS(LOCal Oxidation Of Silicon) 또는 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(도시하지 않음)을 형성하여 필드영역과 액티브영역을 구분한다.
액티브영역에는 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 계열의 게이트절연막(11)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드, 폴리실리콘 등을 단독 또는 조합하여 게이트전도막을 증착한 다음, 질화막 계열의 하드마스크용 절연막을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막과 게이트전극 물질 및 게이트산화막을 선택적으로 식각함으로써, 게이트절연막(11)/게이트전도막(12)/하드마스크(13)의 스택(Stack) 구조를 이루는 게이트전극 패턴을 형성한다.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 또는 산화막 계열의 절연성 물질막을 단독 또는 조합하여 식각정지막(14)을 얇게 증착한다. 여기서, 식각정지막(14)으로 질화막 계열의 물질을 주로 사용하고 있으며, 그 이유는 후속 플러그 형성을 위한 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 식각 공정시 층간절연막으로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
계속해서, 게이트전극 패턴 및 기판 상부를 충분히 덮으며 층간절연을 위한 절연막(15)을 형성한다. 절연막(15)으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma)산화막 등을 단독 또는 조합하여 사용할 수 있다.
한편, 전술한 바와 같이 셀영역과 주변회로영역간의 패턴 밀도 차에 의해 주변회로영역이 셀영역에 비해 그 수직 높이가 낮아 두 영역 간의 도시된 'X'와 같은 단차가 발생한다.
다음으로, 게이트전극 패턴 사이의 기판(10) 구체적으로, 기판(10) 내의 소스/드레인 접합과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 또는 콘택 패드 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 절연막을 선택적으로 식각하여 게이트전극 패턴 사이의 기판(10) 표면을 오픈시키는 콘택홀(도시하지 않음)을 형성한 다음, 오픈된 기판(10) 표면에 콘택되며 콘택홀을 충분히 매립하도록 불순물이 도핑된 폴리실리콘 등의 전도성 물질을 증착하여 플러그(16)를 형성하는 바, 도 1b는 이러한 공정이 완료된 단면을 나타낸다.
다음으로, 플러그(16)간의 아이솔레이션를 위해 전면식각 또는 CMP 공정을 실시하여 플러그(16)와 절연막(15)을 평탄화시킨다.
이 때, 하드마스크(13)와 평탄화시키거나 그 보다 높은 절연막(15)의 일부와 평탄화시킬 수 있다.
한편, 전술한 절연막(15)으로는 BPSG막을 주로 이용하는 바, BPSG막은 플러그 물질인 폴리실리콘에 비해 CMP 공정 단계에서 그 제거되는 속도(Removal rate)가 빨라 이를 제어하는 것이 힘들며, 주변회로영역과 셀영역의 단차(X)에 의해 셀영역에 맞추어 플러그(16)간의 격리를 위해 하드마스크(13) 표면이 노출될 때까지 CMP 등의 평탄화 공정을 실시할 경우 도시된 'A'와 같이 주변영역의 게이트전극 패턴에 어택이 발생하는 바, 도 1c에서는 하드마스크(13)가 손실된 단면이 도시되어 있다.
도 2는 전술한 제1 종래기술에 따라 형성된 반도체소자의 콘택 플러그를 도시한 SEM(Scanning Electron Microscopy) 사진이다.
도 2의 (a)는 셀영역에서의 단면을 나타내며, 도 2의 (b)는 주변영역에서의 플러그 평탄화에 따른 게이트전극 패턴의 어택'B'을 나타낸다.
여기서 도시된 'B'는 전술한 도 1c의 'A' 보다 더욱 심한 어택이 발생하여 게이트전극(12)이 손실된 상태를 나타낸다.
한편, 주변영역에서의 어택을 방지하기 위해 식각 타겟을 주변영역에 맞추에 평탄화 공정을 진행하는 경우에는 플러그간의 격리 자체가 이루어지지 않는다.
이렇듯 콘택 플러그(패드) 아이솔레시션시 제1 종래기술의 경우 절연막(15)의 폴리실리콘보다 빠른 제거되는 속도와 셀영역과 주변영역의 단차에 의해 게이트전극 패턴 등의 어택이 발생함을 알 수 있다.
<제2 종래기술>
도 3은 콘택 패드 아이솔레이션시 플라즈마를 이용한 전면식각 공정을 적용하는 제2 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정이 완료된 공정 단면을 도시한 도면이다.
도 3을 참조하면, 기판(30) 상에 복수의 게이트전극 패턴(G31, G32, G33)이 형성되어 있으며, 게이트전극 패턴(G31, G32, G33) 측벽에는 식각정지막(34) SAC 식각 공정에 의해 식각되어 스페이서 형태로 남아 있으며, 층간절연막(35)이 식각되어 노출된 기판(30, 구체적으로는 소스/드레인 접합 등의 불순물접합층)에 콘택된 플러그(36)가 형성되어 있다.
한편, 반도체소자의 집적도가 증가함에 따라 게이트전극 패턴(G31, G32, G33) 간의 스페이싱이 좁아 층간절연막(35)의 갭-필(Gap-fill) 문제와, 이를 극복하기 위한 과정에서 발생하는 SAC 식각 공정에서의 층간절연막(35)의 네가티브(Negative) 기울기 등에 의해 플러그(36) 물질의 증착시 플러그 심(Seam) 등이 발생하게 된다.
이러한 플러그 심은, 아이솔레이션 공정시 플라즈마를 이용한 전면식각 공정을 적용할 경우 플라즈마의 특성상 심 발생 부위를 따라 도면부호 '37'과 같이 기판(30) 부근까지 어택이 발생하게 된다. 이는 반도체소자의 전기적 특성을 악화시키는 요인이 된다.
한편, 제2 종래기술에서 발생하는 어택을 방지하기 위해 콘택 패드 아이솔레이션시 레시피가 조절된 플라즈마를 이용한 공정 방식이 제안되었는 바, 미국특허공보 6,465,310호에서는 플라즈마 식각 가스의 조합을 통해 이러한 플러그의 어택을 개선하고자 하였다.
하지만, 미국특허공보 6,465,310호를 실제 공정에 적용하기에는 다음과 같은 문제점이 발생하게 된다.
즉, 미국특허공보 6,465,310호에서는 플라즈마를 이용한 폴리실리콘 플러그의 전면식각시 일정 두께의 플러그 도전층은 종말점(End Of Point; 이하 EOP라 함)를 사용하여 플러그 도전층과 층간절연막의 식각선택비가 높은 공정 조건으로하여 플러그 도전층을 CF4를 주 식각가스로 하여 식각하고, 이후 식각은 플러그 도전층과 층간절연막 게이트 하드마스크로 주로 사용되는 질화막 간의 식각 선택비가 높은 CHF3를 사용하여 SAC 플러그를 형성하였다.
그러나, CHF3 가스를 사용할 경우에는 실제로 폴리실리콘과 질화막 사이의 식각선택비가 5/1 미만이기 때문에 식각 공정 만을 통하여 게이트 하드마스크 및 하부 기판층의 손실을 심하게 발생하게 하므로, 이 방법은 SAC 플러그 아이솔레이션이 가능한 식각 공정으로는 부적합하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플러그 아이솔레이션시 하지층의 어택을 방지하고 플러그 간의 아이솔레이션을 이룰 수 있는 반도체소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 다수의 전도막패턴을 형성하는 단계; 상기 전도막패턴이 형성된 전체 구조 상부에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 상기 플러그의 수직 높이가 상기 절연막의 수직 높이 보다는 낮고, 상기 전도막패턴 상부의 수직 높이 보다는 높을 때까지 플라즈마를 이용한 전면식각을 실시하는 단계; 및 상기 전도막패턴 상부를 연마 타겟으로 화학적기계적연마 공정을 실시하여 이이솔레이션된 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 플러그 형성방법을 제공한다.
본 발명은 셀콘택 플러그(패드) 형성을 위한 콘택 식각 공정을 진행한 다음에 통상적으로 플러그 전도층으로서 사용되는 폴리실리콘막 등을 증착한 다음에 플러그 도전층과 층간절연막 사이의 식각선택비를 최대한으로 높일 수 있는 가스 조합(예컨대, HBr과 Cl2의 조합)으로 플러그 도전층을 식각한 다음, 게이트 하드마스와 플러그 도전층 사이의 연마선택비를 최대한으로 높일 수 있는 슬러리 및 연마제의 조합으로 CMP 공정을 실시한다.
따라서, CMP 공정만으로 인한 심 부위를 따라 발생하는 어택을 방지함과 아울러, 전면식각 만을 적용할 경우의 낮은 식각선택비 문제를 극복할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 3d를 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도이다.
후술하는 본 발명의 실시예에서는 반도체소자의 콘택홀 패턴 형성 및 플러그 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저 도 4a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(40) 상에 게이트 하드마스크(43)/게이트 전도막(42)/게이트 절연막(41)이 적층된 게이트전극 패턴(G41 ∼ G44)을 형성한다.
게이트 절연막(41)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(42)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WNx), 텅스텐 실리사이드(WSix) 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(43)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(42)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G41 ∼ G44) 사이의 기판(40)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이온주입을 통해 게이트전극 패턴(G41 ∼ G44) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G41 ∼ G44)에 얼라인되도록 이온주입을 통해 기판(40)에 불순물을 주입시킨 다음, 게이트전극 패턴(G41 ∼ G44) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조와 불순물 확산영역 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G41 ∼ G44)이 형성된 전면에 후속 SAC 식각 공정에서 기판(40)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(44)을 형성한다. 이 때, 게이트전극 패턴(G41 ∼ G44)의 프로파일을 따라 식각정지막(44)이 형성되도록 하는 것이 바람직하며, 식각정지막(44)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
식각정지막(44)으로 질화막 계열의 물질을 주로 사용하고 있으며, 그 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막으로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
계속해서, 게이트전극 패턴(G41 ∼ G44) 및 기판 상부를 충분히 덮도록 층간절연막(15)을 형성한다. 층간절연막(15)으로는 BPSG막, BSG막, PSG막, TEOS막, HDP 산화막, 저유전율막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등을 단독 또는 조합하여 사용할 수 있다.
이어서, 층간절연막(45) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 셀콘택 오픈마스크인 포토레지스트 패턴(46)을 형성한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 층간절연막(45)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 층간절연막(45)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(46)과 층간절연막(45) 사이에 반사방지막(도시하지 않음)을 형성하는 바, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 층간절연막(45)과 포토레지스트 사이 또는 층간절연막(45)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 도 4b에 도시된 바와 같이, 포토레지스트 패턴(46)을 식각마스크로 피식각층인 층간절연막(45)을 식각하여 이웃하는 게이트전극 패턴(G41 ∼ G44) 사이의 식각정지막(44)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(47)을 형성한다.
이 때, 층간절연막(45)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 식각정지막(44)을 제거하여 기판(40, 구체적으로는 불순물 확산영역)을 노출시킨다. 식각정지막(44)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(47)이 형성된 게이트전극 패턴(G41 ∼ G44) 측면에서는 식각정지막(44)이 제거되어 스페이서(44a) 형상으로 남는다.
이어서, 포토레지스트 패턴(46)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
계속해서, 콘택홀(47) 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다.
세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
계속해서, 도 4c에 도시된 바와 같이, 콘택홀(47)이 형성된 기판(40) 전면에 플러그 형성용 전도막(48a)을 증착하여 콘택홀(47)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, 도 4d에 도시된 바와 같이, 플라즈마를 이용하여 전도막(48a)을 전면식각하여 그 일부를 제거하여 도면부호 '48b'와 같이 되도록 한다.
이 때, 층간절연막(45)의 수직 높이보다 낮으면서도 게이트전극 패턴(G41 ∼ G44) 구체적으로, 게이트 하드마스크(43)의 상부보다는 높게 남도록 하는 것이 바람직하다. 식각 가스로는 전도막(48a)과 층간절연막(45) 사이에서 식각선택비를 최대로 할 수 있도록 HBr/Cl2 혼합 가스를 사용한다.
그 구체적인 공정 레시피를 살펴보면, AMAT사의 TCP9408 장비를 이용하였을 경우, 20℃ ∼ 60℃의 챔버 벽 및 전극 온도, 200W ∼ 500W의 소스 파워, 20W ∼ 150W의 바텀 파워, 1mTorr ∼ 100mTorr의 압력 하에서, 80SCCM의 C2F6 가스를 이용하여 1단계로 자연 산화막을 제거한 다음, HBr/Cl2 가스를 이용하여 2단계로 전도막(48a)을 제거한다. 이 때, C2F6는 50SCCM ∼ 150SCCM, HBr은 50SCCM ∼ 200SCCM, Cl2는 10SCCM ∼ 50SCCM을 사용한다.
이어서, 도 4e에 도시된 바와 같이, 게이트 하드마스크(53)가 노출되는 타겟으로 CMP 공정을 실시하여 콘택홀(47)을 통해 기판(40) 예컨대, 기판(40)의 불순물 확산영역과 전기적으로 도통되고 게이트 하드마스크(43)와 상부가 평탄화되며 아이솔레이션이 이루어진 플러그(48c)를 형성한다.
이 때, 게이트 하드마스크와 플러그 도전층 사이의 연마선택비를 최대한으로 높일 수 있는 슬러리 및 연마제의 조합으로 CMP 공정을 실시한다. 연마제로는 염기성의 실리카 계열의 슬러리를 사용하는 것이 바람직하다.
전술한 바와 같이 이루어지는 본 발명은, 플라즈마를 이용한 전면식각시 평탄화가 완료될 때까지 진행하지 않고 층간절연막과 게이트 하드마스크의 수직 높이 사이가 될 때까지만 전면식각 공정을 진행한 후, CMP 공정을 진행함으로써 플러그용 전도막과 층간절연막 사이의 식각선택비의 한계를 극복하고, 플러그 및 하지의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 T 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 라인(Line) 타입이나, 홀(Hole) 타입의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 콘택 플러그 형성시 식각선택비의 한계를 극복하여 플러그 및 그 하부의 어택을 방지할 수 있어, 궁극적으로 반도체소자의 공정마진 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1a 내지 도 1c는 콘택 패드 아이솔레이션시 CMP 공정을 적용하는 제1 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도.
도 2는 제1 종래기술에 따라 형성된 반도체소자의 콘택 플러그를 도시한 SEM 사진.
도 3은 콘택 패드 아이솔레이션시 플라즈마를 이용한 전면식각 공정을 적용하는 제2 종래기술에 따른 반도체소자의 콘택 플러그 형성 공정이 완료된 공정 단면을 도시한 도면.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41 : 게이트 절연막
42 : 게이트 전도막 43 : 게이트 하드마스크
44, 44a : 식각정지막 45 : 층간절연막
48b : 전면식각으로 그 일부를 제거된 플러그용 전도막

Claims (9)

  1. 기판 상에 다수의 전도막패턴을 형성하는 단계;
    상기 전도막패턴이 형성된 전체 구조 상부에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계;
    상기 플러그의 수직 높이가 상기 절연막의 수직 높이 보다는 낮고, 상기 전도막패턴 상부의 수직 높이 보다는 높을 때까지 플라즈마를 이용한 전면식각을 실시하는 단계; 및
    상기 전도막패턴 상부를 연마 타겟으로 화학적기계적연마 공정을 실시하여 이이솔레이션된 플러그를 형성하는 단계
    를 포함하는 반도체소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 전면식각을 실시하는 단계에서, HBr/Cl2 가스를 이용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 전면식각을 실시하는 단계는,
    20℃ 내지 60℃의 챔버 벽 온도, 200W 내지 500W의 소스 파워, 20W 내지 150W의 바텀 파워, 1mTorr 내지 100mTorr의 압력 하에서 C2F6 가스를 이용하여 자연 산화막을 제거한 다음, HBr/Cl2 가스를 이용하여 상기 플러그용 전도막을 식각하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  4. 제 2 항에 있어서,
    상기 전면식각을 실시하는 단계에서,
    HBr은 50SCCM 내지 200SCCM, Cl2는 10SCCM 내지 50SCCM 사용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 화학적기계적연마 공정을 실시하는 단계에서,
    연마제로는 염기성의 실리카 계열의 슬러리를 사용하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  6. 제 1 항에 있어서,
    상기 콘택플러그용 전도막은 폴리실리콘 또는 텅스텐을 포함하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  7. 제 1 항에 있어서,
    상기 절연막은, BPSG막, BSG막, PSG막, HDP산화막, TEOS막 및 APL막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  8. 제 1 항에 있어서,
    상기 전도막패턴은 게이트전극 또는 비트라인을 포함하는 전도라인인 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
  9. 제 1 항에 있어서,
    상기 콘택홀은 바형, T형 또는 홀형 중 어느 하나의 패턴 형태인 것을 특징으로 하는 반도체소자의 콘택 플러그 형성방법.
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