KR100632116B1 - 이중 다마신 패턴 형성방법 - Google Patents
이중 다마신 패턴 형성방법 Download PDFInfo
- Publication number
- KR100632116B1 KR100632116B1 KR1020040115537A KR20040115537A KR100632116B1 KR 100632116 B1 KR100632116 B1 KR 100632116B1 KR 1020040115537 A KR1020040115537 A KR 1020040115537A KR 20040115537 A KR20040115537 A KR 20040115537A KR 100632116 B1 KR100632116 B1 KR 100632116B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- pattern
- substrate
- etching process
- photoresist pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 230000009977 dual effect Effects 0.000 title claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 238000001312 dry etching Methods 0.000 claims abstract description 8
- 238000004140 cleaning Methods 0.000 claims abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 230000003667 anti-reflective effect Effects 0.000 claims 1
- 230000007261 regionalization Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 239000011810 insulating material Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 24
- 239000006117 anti-reflective coating Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 이중 다마신 패턴을 형성함에 있어 공정을 단순화하는 방법에 관한 것이다.
본 발명의 이중 다마신 패턴 형성방법은 금속층이 형성된 기판을 준비하는 단계; 상기 금속층 상부에 식각 저지층, 절연막 및 제1패턴을 형성하는 단계; 상기 제1패턴 상부에 반사 방지막을 형성하는 단계; 상기 반사 방지막 상부에 제2패턴을 형성하는 단계; 상기 기판에 제1식각 공정을 진행하여 콘택홀을 형성하는 단계; 상기 기판에 제2식각 공정을 진행하여 상기 제1패턴의 소정의 부분을 제거하는 단계; 상기 기판에 제3식각 공정을 진행하여 패턴을 형성하는 단계 및 상기 기판을 세정 공정하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 이중 다마신 패턴 형성방법은 컨택의 형성시 높은 균일도와 안정성을 향상시켜 수율을 향상시키고 공정을 단순화할 수 있으며, 절연물질의 단일화를 통하여 전기적 특성을 향상시키는 효과가 있다.
이중 다마신 패턴, 고선택비 건식식각
Description
도 1a 내지 도 1d는 종래기술에 의한 이중 다마신 패턴 형성 방법.
도 2a 내지 도 2d는 본 발명에 의한 이중 다마신 패턴 형성 방법.
본 발명은 이중 다마신 패턴 형성방법에 관한 것으로, 보다 자세하게는 이중 다마신 패턴을 형성함에 있어 공정을 단순화하는 방법에 관한 것이다.
반도체가 고집적화되어 구리와 같은 새로운 메탈을 이용한 배선형성방법이 등장함에 따라 새로운 배선기술로서 하부 배선과 상부 배선을 전기적으로 연결하는 비아컨택(Via Contact)과 상부 배선을 동시에 형성하는 이중 다마신(Dual Damascene) 기술이 대두되었다.
도 1a 내지 도 1d는 종래기술에 의한 이중 다마신 패턴 형성 방법에 관한 것이다.
먼저 도 1a와 같이 금속층(150)이 형성된 기판에 비아컨택 식각을 위한 제1식각 저지층(100)과 제1절연막(120)을 차례로 형성한다. 그 다음 트렌치 식각을 위한 제2식각 저지층(110)과 제2절연막(130)을 형성하여 이중 다마신 패턴 형성에 필요한 레이어를 완성한다. 상기 레이어 상부에 포토레지스트(PR : Photo Resist) 막을 형성한 후 노광 및 현상공정을 통하여 패턴(140)을 형성한다.
다음 도 1b와 같이 상기 포토레지스트막을 에치 마스크(Etch Mask)로 비아컨택(160)을 형성하고 도 1c와 같이 포토레지스트나 ARC(Anti-Reflective Coating, 반사 방지 코팅)로 형성된 상기 비아컨택(160)을 소정의 높이로 채운다. 상기와 같이 소정의 높이로 상기 비아컨택(160)을 채우는 과정은 트렌치 형성을 위한 식각시 형성된 상기 비아컨택(160)의 프로파일을 유지하는데 이용된다.
만약 포토레지스트로 비아컨택을 채울경우 이후 트렌치 식각용 포토레지스트 패턴의 형성을 위하여 에치백(Etch Back)으로 소정의 두께의 포토레지스트 막을 제거하는 공정이 요구된다. 그러나 ARC를 이용하여 비아컨택을 채울 경우 상기 ARC 상부에 바로 포토레지스트 막을 코팅하여 트랜치 식각용 마스크 포토레지스트 패턴을 형성할 수 있다.
다음 도 1d와 같이 트랜치 식각용 포토레지스트 패턴을 완성한 후 트랜치를 형성을 위하여 식각을 실시한다. 이 과정에서 비아컨택 상부의 프로파일을 유지하는 것이 중요하다. 또한 트랜치의 코너 부분의 프로파일을 유지하는 것 또한 중요하다. 상기 트랜치(170)를 형성한 후 상기 비아컨택(160)에 매립된 포토레지스트나 ARC를 제거하고 이때 상기 비아컨택(160) 형성 시 제1식각저지층(100)으로 이용된 층을 제거한다.
그러나 상기의 공정을 수행함에 있어 비아컨택을 채우고 있는 물질이 비아컨택의 바닥 부분의 모서리 부분에서 완전히 제거되지 않아 비아(via) 저항을 상승시키는 문제점을 야기시킨다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 이중 다마신 패턴을 한번에 형성하여 공정을 단순화 하고, 절연물질을 단일화하여 전기적 특성을 향상시키는 효과를 가져오는 이중 다마신 패턴 형성방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 금속층이 형성된 기판을 준비하는 단계; 상기 금속층 상부에 식각 저지층, 절연막 및 제1패턴을 형성하는 단계; 상기 제1패턴 상부에 반사 방지막을 형성하는 단계; 상기 반사 방지막 상부에 제2패턴을 형성하는 단계; 상기 기판에 제1식각 공정을 진행하여 콘택홀을 형성하는 단계; 상기 기판에 제2식각 공정을 진행하여 상기 제1패턴의 소정의 부분을 제거하는 단계; 상기 기판에 제3식각 공정을 진행하여 패턴을 형성하는 단계 및 상기 기판을 세정 공정하는 단계으로 이루어진 이중 다마신 패턴 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 이중 다마신 패턴 형성 방법이다.
먼저 도 2a와 같이 금속층(200)이 형성된 기판 상부에 식각 저지층(210)을 형성하고 절연막(220)을 형성한다. 상기 절연막 상부에 사진 공정으로 제1패턴(230)을 형성한다. 상기 제1패턴(230)은 콘택 형성을 위한 포토레지스트 패턴이다. 상기 제1패턴(230)은 금속배선층 사이의 층간절연막에서 발생되는 기생 커패시턴스를 낮추어 반도체 장치의 속도 향상을 위하여 층간절연막을 형성하는 물질로 저유전상수(Low K) 지니는 절연물질을 이용한다.
다음 도 2b와 같이 상기 제1패턴(230) 상부에 반사 방지막(Barc Layer)(240)을 도포하고 제2패턴(250)을 형성한다. 상기 제2패턴(250)은 트랜치를 형성하기 위한 패턴이다. 상기 반사 방지막(240)은 상기 제2패턴(250)을 형성할 때 상기 제1패턴에 영향을 받지 않게 하기 위하여 형성한다.
다음 도 2c와 같이 포토레지스트의 선택비가 높은 고선택비 건식식각 공정을 통하여 상기 절연막(220)을 식각하여 콘택홀(260)을 형성한다. 고선택비 건식식각을 통해 상기 제1패턴(230)과 상기 제2패턴(250)에 손상 없이 상기 절연막(220) 만을 식각하여 콘택홀을 형성할 수 있다.
다음 도 2d와 같이 우선 선택비가 낮은 건식식각 공정을 통하여 상기 제1패턴(230)의 소정의 부분을 제거하고, 바로 선택비가 높은 건식식각 공정을 통하여 상기 절연막(220)을 소정의 넓이로 식각하여 트랜치(270)를 형성한다. 상기 트랜치 (270)를 형성한 이후 세정공정을 통하여 패턴을 형성하게 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 이중 다마신 패턴 형성방법은 듀얼 다마신 패턴을 단순화된 공정을 통해 형성하여 컨택의 형성시 높은 균일도와 안정성을 향상시켜 수율을 향상시키고 공정을 단순화할 수 있는 효과가 있다. 또한 절연물질의 단일화를 통하여 전기적 특성을 향상시키는 효과가 있다.
Claims (6)
- 이중 다마신 패턴 형성방법에 있어서,금속층이 형성된 기판을 준비하는 단계;상기 금속층 상부에 식각 저지층, 절연막을 순차적으로 형성하는 단계;상기 절연막 상에 콘택 형성용 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴 상부에 반사 방지막을 형성하는 단계;상기 반사 방지막 상부에 트렌치용 제2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 패턴을 마스크로 하여 상기 반사 방지막을 식각하는 단계;상기 기판에 상기 제1 포토레지스트 패턴을 마스크로 하여 제1식각 공정을 진행하여 콘택홀을 형성하는 단계;상기 기판에 상기 제2 포토레지스트 패턴을 마스크로 하여 제2식각 공정을 진행하여 상기 제1 포토레지스트 패턴의 소정의 부분을 제거하는 단계;상기 기판에 상기 제2 포토레지스트 패턴을 마스크로 하여 제3식각 공정을 진행하여 트렌치를 형성하는 단계; 및상기 기판을 세정 공정하는 단계;를 포함하는 것을 특징으로 하는 이중 다마신 패턴 형성방법.
- 삭제
- 제 1항에 있어서,상기 반사 방지막을 형성하는 단계는 상기 제2 포토레지스트 패턴을 형성할 때 상기 제1 포토레지스트 패턴을 보호하기 위해 수행되는 것을 특징으로 하는 이중 다마신 패턴 형성방법.
- 제 1항에 있어서,상기 제1식각 공정단계는 포토레지스트 선택비가 높은 고선택비 건식 식각을 통하여 이루어짐을 특징으로 하는 이중 다마신 패턴 형성방법.
- 제 1항에 있어서,상기 제2식각 공정단계는 포토레지스트 선택비가 낮은 건식 식각 공정을 통하여 상기 제1 포토레지스트 패턴의 소정 부분을 제거하는 것을 특징으로 하는 이중 다마신 패턴 형성방법.
- 제1항에 있어서,상기 제3식각 공정단계는 선택비가 높은 건식 식각 공정을 통하여 절연막을 소정의 넓이로 식각하여 트랜치를 형성하는 것을 특징으로 하는 이중 다마신 패턴 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115537A KR100632116B1 (ko) | 2004-12-29 | 2004-12-29 | 이중 다마신 패턴 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040115537A KR100632116B1 (ko) | 2004-12-29 | 2004-12-29 | 이중 다마신 패턴 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060076912A KR20060076912A (ko) | 2006-07-05 |
KR100632116B1 true KR100632116B1 (ko) | 2006-10-04 |
Family
ID=37169052
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040115537A KR100632116B1 (ko) | 2004-12-29 | 2004-12-29 | 이중 다마신 패턴 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100632116B1 (ko) |
-
2004
- 2004-12-29 KR KR1020040115537A patent/KR100632116B1/ko not_active IP Right Cessation
Non-Patent Citations (2)
Title |
---|
1020010004275 * |
1020020010832 * |
Also Published As
Publication number | Publication date |
---|---|
KR20060076912A (ko) | 2006-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100632116B1 (ko) | 이중 다마신 패턴 형성방법 | |
KR100909174B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
KR100640430B1 (ko) | 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법 | |
KR20080001714A (ko) | 반도체 소자의 제조방법 | |
KR101016855B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR100443351B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100591155B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100917099B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
KR100523656B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR20070071483A (ko) | 반도체 소자의 mim 캐패시터 제조방법 | |
KR100511128B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR100529379B1 (ko) | 반도체 캐패시터의 제조 방법 | |
CN107403726B (zh) | 半导体器件的制备方法 | |
KR20000043099A (ko) | 반도체 소자의 도전층 배선 형성 방법 | |
KR101127034B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR100250741B1 (ko) | 반도체 소자의 제조 방법 | |
KR20050024853A (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 | |
KR100523655B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
KR20070064965A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
KR100702801B1 (ko) | 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 | |
KR20070064093A (ko) | 반도체소자의 구리배선 형성 방법 | |
KR20010063661A (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
KR20050001536A (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 | |
KR20080029317A (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
KR20050079806A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110809 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20120827 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |