KR101908414B1 - 게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치 - Google Patents

게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에, 절연막과 인접하여 형성된 트랜지스터의 메탈 게이트를 메탈 게이트 교환(replacement metal gate)을 통해 형성하고, 절연막과 메탈 게이트가 형성된 기판 상에, 메탈 게이트를 노출시키는 개구부(opening)를 포함하는 하드 마스크를 형성하고, 메탈 게이트의 상부 일부를 일정 깊이만큼 식각하는 메탈 풀백 공정(metal pull back process)을 수행하고, 하드 마스크 및 상부 일부가 식각된 메탈 게이트 상에 보호막을 증착하고, 하드 마스크 및 보호막을 제거하는 CMP 공정을 수행하는 것을 포함하되, CMP 공정에서, 상부 일부가 식각된 메탈 게이트 상에 증착된 보호막은 제거되지 않는다.

Description

게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치{Method of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semicondcutor devices having the same}
본 발명은 게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법 및 상기 게이트를 포함하는 반도체 장치에 관한 것이다.
예를 들어, 트랜지스터, 저항, 캐패시터 등과 같은 반도체 장치들은, 장치에 접속할 수 있는 하나 이상의 컨택을 포함하게 된다. 그러나, 회로 집적도가 증가하면서, 게이트와 컨택간의 숏트 위험(예를 들어, 소오스와 드레인이 연결되는 현상)이 날로 증가하게 된다. 게다가 게이트 상에 형성되는 보호막(예를 들어, 질화막)은 제조 공정 상에서 제거되고, 자기-정렬 컨택(SAC; Self-Aligned Contact)과 같이 메탈이 컨택을 형성하게 된다. 그 결과, 메탈 게이트와 자기-정렬 컨택 간에 숏트가 발생할 수 있다.
이러한 컨택과 게이트간 숏트 현상은 반도체 장치에 숏트 회로를 형성하여, 반도체 장치의 성능을 저하(예를 들어, 수율 저하)시킬 수 있다. 메탈 물질로 채워진 개구부로 이루어진 컨택과 게이트 간의 숏트는 전체 칩에 성능 로스를 초래할 수 있다.
경우에 따라, 메탈 게이트의 일부막은 차단막 용도로 형성될 수 있으나, 이 경우에도 도전막으로 사용되는 부분은 숏트 위험에 노출되어 있다. 예를 들어, 메탈 게이트의 중심부는 산화막과 같은 차단막을 포함할 수 있으나, 이 경우 메탈 게이트의 단부는 차단막 아래에 배치될 수 없는 경우가 있으며 이에 따라 숏트 위험이 존재하게 된다.
따라서, SAC와 같은 배선과 메탈 게이트 사이에 숏트를 효과적으로 방지하기 위한 반도체 장치의 구조 및 그 제조 방법이 필요하다. 또한, 이러한 숏트를 효과적으로 방지하면서, 게이트 저항을 낮출 수 있는 메탈 게이트 교환(RMG; Replacement Metal Gate) 공정과 양립할 수 있는 반도체 장치의구조 및 그 제조 방법에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 게이트와 자기-정렬 컨택간 숏트를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 게이트와 자기-정렬 컨택간 숏트를 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 장치를 포함하는 컴퓨터 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 장치를 포함하는 데이터 통신 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 장치를 포함하는 메모리 카드를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 절연막과 인접하여 형성된 트랜지스터의 메탈 게이트를 메탈 게이트 교환(replacement metal gate)을 통해 형성하고, 절연막과 메탈 게이트가 형성된 기판 상에, 메탈 게이트를 노출시키는 개구부(opening)를 포함하는 하드 마스크를 형성하고, 메탈 게이트의 상부 일부를 일정 깊이만큼 식각하는 메탈 풀백 공정(metal pull back process)을 수행하고, 하드 마스크 및 상부 일부가 식각된 메탈 게이트 상에 보호막을 증착하고, 하드 마스크 및 보호막을 제거하는 CMP 공정을 수행하는 것을 포함하되, CMP 공정에서, 상부 일부가 식각된 메탈 게이트 상에 증착된 보호막은 제거되지 않는다.
상기 일정 깊이는 100Å이고, 상기 보호막은 실리콘 질화막(SiN)을 포함할 수 있다.
상기 제조 방법은, 상기 절연막을 제거하여 상기 기판의 일부를 노출시키고, 상기 기판의 상기 노출된 영역 상에 제1 유전막을 증착하고, 상기 제1 유전막 상에 제2 유전막을 증착하고, 상기 메탈 게이트와 인접한 영역에 형성된 상기 제1 및 제2 유전막을 제거하고, 상기 제1 및 제2 유전막이 제거된 기판 상에 실리사이드를 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 메탈 게이트 및 실리사이드 상에 제3 유전막을 증착하고, 상기 실리사이드 상에 증착된 제3 유전막을 식각하여 비아(via)를 형성하고, 상기 비아를 메탈로 채워 배선을 형성하는 것을 더 포함하되, 상기 비아를 채우는 메탈의 일부는 상기 보호막의 상부 영역을 채우고, 상기 보호막은 상기 메탈 게이트와 상기 비아를 채우는 메탈 사이에 배치되어 상기 비아를 채우는 메탈과 상기 메탈 게이트가 접촉되는 것을 방지할 수 있다.
상기 비아를 채우는 메탈은 텅스텐을 포함하고, 상기 제3 유전막은 TEOS 또는 USG 중 적어도 어느 하나를 포함할 수 있다.
상기 제조 방법은, 상기 하드 마스크를 형성하기 전, 상기 메탈 게이트와 상기 절연막에 대해 CMP 공정을 수행하는 것을 더 포함할 수 있다.
상기 메탈 게이트는 제1 메탈로 이루어진 제1 막과, 상기 제1 메탈과 다른 제2 메탈로 이루어진 제2 막을 포함하고, 상기 보호막은 상기 제1 및 제2 막을 각각 덮도록 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 절연막과 인접하여 형성된 트랜지스터의 메탈 게이트를 메탈 게이트 교환(replacement metal gate)을 통해 형성하고, 기판 상에 절연막과 메탈 게이트의 상면을 덮는 보호막을 증착하고, 메탈 게이트의 상면을 덮는 보호막을 남기도록 보호막을 패터닝하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판, 기판 상에 형성되고, 그 상면에 보호막이 형성된 메탈 게이트를 포함하는 트랜지스터, 트랜지스터와 인접하여 배치되는 폴리실리콘 저항 구조체, 및 트랜지스터의 소오스 또는 드레인 중 어느 하나와 접속되는 배선을 포함하되, 배선 중 일부는 메탈 게이트의 상부에 형성되고, 보호막은 메탈 게이트의 상면과 배선 중 일부 사이에 형성되어 배선과 메탈 게이트의 상면이 접촉되는 것을 방지한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 컴퓨터 시스템은, 상기 반도체 장치를 포함하고, PC, PDA, MP3 플레이어, 디지털 오디오 리코더, 디지털 카메라 또는 비디오 리코더 중 어느 하나이다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 데이터 통신 시스템은, 프로그램을 저장하는 메모리 장치, 및 메모리 장치와 통신하는 프로세서를 포함하되, 메모리 장치는, 기판과, 기판 상에 형성되고, 그 상면에 보호막이 형성된 메탈 게이트를 포함하는 트랜지스터와, 트랜지스터와 인접하여 배치되는 폴리실리콘 저항 구조체와, 트랜지스터의 소오스 또는 드레인 중 어느 하나와 접속되는 배선을 포함하고, 배선 중 일부는 메탈 게이트의 상부에 형성되고, 보호막은 메탈 게이트의 상면과 배선 중 일부 사이에 형성되어 배선과 메탈 게이트의 상면이 접촉되는 것을 방지한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 카드는, 외부 장치와 인터페이싱하는 인터페이스부, 및 인터페이스부 및 메모리 장치와 어드레스 및 데이터 버스를 통해 통신하는 컨트롤러를 포함하되, 메모리 장치는, 기판과, 기판 상에 형성되고, 그 상면에 보호막이 형성된 메탈 게이트를 포함하는 트랜지스터와, 트랜지스터와 인접하여 배치되는 폴리실리콘 저항 구조체와, 트랜지스터의 소오스 또는 드레인 중 어느 하나와 접속되는 배선을 포함하고, 배선 중 일부는 메탈 게이트의 상부에 형성되고, 보호막은 메탈 게이트의 상면과 배선 중 일부 사이에 형성되어 배선과 메탈 게이트의 상면이 접촉되는 것을 방지한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 18, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b 및 23은, 본 발명의 일 실시예에 따른 게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 18, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b 및 23은, 본 발명의 일 실시예에 따른 게이트와 자기-정렬 컨택간 숏트를 방지하기 위한 게이트 형성 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 복수의 STI(Shallow Trench Isolation) 영역(110)을 포함하는 기판(100)을 포함한다. 기판(100) 상에는 제1 싱글 게이트 전계 효과 트랜지스터(120), 제2 싱글 게이트 전계 효과 트랜지스터(130), 저항 구조체(140)가 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 싱글 게이트 전계 효과 트랜지스터(120)는 NFET이고, 제2 싱글 게이트 전계 효과 트랜지스터(130)는 PFET이며, 저항 구조체(140)는 P+ 폴리 레지스터(poly resistor)를 포함할 수 있다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 도핑 관계는 반대가 될 수도 있다. 즉, 제1 싱글 게이트 전계 효과 트랜지스터(120)는 PFET이고, 제2 싱글 게이트 전계 효과 트랜지스터(130)는 NFET이며, 저항 구조체(140)는 N+ 폴리 레지스터(poly resistor)일 수 있다. 도면에 도시된 것과 같이, 저항 구조체(140)의 하부에 형성된 STI 영역(110)은 전계 효과 트랜지스터(120, 130) 사이에 형성된 STI 영역(110)보다 크게 형성될 수 있다.
예를 들어, 실리콘 질화막(SiN)을 포함하는 스트레스 라이너(160)와, USG(Undoped Silicate Glass) 또는 실리콘 산화막(SiO2) 등으로 이루어진 제1 절연막(170)이 기판(100) 상에 증착될 수 있다. 그리고 이러한 스트레스 라이너(160) 및 제1 절연막(170)은 전계 효과 트랜지스터(120, 130)와 저항 구조체(140) 사이의 영역을 채울 수 있다. 도 1에 도시된 구조는 CMP(Chemical Mechanical Polishing)를 통해 스트레스 라이너(160) 및 제1 절연막(170)의 상면을 평탄화 시킨 결과이다.
도 1을 참조하면, 전계 효과 트랜지스터(120, 130)와 저항 구조체(140)는 각각 게이트 절연막(예를 들어, 산화막)(150)과, 게이트 절연막(150) 상에 형성된 폴리 실리콘막(152)과, 폴리 실리콘막(152)의 양 측에 형성된 측벽 스페이서(154, 156)을 포함할 수 있다. 여기서 측벽 스페이서(154, 156)의 개수 및 두께는 디자인 제약 조건에 따라 다양하게 변경될 수 있으며, 도 1에 도시된 형상에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에서, 측벽 스페이서(154, 156)의 개수는 도 1에 도시된 것보다 커지거나 작아질 수 있으며, 그 두께 역시 도시된 것에서 변경될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 측벽 스페이서(154, 156) 중 적어도 한쌍은 실리콘 질화막(SiN)으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 2를 참조하면, 저항 구조체(140)가 형성된 기판(100)의 일정 영역 상부에 제1 포토 레지스트(172)를 형성한다. 이렇게 형성된 제1 포토 레지스트(172)는 저항 구조체(140)에 포함된 폴리 실리콘막(152)의 제거를 방지할 수 있다. 제1 포토 레지스트(172)가 형성된 후, 전계 효과 트랜지스터(120, 130)에 형성된 폴리 실리콘막(152)을 제거하기 위한 식각 공정을 수행한다. 이러한, 식각 공정으로는 예를 들어, 암모니아, TMAH(tetramethyl ammonium hydroxide) 및/또는 TEAH(tetraethylammonium hydroxide) 등을 이용한 습식 식각 공정이 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 3을 참조하면, 예를 들어, 라이트 스트림 습식 식각(light stream wet etching) 등을 통해 전계 효과 트랜지스터(120, 130)에 포함된 폴리 실리콘막(152)의 상부를 제거한다. 이러한 식각 공정이 진행되면, 폴리 실리콘막(152)의 잔류부(152a)가 남게 된다. 이 후, 포토 레지스트(도 2의 172)를 제거한다.
도 4를 참조하면, 폴리 실리콘막의 잔류부(도 3의 152a)를 제거하기 위해 예를 들어, H2N2를 이용한 애싱(ashing) 공정을 수행한다. 이 때, 저항 구조체(140)에 포함된 폴리 실리콘막(152)의 일정 부분(예를 들어, 상부 중 일부 영역)도 같이 제거될 수 있다. 이렇게, 두 단계에 걸쳐 폴리 실리콘막(152)을 제거하게 되면, 전계 효과 트랜지스터(120, 130)가 라이트 스트림 습식 식각 공정에 의해 한 번에 과도하게 식각되어 그 높이가 낮아지게 되는 문제점을 사전에 예방할 수 있다. 또한, 이러한 두 단계에 걸친 공정은, 저항 구조체(140) 상에 형성된 포토 레지스트(도 2의 172)로부터 잔여물(residue)이 생성되는 것을 막을 수 있는 효과가 있다.
도 5를 참조하면, 예를 들어, 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 산화막(hafnium dioxide), 및/또는 지르코늄 산화막(zirconium dioxide)과 같은 실리콘 산화막보다 고유전율(high-K)을 갖는 제1 고유전율막(174)을, 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착한다. 그리고, 제1 고유전율막(174) 상에 제1 메탈(176)을 증착한다. 여기서, 제1 메탈(176)은 예를 들어, 삼중막으로 형성될 수 있다. 구체적으로, 제1 메탈(176)은 예를 들어, TiN을 포함하는 하부막, TaN을 포함하는 중간막, TiN을 포함하는 상부막으로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 제1 메탈(176)을 구성하는 물질은 얼마든지 변형될 수 있다.
도 6을 참조하면, 제1 싱글 게이트 전계 효과 트랜지스터(도 1의 120)와 그에 인접한 영역의 제1 메탈(176)의 TiN을 포함하는 상부막을 제거한다. 이에 따라, 제1 싱글 게이트 전계 효과 트랜지스터(도 1의 120)와 그에 인접한 영역의 제1 메탈(177)은 TiN을 포함하는 하부막과 TaN을 포함하는 중간막을 포함하는 이중막으로 형성될 수 있다. 이 때, 제2 싱글 게이트 전계 효과 트랜지스터(도 1의 130)와 저항 구조체(도 1의 140) 및 그 인접 영역을 덮는 예를 들어, 산화막 또는 질화막으로 이루어진 제2 포토 레지스트(182)는, 제2 싱글 게이트 전계 효과 트랜지스터(도 1의 130)와 저항 구조체(140) 및 그 인접 영역의 제1 메탈(176)에 포함된 TiN을 포함하는 상부막이 제거되는 것을 방지하는 역할을 할 수 있다.
다음 도 7을 참조하면, 제2 포토 레지스트(도 6의 182)를 제거하고, 삼중막으로 이루어진 제2 메탈(178)을 증착한다. 여기서, 제2 메탈(178)은 예를 들어, TiAl을 포함하는 하부막, TiN을 포함하는 중간막, Ti과 Al을 포함하는 상부막으로 형성될 수 있다. 따라서, 제1 싱글 게이트 전계 효과 트랜지스터(도 1의 120)의 메탈 게이트(도 8의 121)는 TiN-TaN-TiAl-TiN-Ti/Al의 오중막 구조로 형성될 수 있고, 제2 싱글 게이트 전계 효과 트랜지스터(도 1의 130)의 메탈 게이트(도 8의 131)는 TiN-TaN-TiN-TiAl-TiN-Ti/Al의 육중막 구조로 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 메탈 게이트(도 8의 121, 131)를 구성하는 물질과 형태는 얼마든지 변형될 수 있다.
다음 도 8을 참조하면, 도 7에 도시된 구조체에 대해 Al CMP를 수행한다. 여기서, Al CMP는 고유전율막(174)과, 제1 메탈(176), 및 제2 메탈(178)을 모두 제거하고 구조체를 평탄화시키는데 필요한 슬러리를 이용하여 수행될 수 있다. 이러한 Al CMP 수행 결과, 전계 효과 트랜지스터(도 1의 120, 130) 및 저항 구조체(도 1의 140)의 높이는 도 8에 도시된 것 같이 줄어들 수 있다. 도시된 것과 같이 저항 구조체(도 1의 140)의 높이는 그 안에 포함된 폴리 실리콘막(152)의 높이로 줄어들 수 있다. 한편, 메탈 산화막(184, 186)은 CMP 공정 중에 수행되는 산화 공정을 통해 각각의 전계 효과 트랜지스터(도 1의 120, 130)의 메탈 게이트(121, 131) 상에 형성될 수 있다. 이 때, 저항 구조체(도 1의 140)의 폴리 실리콘막(152) 상에는 실리콘 산화막(188)이 형성될 수 있다. 본 실시예에서, 메탈 산화막(184, 186) 및 실리콘 산화막(188)의 두께는 약 20Å 내지 30Å일 수 있다.
다음 도 9를 참조하면, 메탈 게이트(121, 131)를 제외한 기판 상에 예를 들어, 실리콘 질화막(SiN)으로 이루어진 하드 마스크(210)를 형성한다. 이어서, 도 10을 참조하면, 메탈 게이트(121, 131)를 일정 깊이만큼 식각하는 메탈 풀백 공정(metal pull back process)을 수행한다. 이러한 메탈 풀백 공정에 의해, 약 100Å 두께의 메탈 게이트(121, 131)가 제거될 수 있다.
다음 도 11을 참조하면, 메탈 풀백 공정을 수행한 후, 예를 들어, 실리콘 질화막(SiN)으로 이루어진 보호막(212)을 증착한다. 이러한 보호막(212)은 메탈 게이트(121, 131)가 일정 두께 제거된 측벽 스페이서(154, 156) 사이를 채우면서, 하드 마스크(210) 상에 증착될 수 있다. 이어서 도 12를 참조하면, 보호막(도 11의 212)과 하드 마스크(도 11의 210)를 제거하기 위해 CMP 공정을 수행한다. 이 때, 측벽 스페이서(154, 156) 사이의 메탈 게이트(121, 131) 상에 형성된 보호막(212)은 제거되지 않고 남아있을 수 있다. 이렇게 메탈 게이트(121, 131) 상에 남아있는 보호막(212)은 자기-정렬 컨택(SAC; Self-Aligned Contact)과 메탈 게이트(121, 131)가 서로 숏트되는 것을 방지하는 역할을 할 수 있다.
다음 도 13을 참조하면, 예를 들어 습식 식각을 통해, 기판(100) 상의 스트레스 라이너(도 12의 160)와, 제1 절연막(도 12의 170)을 제거한다. 이어서, 도 14를 참조하면, 제2 고유전율막(194)을 전계 효과 트랜지스터(도 1의 120, 130), 저항 구조체(도 1의 140) 및 기판(100) 상에 증착한다. 이러한 제2 고유전율막(194)은 저항과 게이트를 보호하는 역할을 할 수 있다. 제2 고유전율막(194)은 예를 들어, 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 산화막(hafnium dioxide), 및/또는 지르코늄 산화막(zirconium dioxide)일 수 있으며, 이러한 제2 고유전율막(194)은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다.
한편, 여기까지의 공정은 이상에서 설명한 방법에 제한되는 것은 아니다. 즉, 다른 방법을 통해 제조 공정을 진행하는 것도 가능하다. 이하에서는, 본 발명의 다른 실시예에 따른 제조 방법에 대해 설명한다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 제조 방법에서는, 도 8의 구조체 상에 도 9와 같이 하드 마스크(210)를 형성하는 것이 아니라, 예를 들어, 실리콘 질화막으로 이루어진 보호막(220)을 형성한다. 이러한 보호막(220)의 두께는 약 50Å 내지 100Å일 수 있다. 여기서, 보호막(220)의 두께가 너무 두꺼우면, 원치 않는 아날로그 신호 지연이 발생할 수도 있다.
이어서, 도 16을 참조하면, 메탈 게이트(121, 131)와 측벽 스페이서(154, 156)를 덮고 있는 보호막(220)을 제외한 나머지 영역의 보호막(220)을 제거한다. 이 때, 본 발명의 몇몇 실시예에서는 도시된 것과 같이 측벽 스페이서(154, 156)를 덮고 있는 보호막(220)이 추가적으로 더 제거될 수도 있다. 여기서, 보호막(220)을 제거하는 데에는 에칭에 의한 패터닝 공정이 사용될 수 있다.
다음 도 17을 참조하면, 도 13과 유사하게, 예를 들어 습식 식각을 통해, 기판(100) 상의 스트레스 라이너(도 16의 160)와, 제1 절연막(도 16의 170)을 제거한다. 이어서 도 18을 참조하면, 도 14와 유사하게, 제2 고유전율막(194)을 전계 효과 트랜지스터(도 1의 120, 130), 저항 구조체(도 1의 140) 및 기판(100) 상에 증착한다.
다음 도 19a 및 19b를 참조하면, 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)으로 이루어진 층간 절연막(196)을 도 14 또는 도 18에 도시된 구조체 상에 형성한다. 여기서, 도 19a는 도 14에 도시된 구조체 상에 층간 절연막(196)을 형성한 것이고, 도 19b는 도 18에 도시된 구조체 상에 층간 절연막(196)을 형성한 것이다. 이러한 층간 절연막(196)은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다.
다음 도 20a 및 20b를 참조하면, 게이트 스택(stack)과 레지스터 스택 사이, 및 레지스터(resistor)를 형성하는 폴리 실리콘막(152) 상부에 마스크막(미도시)을 형성하고, 층간 절연막(196)을 예를 들어, 화학 에칭(chemical etching)을 통해 패터닝한다. 그 결과, 게이트 스택(stack)과 레지스터 스택 사이, 및 레지스터를 형성하는 폴리 실리콘막(152) 상부의 층간 절연막(196)이 도시된 것과 같이 제거된다.
다음 도 21a 및 21b를 참조하면, 도 20a 및 20b에 도시된 구조체 상에 실리사이드(198)를 형성한다. 여기서, 실리사이드(198)은 예를 들어, NiSi일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 실리사이드(198)로는 Na2Si, Mg2Si, PtSi, TiSi2, Wsi2 등이 사용될 수 있다. 설명의 편의를 위해 이하에서는, 실리사이드(198)로 NiSi가 형성된 것을 예로 들어 이에 대해 보다 구체적으로 설명하도록 한다.
기판(100) 상에 니켈(Ni)을 증착하기 전에, 기판(100)에 실리사이드(198)가 형성될 영역(예를 들어, 게이트 스택과 레지스터 스택 사이) 상에 이미 형성된 제2 고유전율막(194)을 제거한다. 제2 고유전율막(194)이 제거된 후, 니켈(Ni)을 증착한다. 그리고, 니켈(Ni)이 증착된 기판(100)을 열처리하면 니켈(Ni)이 기판(100) 또는 폴리 실리콘막(152)과 반응하여 실리사이드(198)를 형성하게 된다. 이 때, 반응하지 않은 니켈(Ni)은 제거한다. 여기서, 실리사이드(198)는 면 저항(sheet resistance)을 감소시키는 역할을 할 수 있다.
다음 도 22a 및 22b를 참조하면, 실리사이드(198)가 형성된 후, 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)으로 이루어진 제2 절연막(199)과, TEOS(tetraethoxysilane) 또는 USG(undoped silicate glass)로 이루어진 제3 절연막(201)을 도 21A 및 21B에 도시된 구조체 상에 도시된 것과 같이 형성한다. 여기서, 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 및 TEOS는 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다. 이어서, CMP, 식각 공정, 및 메탈 증착 공정을 통해 도 22a 및 22b에 도시된 것과 같은 메탈로 채워진 자기-정렬 컨택(230)을 형성한다. 구체적으로, 실리사이드(198) 상에 증착된 제2 절연막(199)과 제3 절연막(201)을 식각하여 비아(via)를 형성하고, 비아를 메탈로 채운 후, 이를 CMP 공정으로 통해 평탄화함으로써 도시된 것과 같은 자기-정렬 컨택(230)을 형성할 수 있다. 여기서, 자기-정렬 컨택(230)에 포함된 메탈은 예를 들어, 텅스텐(W)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 23을 참조하면, 이와 같이 형성된 자기-정렬 컨택(230)에 의해, 메탈 게이트(121, 131) 상에 형성된 제2 고유전율막(194) 및 층간 절연막(196)의 일부는 도시된 것과 같이 제거될 수 있다. 하지만, 여기서 메탈 게이트(121, 131)의 상면과 자기-정렬 컨택(230) 사이에 형성된 보호막(212, 220)의 존재로 인해, 메탈 게이트(121, 131)와 자기-정렬 컨택(230)(또는 이와 연결된 배선)간에 숏트가 방지될 수 있다. 보호막(212, 220) 때문에 메탈 게이트(121, 131)와 자기-정렬 컨택(230)은 서로 접촉되지 않기 때문이다.
본 발명의 몇몇 실시예에서, 메탈 게이트(121, 131)는 도시된 것과 다른 다양한 다층 구조로 형성될 수 있다. 이 때, 보호막(212, 220)은 이러한 메탈 게이트(121, 131)의 상면을 완전히 덮도록 형성됨으로써, 메탈 게이트(121, 131)와 자기-정렬 컨택(230) 간의 숏트를 방지할 수 있다.
도 24는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 24를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 25를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 24에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 26을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: STI 영역
120, 130: 전계 효과 트랜지스터 121, 131: 메탈 게이트
140: 저항 구조체 212, 220: 보호막

Claims (36)

  1. 기판 상에, 절연막과 인접하여 형성된 트랜지스터의 메탈 게이트를 메탈 게이트 교환(replacement metal gate)을 통해 형성하고,
    상기 절연막과 메탈 게이트가 형성된 기판 상에, 상기 메탈 게이트를 노출시키기 위한 하드 마스크를 형성하고,
    상기 메탈 게이트의 상부 일부를 일정 깊이만큼 식각하는 메탈 풀백 공정(metal pull back process)을 수행하고,
    상기 하드 마스크 및 상기 상부 일부가 식각된 메탈 게이트 상에 보호막을 증착하고,
    상기 하드 마스크 및 상기 보호막을 제거하는 CMP 공정을 수행하는 것을 포함하되,
    상기 CMP 공정에서, 상기 상부 일부가 식각된 메탈 게이트 상에 증착된 상기 보호막은 제거되지 않는 반도체 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 절연막을 제거하여 상기 기판의 일부를 노출시키는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 기판의 상기 노출된 영역 상에 고유전율막을 증착하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 고유전율막 상에 층간 절연막을 증착하고,
    상기 메탈 게이트와 인접한 영역에 형성된 상기 고유전율막 및 상기 층간 절연막을 제거하고,
    상기 고유전율막 및 상기 층간 절연막이 제거된 기판 상에 실리사이드를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 메탈 게이트 및 실리사이드 상에 절연막을 증착하고,
    상기 실리사이드 상에 증착된 상기 절연막을 식각하여 비아(via)를 형성하고,
    상기 비아를 메탈로 채워 배선을 형성하는 것을 더 포함하되,
    상기 비아를 채우는 메탈의 일부는 상기 보호막의 상부 영역을 채우고,
    상기 보호막은 상기 메탈 게이트와 상기 비아를 채우는 메탈 사이에 배치되어 상기 비아를 채우는 메탈과 상기 메탈 게이트가 접촉되는 것을 방지하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제 1항에 있어서,
    상기 하드 마스크를 형성하기 전, 상기 메탈 게이트와 상기 절연막에 대해 CMP 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서,
    상기 메탈 게이트는 제1 메탈로 이루어진 제1 막과, 상기 제1 메탈과 다른 제2 메탈로 이루어진 제2 막을 포함하고,
    상기 보호막은 상기 제1 및 제2 막을 각각 덮도록 형성되는 반도체 장치의 제조 방법.
  12. 기판 상에, 절연막과 인접하여 형성된 트랜지스터의 메탈 게이트를 메탈 게이트 교환(replacement metal gate)을 통해 형성하고,
    상기 기판 상에 상기 절연막과 상기 메탈 게이트의 상면을 덮는 보호막을 증착하고,
    상기 메탈 게이트의 상면을 덮는 상기 보호막을 남기도록 상기 보호막을 패터닝하고,
    상기 절연막을 제거하여, 상기 메탈 게이트에 인접하는 상기 기판을 노출시키고,
    상기 절연막을 제거한 후에, 노출된 상기 기판 및 패터닝된 상기 보호막 상에, 고유전율막을 증착하는 것을 포함하는 반도체 장치의 제조 방법.

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592281B2 (en) * 2011-07-14 2013-11-26 Samsung Electronics Co., Ltd. Method of forming polysilicon resistor during replacement metal gate process and semiconductor device having same
US20130043592A1 (en) * 2011-08-19 2013-02-21 Globalfoundries Inc. Methods of Forming a Replacement Gate Comprised of Silicon and a Device Including Same
US8772168B2 (en) * 2012-01-19 2014-07-08 Globalfoundries Singapore Pte. Ltd. Formation of the dielectric cap layer for a replacement gate structure
US8975666B2 (en) * 2012-08-22 2015-03-10 United Microelectronics Corp. MOS transistor and process thereof
US9165928B2 (en) * 2013-06-14 2015-10-20 Globalfoundries Inc. Methods of forming gate structures for CMOS based integrated circuit products and the resulting devices
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9728462B2 (en) 2015-03-30 2017-08-08 International Business Machines Corporation Stable multiple threshold voltage devices on replacement metal gate CMOS devices
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
US9613958B2 (en) 2015-06-10 2017-04-04 International Business Machines Corporation Spacer chamfering gate stack scheme
KR102551349B1 (ko) * 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US11360011B2 (en) 2017-10-11 2022-06-14 Chevron Phillips Chemical Company, Lp Processes for predicting small scale steady state (S4) critical temperatures
US11164782B2 (en) 2020-01-07 2021-11-02 International Business Machines Corporation Self-aligned gate contact compatible cross couple contact formation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100270627A1 (en) * 2009-04-22 2010-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6635939B2 (en) * 1999-08-24 2003-10-21 Micron Technology, Inc. Boron incorporated diffusion barrier material
US7026689B2 (en) * 2004-08-27 2006-04-11 Taiwan Semiconductor Manufacturing Company Metal gate structure for MOS devices
US7994576B2 (en) * 2009-06-22 2011-08-09 United Microelectronics Corp. Metal gate transistor and resistor and method for fabricating the same
US8420473B2 (en) * 2010-12-06 2013-04-16 International Business Machines Corporation Replacement gate devices with barrier metal for simultaneous processing
US8669617B2 (en) * 2010-12-23 2014-03-11 Intel Corporation Multi-gate transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100270627A1 (en) * 2009-04-22 2010-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation

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