KR102027411B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에, 트렌치를 포함하는 절연막을 형성하고, 상기 트렌치의 측면 및 바닥면을 따라서 컨포말하게 제1 메탈 게이트막 패턴을 형성하되, 상기 기판으로부터 상기 절연막의 노출된 상면까지의 제1 높이는, 상기 기판으로부터 상기 트렌치의 측면에 인접한 상기 제1 게이트 메탈막 패턴의 상면까지의 제2 높이보다 높고, 상기 제1 메탈 게이트막 패턴 및 상기 절연막 상에 제2 메탈 게이트막을 형성하고, 상기 절연막의 적어도 일부가 노출되도록 상기 제2 메탈 게이트막을 제거하는 평탄화 공정을 수행하여, 상기 제1 메탈 게이트막 패턴 상에 위치하는 제2 메탈 게이트막 패턴을 형성하고, 상기 제2 메탈 게이트막 패턴의 노출면을 산화시켜 상기 제2 메탈 게이트막 패턴 상에 블로킹막 패턴을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
트랜지스터, 저항, 캐패시터 등과 같은 반도체 장치는, 장치에 접속할 수 있는 하나 이상의 컨택을 포함한다. 그러나, 회로 집적도가 증가하면서, 메탈 게이트와 컨택이 단락(short)될 위험에 노출될 수 있다. 게다가 메탈 게이트 상에 형성되는 보호막(예를 들어, 질화막)은 제조 공정 상에서 제거되고, 자기-정렬 컨택(SAC; Self-Aligned Contact)과 같이 메탈이 컨택을 형성하게 된다. 그 결과, 메탈 게이트와 자기-정렬 컨택이 단락될 수 있다.
이와 같이, 메탈 게이트와 컨택이 단락되어, 반도체 장치에 단락 회로가 형성될 수 있다. 그리고, 단락 회로에 의해, 반도체 장치의 성능이 저하(예를 들어, 수율 저하)될 수 있다.
메탈 게이트와 컨택 간의 단락을 방지하기 위해, 메탈 게이트의 일부막은 블로킹막(blocking layer) 용도로 형성될 수 있다. 그러나, 메탈 게이트 상에 블로킹막이 형성되더라도, 메탈 게이트의 도전막으로 사용되는 부분은 단락될 위험에 노출될 수 있다. 예를 들어, 메탈 게이트의 중심부는 산화막과 같은 블로킹막에 보호될 수 있지만, 메탈 게이트의 가장 자리는 블로킹막에 의해 보호되지 않을 수 있다. 이러한 경우, 메탈 게이트와 컨택이 단락될 위험이 있다.
그러므로, SAC와 같은 배선과 메탈 게이트 사이에 단락 형상이 발생하는 것을 효과적으로 방지할 수 있는 반도체 장치의 제조 방법이 필요하다. 또한, 이러한 단락 현상을 효과적으로 방지하면서, 게이트 저항을 낮출 수 있는 메탈 게이트 교환(RMG; Replacement Metal Gate) 공정과 양립할 수 있는 반도체 장치의 제조 방법에 대한 연구가 필요하다.
본 발명이 해결하려는 과제는, 메탈 게이트의 상면을 모두 보호할 수 있는 블로킹막을 형성하여, 메탈 게이트와 컨택의 단락 형상을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 실시예는 기판 상에, 트렌치를 포함하는 절연막을 형성하고, 상기 트렌치의 측면 및 바닥면을 따라서 컨포말하게 제1 메탈 게이트막 패턴을 형성하되, 상기 기판으로부터 상기 절연막의 노출된 상면까지의 제1 높이는, 상기 기판으로부터 상기 트렌치의 측면에 인접한 상기 제1 게이트 메탈막 패턴의 상면까지의 제2 높이보다 높고, 상기 제1 메탈 게이트막 패턴 및 상기 절연막 상에 제2 메탈 게이트막을 형성하고, 상기 절연막의 적어도 일부가 노출되도록 상기 제2 메탈 게이트막을 제거하는 평탄화 공정을 수행하여, 상기 제1 메탈 게이트막 패턴 상에 위치하는 제2 메탈 게이트막 패턴을 형성하고, 상기 제2 메탈 게이트막 패턴의 노출면을 산화시켜 상기 제2 메탈 게이트막 패턴 상에 블로킹막 패턴을 형성하는 것을 포함한다.
상기 제2 메탈 게이트막 패턴을 형성하는 것과 상기 블로킹막 패턴을 형성하는 것은, 상기 평탄화 공정에 의해 동시에 수행될 수 있다.
상기 평탄화 공정은 산화 공정을 포함하며, 상기 블로킹막 패턴은 산화막일 수 있다.
상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
상기 제1 메탈 게이트막 패턴을 형성하는 것은, 상기 트렌치의 측면 및 바닥면을 따라서 U형의 단면을 갖도록 상기 제1 메탈 게이트막 패턴을 형성하는 것을 포함할 수 있다.
상기 제2 메탈 게이트막 패턴을 형성하는 것은, 상기 제1 메탈 게이트막 패턴 상에 위치하고 T형 단면을 갖도록 제2 메탈 게이트막 패턴을 형성하는 것을 포함할 수 있다.
상기 블로킹막 패턴과 상기 제1 메탈 게이트막 패턴 사이에 상기 제2 메탈 게이트막 패턴이 위치할 수 있다.
상기 절연막을 형성한 후, 상기 제1 메탈 게이트막 패턴을 형성하기 전에, 상기 트렌치의 양측에 제3 높이의 스페이서를 형성하는 것을 더 포함하되, 상기 제3 높이는 상기 제2 높이보다 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 실시예는 기판 상에, 트렌치를 포함하는 절연막을 형성하고, 상기 트렌치의 측면 및 바닥면을 따라서 컨포말하게 제1 메탈 게이트막 패턴을 형성하고, 상기 제1 메탈 게이트막 패턴 상에 희생 게이트막 패턴을 형성하고, 상기 희생 게이트막 패턴을 제거하면서, 동시에 상기 제1 메탈 게이트막 패턴의 측면의 높이가 낮아지도록 상기 제1 메탈 게이트막 패턴의 측면의 일부를 제거하고, 상기 제1 메탈 게이트막 패턴 및 상기 절연막 상에 제2 메탈 게이트막을 형성하고, 상기 절연막의 적어도 일부가 노출되도록 상기 제2 메탈 게이트막을 제거하는 평탄화 공정을 수행하여, 상기 제1 메탈 게이트막 패턴 상에 위치하는 제2 메탈 게이트막 패턴을 형성하고, 상기 제2 메탈 게이트막 패턴의 노출면을 덮는 블로킹막 패턴을 형성하는 것을 포함한다.
상기 희생 게이트막 패턴을 제거하면서 상기 제1 메탈 게이트막 패턴의 측면의 일부를 제거하는 것은, 상기 제1 메탈 게이트막 패턴 보다 상기 희생 게이트막 패턴에 대하여 식각 선택비가 높은 공정 조건 하에서 상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 식각 공정을 수행하는 것을 포함할 수 있다.
상기 희생 게이트막 패턴은 실리콘 질화막 패턴 및 카본막 패턴 중 적어도 어느 하나를 포함할 수 있고, 상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 것은, 반응성 이온 식각 공정을 이용하여 상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 것을 포함할 수 있다.
상기 반응성 이온 식각 공정을 수행한 후, 상기 제2 메탈 게이트막을 형성하기 전에, 인산을 이용하여 잔존하는 상기 희생 게이트막 패턴을 제거하는 것을 더 포함할 수 있다.
상기 제2 메탈 게이트막 패턴을 형성하는 것과 상기 블로킹막 패턴을 형성하는 것은, 상기 평탄화 공정에 의해 동시에 수행되며, 상기 블로킹막 패턴을 형성하는 것은, 상기 제2 메탈 게이트막 패턴의 노출면을 산화시켜 상기 제2 메탈 게이트막 패턴의 노출면을 덮는 상기 블로킹막 패턴을 형성하는 것을 포함할 수 있다.
상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
상기 블로킹막 패턴을 형성하는 것은, 열산화 공정을 수행하여 제2 메탈 게이트막 패턴의 노출면을 산화시켜 상기 제2 메탈 게이트막 패턴의 노출면을 덮는 상기 블로킹막 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 10은 본 발명의 제1 실시예 및 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치 상에 자기-정렬 컨택을 형성하는 공정을 설명하기 위한 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 10을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10)은 복수의 소자 분리 영역(11)을 포함할 수 있다. 기판(10)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있고, SOI(Semiconductor On Insulator) 기판일 수도 있지만, 이에 제한되지 않는다. 그리고, 소자 분리 영역(11)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성된 산화막일 수 있지만, 이에 제한되지 않는다.
기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 예를 들어, n형 전계 효과 트랜지스터가 형성되는 NFET(N-type Field Effect Transistor) 영역일 수 있다. 그리고, 제2 영역(Ⅱ)은 예를 들어, p형 전계 효과 트랜지스터가 형성되는 PFET(P-type Field Effect Transistor) 영역일 수 있다.
기판(10)의 제1 영역(Ⅰ) 상에는 제1 더미 게이트막 패턴(20)이 형성될 수 있다. 제1 더미 게이트막 패턴(20)은 폴리 실리콘막 패턴을 포함할 수 있지만, 이에 제한되지 않는다. 제1 더미 게이트막 패턴(20)과 기판(10) 사이에는 제1 게이트 절연막 패턴(21)이 형성될 수 있다. 제1 게이트 절연막 패턴(21)은 예를 들어, 산화막 패턴을 포함할 수 있지만, 이에 제한되지 않는다. 그리고, 제1 더미 게이트막 패턴(20)의 양측에는 제1 스페이서(23)가 형성될 수 있다. 제1 스페이서(23)는 예를 들어, 이중 스페이서일 수 있다. 구체적으로, 제1 스페이서(23)는 제1 서브 스페이서(23a)와 제2 서브 스페이서(23b)를 포함할 수 있다. 제1 스페이서(23)는 산화막 스페이서 및 질화막 스페이서 중 적어도 어느 하나를 포함할 수 있지만, 이에 제한되지 않는다. 그리고, 제1 스페이서(23)는 이중 스페이서로 제한되지 않으며, 제1 스페이서(23)에 포함되는 서브 스페이서의 개수 및 두께는 설계와 관련된 제약 조건에 따라 다양하게 변경될 수 있다.
기판(10)의 제2 영역(Ⅱ) 상에는 제2 더미 게이트막 패턴(30)이 형성될 수 있다. 제2 더미 게이트막 패턴(30)은 폴리 실리콘막 패턴을 포함할 수 있지만, 이에 제한되지 않는다. 제2 더미 게이트막 패턴(30)과 기판(10) 사이에는 제2 게이트 절연막 패턴(31)이 형성될 수 있다. 제2 게이트 절연막 패턴(31)은 예를 들어, 산화막 패턴을 포함할 수 있지만, 이에 제한되지 않는다. 그리고, 제2 더미 게이트막 패턴(30)의 양측에는 제2 스페이서(33)가 형성될 수 있다. 제2 스페이서(33)는 이중 스페이서일 수 있다. 구체적으로, 제2 스페이서(33)는 제3 서브 스페이서(33a)와 제4 서브 스페이서(33b)를 포함할 수 있다. 제2 스페이서(33)는 산화막 스페이서 및 질화막 스페이서 중 적어도 어느 하나를 포함할 수 있지만, 이에 제한되지 않는다. 그리고, 제2 스페이서(33)는 이중 스페이서로 제한되지 않으며, 제2 스페이서(33)에 포함되는 서브 스페이서의 개수 및 두께는 설계와 관련된 제약 조건에 따라 다양하게 변경될 수 있다.
기판(10) 상에는 제1 절연막(40) 및 스트레스 라이너(stress liner)(45)가 형성될 수 있다. 예를 들어, 제1 절연막(40)과 스트레스 라이너(45)는 제1 더미 게이트막 패턴(20)과 제2 더미 게이트막 패턴(30) 사이의 공간을 채울 수 있으며, 제1 절연막(40) 상에 스트레스 라이너(45)가 형성될 수 있다. 구체적으로, 제1 절연막(40)은 USG(Undoped Silicate Glass) 및 실리콘 산화막 중 적어도 하나를 포함할 수 있고, 스트레스 라이너(45)는 실리콘 질화막을 포함할 수 있지만, 이에 제한되지 않는다. 도 1에 도시된 중간 구조물의 구조는, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 통해 제1 절연막(40) 및 스트레스 라이너(45)의 상면을 평탄화 시킨 결과 형성된 구조이다.
이어서, 도 2를 참조하여, 제1 더미 게이트막 패턴(20)을 제거하여 제1 트렌치(50)를 형성하고, 제2 더미 게이트막 패턴(30)을 제거하여 제2 트렌치(55)를 형성할 수 있다.
우선, 예를 들어, 라이트 스트림 습식 식각(light stream wet etching) 공정을 수행하여, 제1 및 제2 더미 게이트막 패턴(20, 30)을 제거할 수 있다. 다만, 제1 및 제2 더미 게이트막 패턴(20, 30)의 일부가 잔존할 수 있다. 그러므로, 예를 들어, H2N2를 이용한 애싱(ashing) 공정을 수행하여, 잔존하는 제1 및 제2 더미 게이트막 패턴(20, 30)을 제거할 수 있다. 제1 및 제2 더미 게이트막 패턴(20, 30)이 제거되어, 기판(10) 상의 제1 절연막(40) 내에 각각 제1 및 제2 트렌치(50, 55)가 형성될 수 있다. 즉, 제1 트렌치(50)는 기판(10)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 트렌치(55)는 기판(10)의 제2 영역(Ⅱ) 상에 형성될 수 있다.
이와 같이, 두 단계의 공정(라이트 스트림 습식 식각 공정 및 애싱 공정)을 수행하여 제1 및 제2 더미 게이트막 패턴(20, 30)을 제거하면, 제1 및 제2 더미 게이트막 패턴(20, 30)을 한 번에 제거하기 위해 라이트 스트림 습식 식각 공정을 이용하여 과도 식각을 수행하지 않을 수 있다. 그러므로, 과도 식각으로 인해 반도체 장치의 높이가 낮아지는 것이 방지될 수 있다. 그러나, 이에 제한되지 않으며, 단일 단계의 공정을 수행하여, 제1 및 제2 더미 게이트막 패턴(20, 30)을 한 번에 제거할 수도 있다.
이어서, 도 3을 참조하여, 제1 절연막(40)의 상면, 제1 및 제2 트렌치(50, 55)의 측면 및 바닥면을 따라서 차례로 제1 고유전율막(60) 및 제1 메탈 게이트막(70)을 형성할 수 있다. 구체적으로, 제1 고유전율막(60) 및 제1 메탈 게이트막(70)은, 제1 절연막(40)의 상면, 제1 및 제2 트렌치(50, 55)의 측면 및 바닥면을 따라서 컨포말(conformal)하게 형성될 수 있다. 그리고, 제1 고유전율막(60) 상에 제1 메탈 게이트막(70)이 형성될 수 있다.
제1 고유전율막(60)은 실리콘 산화막보다 고유전율(high-K)일 수 있으며, 예를 들어, 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 산화막(hafnium dioxide), 및/또는 지르코늄 산화막(zirconium dioxide) 중 적어도 어느 하나를 포함할 수 있지만, 이에 제한되지 않는다.
제1 메탈 게이트막(70)은 예를 들어, 삼중막으로 형성될 수 있다. 구체적으로, 제1 메탈 게이트막(70)은 예를 들어, TiN을 포함하는 하부막, TaN을 포함하는 중간막, TiN을 포함하는 상부막으로 형성될 수 있으나, 이에 제한되지 않으며, 필요에 따라 제1 메탈 게이트막(70)을 구성하는 물질은 얼마든지 변형될 수 있다.
이어서, 도 4를 참조하여, 기판(10)의 제1 영역(Ⅰ) 상에 형성된 제1 메탈 게이트막(도 3의 70 참조) 중 TiN을 포함하는 상부막을 제거할 수 있다.
구체적으로, 기판(10)의 제2 영역(Ⅱ) 상에 마스크막(80)을 형성할 수 있다. 그리고, 기판(10)의 제1 영역(Ⅰ) 상에 형성된 제1 메탈 게이트막(도 3의 70 참조) 중 TiN을 포함하는 상부막을 제거할 수 있다. 다만, 마스크막(80)이 제2 영역(Ⅱ) 상에 형성된 제1 메탈 게이트막(70)을 덮기 때문에, 제2 영역(Ⅱ) 상에 형성된 제1 메탈 게이트막(70)의 TiN을 포함하는 상부막이 제거되는 것을 방지할 수 있다.
결과적으로, 제1 영역(Ⅰ) 상의 제1 메탈 게이트막(70')은 예를 들어, TiN을 포함하는 하부막, TaN을 포함하는 중간막으로 구성될 수 있고, 제2 영역(Ⅱ) 상의 제1 메탈 게이트막(70)은 TiN을 포함하는 하부막, TaN을 포함하는 중간막, TiN을 포함하는 상부막으로 구성될 수 있다.
이어서, 도 5를 참조하여, 마스크막(80)을 제거하고, 제1 메탈 게이트막(70, 70') 상에 희생 게이트막(90)을 형성할 수 있다. 희생 게이트막(90)은 실리콘 질화막 및 카본막 중 적어도 어느 하나를 포함할 수 있지만, 이에 제한되지 않는다.
이어서, 도 6을 참조하여, 평탄화 공정으로 수행하여, 제1 절연막(40)의 적어도 일부가 노출되도록 제1 고유전율막(60), 제1 게이트막 패턴(70, 70') 및 희생 게이트막(90)을 제거할 수 있다.
평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정일 수 있다. 구체적으로, 제1 고유전율막(60), 제1 게이트막 패턴(70, 70') 및 희생 게이트막(90)을 제거하고 구조체를 평탄화시키는데 필요한 슬러리를 이용하여 화학적 기계적 연마 공정을 수행할 수 있다.
평탄화 공정의 수행 결과, 기판(10)의 제1 영역(Ⅰ) 상에는 제1 트렌치(도 2의 50 참조)의 측면 및 바닥면을 따라서 컨포말하게 제1-1 고유전율막 패턴(60a)이 형성될 수 있다. 그리고, 제1-1 고유전율막 패턴(60a) 상에, 제1 트렌치(50)의 측면 및 바닥면을 따라서 컨포말하게 제1-1 메탈 게이트막 패턴(70a)이 형성될 수 있다. 제1-1 메탈 게이트막 패턴(70a)은 예를 들어, TiN을 포함하는 하부막 및 TaN을 포함하는 중간막을 포함할 수 있다. 그리고, 제1-1 메탈 게이트막 패턴(70a) 상에 제1 희생 게이트막 패턴(90a)이 형성될 수 있다.
제1-1 고유전율막 패턴(60a) 및 제1-1 메탈 게이트막 패턴(70a)은 제1 트렌치(50)의 측면 및 바닥면을 따라 U형의 단면을 갖도록 형성될 수 있다.
또한, 평탄화 공정의 수행 결과, 기판(10)의 제2 영역(Ⅱ) 상에는 제2 트렌치(도 2의 55 참조)의 측면 및 바닥면을 따라서 컨포말하게 제1-2 고유전율막 패턴(60b)이 형성될 수 있다. 그리고, 제1-2 고유전율막 패턴(60b) 상에, 제2 트렌치(55)의 측면 및 바닥면을 따라서 컨포말하게 제1-2 메탈 게이트막 패턴(70b)이 형성될 수 있다. 제1-2 메탈 게이트막 패턴(70b)은 예를 들어, TiN을 포함하는 하부막, TaN을 포함하는 중간막, 및 TiN을 포함하는 상부막을 포함할 수 있다. 그리고, 제1-2 메탈 게이트막 패턴(70b) 상에 제2 희생 게이트막 패턴(90b)이 형성될 수 있다.
제1-2 고유전율막 패턴(60b) 및 제1-2 메탈 게이트막 패턴(70b)은 제2 트렌치(55)의 측면 및 바닥면을 따라 U형의 단면을 갖도록 형성될 수 있다.
이어서, 도 7을 참조하여, 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 제거하면서, 동시에 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 높이가 낮아지도록 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 일부를 제거할 수 있다. 다만, 제1 및 제2 희생 게이트막 패턴(90a, 90b)은 완전히 제거되지 않고, 일부가 잔존할 수 있다.
즉, 제1 및 제2 희생 게이트막 패턴(90a, 90b)이 상당 부분 식각되고, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면이 일정 깊이만큼 식각되는 메탈 게이트 풀백 공정(metal gate pull back process)이 수행될 수 있다. 구체적으로, 제1 및 제2 희생 게이트막 패턴(90a, 90b), 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)을 동시에 제거하는 것은 예를 들어, 건식 식각을 이용할 수 있다. 특히, 반응성 이온 식각(RIE; Reactive Ion Etching) 공정을 이용하여 건식 식각을 할 수 있다.
제1 및 제2 희생 게이트막 패턴(90a, 90b)은 실리콘 질화막 패턴 및 카본막 패턴 중 적어도 어느 하나를 포함할 수 있다. 그리고, 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)은 메탈막을 포함할 수 있다. 예를 들어, 제1-1 메탈 게이트막 패턴(70a)은 TiN을 포함하는 하부막 및 TaN을 포함하는 중간막을 포함할 수 있고, 제1-2 메탈 게이트막 패턴(70b)은 TiN을 포함하는 하부막, TaN을 포함하는 중간막, 및 TiN을 포함하는 상부막을 포함할 수 있다.
제1 및 제2 희생 게이트막 패턴(90a, 90b)과 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)의 재질을 비교하면, 제1 및 제2 희생 게이트막 패턴(90a, 90b)의 재질은 상대적으로 다공성(porous)인 재질일 수 있다. 그리고, 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)의 재질은 상대적으로 단단한(hard) 재질일 수 있다. 즉, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b) 보다 제1 및 제2 희생 게이트막 패턴(90a, 90b) 에 대하여 식각 선택비가 높은 공정 조건이 형성될 수 있다. 그러므로, 반응성 이온 식각(RIE; Reactive Ion Etching) 공정을 이용하여 건식 식각을 하면, 제1 및 제2 희생 게이트막 패턴(90a, 90b)이 식각되는 정도가 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)이 식각되는 정도에 비하여 클 수 있다.
결과적으로, 건식 식각이 진행되는 동안, 제1 및 제2 희생 게이트막 패턴(90a, 90b)이 제거되는 것에 비하여, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 제거는 상대적으로 더디게 진행될 수 있다. 예를 들어, 제1 및 제2 희생 게이트막 패턴(90a, 90b)의 상당 부분이 제거되는 동안, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 높이가 낮아지도록 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 일부가 제거될 수 있다.
이로 인해, 기판(10)으로부터 제1 절연막(40)의 노출된 상면까지의 제1 높이는, 기판(10)으로부터 제1 및 제2 트렌치(도 2의 50, 55)의 측면에 인접한 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 상면까지의 제2 높이보다 높을 수 있다. 그리고, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)와 인접하여 위치하는 제1 및 제2 스페이서(23, 33)의 높이를 제3 높이라고 하면, 제3 높이는 제2 높이보다 높을 수 있다.
또한, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)은 각각 제1 및 제2 트렌치(50, 55)의 측면 및 바닥면을 따라서 U형의 단면을 가질 수 있다. 그리고, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 상면은 제1 및 제2 트렌치(50, 55)의 상면으로부터 이격될 수 있다.
이어서, 도 8을 참조하여, 잔존하는 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 제거할 수 있다.
잔존하는 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 제거하는 것은 예를 들어, 습식 식각을 이용할 수 있다. 특히, 인산(예를 들어, H2PO4)을 이용하여 습식 식각을 할 수 있다. 인산을 이용하여 습식 식각을 수행하는 경우, 제1 및 제2 희생 게이트막 패턴(90a, 90b)과 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)의 식각 선택비는 약 200: 1 이상일 수 있다. 그러므로, 제1 및 제2 희생 게이트막 패턴(90a, 90b)이 제거되는 동안 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)이 제거되는 정도는 미미할 수 있다.
이어서, 도 9를 참조하여, 제1 절연막(40) 및 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b) 상에 제2 메탈 게이트막(100)을 형성할 수 있다.
제2 메탈 게이트막(100)은 예를 들어, 삼중막으로 형성될 수 있다. 구체적으로, 제2 메탈 게이트막(100)은 예를 들어, TiAl을 포함하는 하부막, TiN을 포함하는 중간막, Ti과 Al을 포함하는 상부막으로 형성될 수 있지만, 이에 제한되지 않는다.
이어서, 도 10을 참조하여, 평탄화 공정을 수행하여, 제1 절연막(40)의 적어도 일부가 노출되도록 제2 메탈 게이트막(100)을 제거하여, 제1-1 메탈 게이트막 패턴(70a) 상에 제2-1 메탈 게이트막 패턴(100a)을 형성하고, 제1-2 메탈 게이트막 패턴(70b) 상에 제2-2 메탈 게이트막 패턴(100b)을 형성할 수 있다. 그리고, 평탄화 공정에서 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)의 노출면이 산화되어, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b) 상에 각각 제1 및 제2 블로킹막 패턴(110a, 110b)이 형성될 수 있다.
평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정일 수 있다. 구체적으로, 제2 메탈 게이트막(100)을 제거하고 구조체를 평탄화시키는데 필요한 슬러리를 이용하여 화학적 기계적 연마 공정을 수행할 수 있다. 제2 메탈 게이트막(100)의 일부가 제거되어, 기판(10)의 제1 영역(Ⅰ) 상에는 제2-1 메탈 게이트막 패턴(100a)이 형성될 수 있고, 기판(10)의 제2 영역(Ⅱ) 상에는 제2-2 메탈 게이트막 패턴(100b)이 형성될 수 있다.
구체적으로, U형의 단면을 갖는 제1-1 메탈 게이트막 패턴(70a) 상에 T형의 단면을 갖는 제2-1 메탈 게이트막 패턴(100a)이 형성될 수 있다. 기판(10)의 제1 영역(Ⅰ) 상에 형성되는 메탈 게이트는 제1-1 메탈 게이트막 패턴(70a)과 제2-1 메탈 게이트막 패턴(100a)을 포함할 수 있고, TiN-TaN-TiAl-TiN-Ti/Al의 오중막 구조를 가질 수 있지만, 이에 제한되지 않는다.
그리고, U형의 단면을 갖는 제1-2 메탈 게이트막 패턴(70b) 상에 T형의 단면을 갖는 제2-2 메탈 게이트막 패턴(100b)이 형성될 수 있다. 기판(10)의 제2 영역(Ⅱ) 상에 형성되는 메탈 게이트는 제1-2 메탈 게이트막 패턴(70b)과 제2-2 메탈 게이트막 패턴(100b)을 포함할 수 있고, TiN-TaN-TiN-TiAl-TiN-Ti/Al의 육중막 구조를 가질 수 있지만, 이에 제한되지 않는다.
화학적 기계적 연마 공정과 같은 평탄화 공정 중에, 산화 공정이 수행될 수 있다. 평탄화 공정에 포함되는 산화 공정에 의해, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)의 노출면이 산화될 수 있다. 즉, 평탄화 공정으로 인해, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)의 노출면이 산화되어, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b) 상에 각각 제1 및 제2 블로킹막 패턴(110a, 110b)이 형성될 수 있다. 제1 및 제2 블로킹막 패턴(110a, 110b)은 산화막일 수 있으며, 예를 들어, 알루미늄 산화막을 포함할 수 있다.
결과적으로, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)를 형성하는 것과 제1 및 제2 블로킹막 패턴(110a, 110b)을 형성하는 것은, 평탄화 공정에 의해 동시에 수행될 수 있다.
제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)의 노출면이 산화되어 제1 및 제2 블로킹막 패턴(110a, 110b)이 각각 형성되기 때문에, 제1 블로킹막 패턴(110a)은 제2-1 메탈 게이트막 패턴(100a)의 상면을 모두 덮을 수 있고, 제2 블로킹막 패턴(110b)은 제2-2 메탈 게이트막 패턴(100b)의 상면을 모두 덮을 수 있다. 그러므로, 제1 및 제2 블로킹막 패턴(110a, 110b)에 의해, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)이 각각 외부로 노출되는 것이 방지될 수 있다.
그리고, 도 7에서 설명된 공정에 의해, 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 높이가 낮아지도록 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 일부가 제거되고, 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 일부가 제거된 영역은 각각 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)으로 채워질 수 있다. 그러므로, 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)은 각각 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)에 의해 덮이므로 외부로 노출되지 않는다. 그리고, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b) 상에 각각 제1 및 제2 블로킹막 패턴(110a, 110b)이 형성되기 때문에, 제1-1 및 1-2 메탈 게이트막 패턴(70a, 70b)은 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)과 제1 및 제2 블로킹막 패턴(110a, 110b)에 의해 보호될 수 있다.
도 1 내지 도 6, 도 8 내지 도 10을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다.
도 1 내지 도 6에 도시된 공정에 대한 설명은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 동일하기 때문에, 자세한 설명을 생략한다.
이어서, 도 8을 참조하여, 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 제거하면서, 동시에 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 높이가 낮아지도록 제1-1 및 제1-2 메탈 게이트막 패턴(70a, 70b)의 측면의 일부를 제거할 수 있다. 다만, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에서는, 단일 단계의 공정을 수행하여 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 완전히 제거한다는 점에서, 두 단계의 공정(반응성 이온 식각 및 습식 식각)을 수행하여 제1 및 제2 희생 게이트막 패턴(90a, 90b)을 제거하는 본 발명의 제1 실시예예 따른 반도체 장치의 제조 방법과 차이가 있다.
도 9 및 도 10에 도시된 공정에 대한 설명 역시, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 동일하기 때문에, 자세한 설명을 생략한다.
도 1 내지 도 11을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1 내지 도 10에 도시된 공정에 대한 설명은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 동일하기 때문에, 자세한 설명을 생략한다.
본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에서는 도 11에 도시된 열산화 공정을 추가적으로 수행할 수 있다. 즉, 도 11을 참조하면, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)을 열산화 처리하여, 제1 및 제2 블로킹막 패턴(110a, 110b)의 두께를 증가시킬 수 있다.
도 12 내지 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 장치 상에 자기-정렬 컨택을 형성하는 공정을 설명한다. 도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치 상에 자기-정렬 컨택을 형성하는 공정을 설명하기 위한 단면도들이다.
도 12를 참조하여, 예를 들어, 습식 식각을 통해, 기판(10) 상의 제1 절연막(40)과 스트레스 라이너(45)를 제거할 수 있다.
기판(10)의 제1 및 제2 영역(Ⅰ, Ⅱ) 상에 각각 제1 및 제2 게이트 구조물(120, 130)이 형성될 수 있다. 제1 게이트 구조물(120)은 예를 들어, 제1 게이트 절연막 패턴(21), 제1 스페이서(23), 제1-1 고유전율막 패턴(60a), 제1-1 메탈 게이트막 패턴(70a), 제2-1 메탈 게이트막 패턴(100a), 및 제1 블로킹막 패턴(110a)을 포함할 수 있다. 그리고, 제2 게이트 구조물(130)은 예를 들어, 제2 게이트 절연막 패턴(31), 제2 스페이서(33), 제1-2 고유전율막 패턴(60b), 제1-2 메탈 게이트막 패턴(70b), 제2-2 메탈 게이트막 패턴(100b), 및 제2 블로킹막 패턴(110b)을 포함할 수 있다.
이어서, 도 13을 참조하여, 도 12에 의해 형성된 중간 구조물 상에 제2 고유전율막(140)을 형성할 수 있다. 구체적으로, 제2 고유전율막(140)은 기판(10), 제1 및 제2 스페이서(23, 33), 제1 및 제2 블로킹막 패턴(110a, 110b) 상에 형성될 수 있다. 이러한 제2 고유전율막(140)은 제1 및 제2 게이트 구조물(120, 130)을 보호하는 역할을 할 수 있다. 제2 고유전율막(140)은 예를 들어, 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 산화막(hafnium dioxide), 및/또는 지르코늄 산화막(zirconium dioxide)일 수 있으며, 이러한 제2 고유전율막(140)은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다.
이어서, 도 14를 참조하여, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2) 중 적어도 어느 하나를 포함하는 층간 절연막(150)을 제2 고유전율막(140) 상에 형성할 수 있다. 이러한 층간 절연막(150)은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다.
이어서, 도 15를 참조하여, 층간 절연막(도 14의 150 참조)을 예를 들어, 습식 식각을 통해 패터닝할 수 있다. 구체적으로, 제1 게이트 구조물(도 12의 120 참조) 및 제2 게이트 구조물(도 12의 130 참조) 상에 마스크막을 형성하고, 층간 절연막(150)을 패터닝할 수 있다. 결과적으로, 제1 및 제2 게이트 구조물(120, 130)과 오버랩되지 않는 층간 절연막(150)은 제거될 수 있다. 예를 들어, 제1 게이트 구조물(120)과 제2 게이트 구조물(130) 사이에 위치한 층간 절연막(150)은 제거될 수 있다. 결과적으로, 제1 및 제2 게이트 구조물(120, 130) 상에 제1 및 제2 층간 절연막 패턴(150a, 150b)이 형성될 수 있다.
이어서, 도 16을 참조하여, 제1 및 제2 층간 절연막 패턴(150a, 150b)에 의해 덮이지 않는 제2 고유전율막(도 15의 140 참조)을 제거할 수 있다. 예를 들어, 제1 게이트 구조물(120)과 제2 게이트 구조물(130) 사이에 위치한 제2 고유전율막(140)은 제거될 수 있다. 결과적으로, 제1 및 제2 게이트 구조물(120, 130) 상에 제2-1 및 제2-2 고유전율막 패턴(140a, 140b)이 형성될 수 있다.
제2 고유전율막(140)의 일부가 제거된 후, 예를 들어, 기판(10) 상에 니켈(Ni)을 증착할 수 있다. 그리고, 니켈(Ni)이 증착된 기판(10)을 열처리하면 니켈(Ni)이 기판(10)과 반응하여 실리사이드 패턴(160)을 형성할 수 있다. 그리고, 반응하지 않은 니켈(Ni)은 제거할 수 있다. 실리사이드 패턴(160)의 형성을 통해, 면 저항(sheet resistrance)을 감소시킬 수 있다.
이어서, 도 17을 참조하여, 실리콘 질화막(SiN) 또는 실리콘 산화막(SiO2)으로 이루어진 제2 절연막(170)과, TEOS(tetraethoxysilane) 또는 USG(Undoped Silicate Glass)로 이루어진 제3 절연막(180)을 도 17에 도시된 구조체 상에 도시된 것과 같이 형성할 수 있다. 여기서, 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 및 TEOS는 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD) 등에 의해 증착될 수 있다.
이어서, CMP, 식각 공정, 및 메탈 증착 공정을 통해 도 17에 도시된 것과 같은 메탈로 채워진 자기-정렬 컨택(190)을 형성할 수 있다. 구체적으로, 실리사이드 패턴(160) 상에 증착된 제2 절연막(170)과 제3 절연막(180)을 식각하여 비아(via)를 형성하고, 비아를 메탈로 채운 후, 이를 CMP 공정으로 통해 평탄화함으로써 도시된 것과 같은 자기-정렬 컨택(190)을 형성할 수 있다. 여기서, 자기-정렬 컨택(190)에 포함된 메탈은 예를 들어, 텅스텐(W)일 수 있으나, 이에 제한되지 않는다.
이와 같이 형성된 자기-정렬 컨택(190)에 의해, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b) 상에 각각 형성된 제2-1 및 제2-2 고유전율막(140a, 140b) 및 제1 및 제2 층간 절연막 패턴(150a, 150b)의 일부는 도시된 것과 같이 제거될 수 있다. 그러나, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)의 상면과 자기-정렬 컨택(190) 사이에 형성된 제1 및 제2 블로킹막 패턴(110a, 110b)의 존재로 인해, 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)과 자기-정렬 컨택(190)(또는 이와 연결된 배선) 간에 단락의 발생이 방지될 수 있다. 제1 및 제2 블로킹막 패턴(110a, 110b) 때문에 제2-1 및 제2-2 메탈 게이트막 패턴(100a, 100b)과 자기-정렬 컨택(190)은 서로 접촉되지 않기 때문이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 18을 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리(210)는 메모리 카드(200)에 채용될 수 있다. 메모리 카드(200)는 호스트(230)와 메모리(210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(220)를 포함할 수 있다. SRAM(221)은 중앙 처리 장치(222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(223)은 호스트(230)가 메모리 카드(200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(224)는 메모리(210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(225)는 메모리(210)와 인터페이싱할 수 있다. 중앙 처리 장치(222)는 메모리 컨트롤러(220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 19를 참조하면, 정보 처리 시스템(300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은, 시스템 버스(360)와 전기적으로 접속된, 메모리 시스템(310), 모뎀(320), 중앙 처리 장치(330), RAM(340) 및 사용자 인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)은 메모리(311)와, 메모리 컨트롤러(312)를 포함할 수 있으며, 도 18에 도시된 메모리 카드(200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(310)에 저장될 수 있다. 정보 처리 시스템(300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 20을 참조하면, 전자 장치(400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(400)는 컨트롤러(410), 입/출력 장치(420), 메모리(430), 및 무선 인터페이스(440)를 포함할 수 있다. 여기서, 메모리(430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(430)는 컨트롤러(410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Ⅰ: 제1 영역 Ⅱ: 제2 영역
10: 기판 11: 소자 분리 영역
20: 제1 더미 게이트막 패턴 21: 제1 게이트 절연막 패턴
23: 제1 스페이서 23a, 23b: 제1 및 제2 서브 스페이서
30: 제2 더미 게이트막 패턴 31: 제2 게이트 절연막 패턴
33: 제2 스페이서 33a, 33b: 제3 및 제4 서브 스페이서
40: 제1 절연막 45: 스트레스 라이너
50: 제1 트렌치 55: 제2 트렌치
60: 제1 고유전율막
60a, 60b: 제1-1 및 제1-2 고유전율막 패턴
70, 70': 제1 메탈 게이트막
70a, 70b: 제1-1 및 제1-2 메탈 게이트막 패턴
80: 마스크막 90: 희생 게이트막
90a, 90b: 제1 및 제2 희생 게이트막 패턴
100: 제2 메탈 게이트막
100a, 100b: 제2-1 및 제2-2 메탈 게이트막 패턴
110a, 110b: 제1 및 제2 블로킹막 패턴
120: 제1 게이트 구조물 130: 제2 게이트 구조물
140: 제2 고유전율막 150: 층간 절연막
150a, 150b: 제1 및 제2 층간 절연막 패턴
160: 실리사이드 패턴 170: 제2 절연막
180: 제3 절연막 190: 자기-정렬 컨택

Claims (10)

  1. 기판 상에, 트렌치를 포함하는 절연막을 형성하고,
    상기 트렌치의 측면 및 바닥면을 따라서 고유전율막 패턴을 형성하고,
    상기 고유전율막 패턴의 상면을 따라서 제1 메탈 게이트막 패턴을 형성하되, 상기 기판으로부터 상기 절연막의 노출된 상면까지의 제1 높이는, 상기 기판으로부터 상기 트렌치의 측면에 인접한 상기 제1 메탈 게이트막 패턴의 상면까지의 제2 높이보다 높고,
    상기 제1 메탈 게이트막 패턴 및 상기 절연막 상에 제2 메탈 게이트막을 형성하고,
    상기 절연막의 적어도 일부가 노출되도록 상기 제2 메탈 게이트막을 제거하는 평탄화 공정을 수행하여, 상기 제1 메탈 게이트막 패턴 상에 위치하는 제2 메탈 게이트막 패턴을 형성하되, 상기 제2 메탈 게이트막 패턴은 T형의 단면을 갖고, 상기 제2 메탈 게이트막 패턴은 상기 제1 메탈 게이트막 패턴으로 부분적으로 채워진 상기 트렌치를 완전히 채우고, 상기 T형의 단면의 하면은 상기 제1 메탈 게이트막 패턴과 직접 접하고, 상기 T형의 단면의 측면의 일부는 상기 제1 메탈 게이트막 패턴과 직접 접하지 않고,
    상기 제2 메탈 게이트막 패턴의 노출면을 산화시켜 상기 제2 메탈 게이트막 패턴 상에 블로킹막 패턴을 형성하는 것을 포함하되,
    상기 고유전율막 패턴의 측면은 상기 블로킹막 패턴의 측면 및 상기 제2 메탈 게이트막 패턴의 측면과 직접 접하고,
    상기 제2 메탈 게이트막 패턴은 상기 제1 메탈 게이트막 패턴 및 상기 고유전율막 패턴과 직접 접하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 메탈 게이트막 패턴을 형성하는 것과 상기 블로킹막 패턴을 형성하는 것은, 상기 평탄화 공정에 의해 동시에 수행되는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 평탄화 공정은 산화 공정을 포함하며, 상기 블로킹막 패턴은 산화막인 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 메탈 게이트막 패턴을 형성하는 것은, 상기 트렌치의 측면 및 바닥면을 따라서 U형의 단면을 갖도록 상기 제1 메탈 게이트막 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 블로킹막 패턴과 상기 제1 메탈 게이트막 패턴 사이에 상기 제2 메탈 게이트막 패턴이 위치하는 반도체 장치의 제조 방법.
  7. 기판 상에, 트렌치를 포함하는 절연막을 형성하고,
    상기 트렌치의 측면 및 바닥면을 따라서 고유전율막 패턴을 형성하고,
    상기 고유전율막 패턴 상에 제1 메탈 게이트막 패턴을 형성하고,
    상기 제1 메탈 게이트막 패턴 상에 희생 게이트막 패턴을 형성하고,
    상기 희생 게이트막 패턴을 제거하면서, 동시에 상기 제1 메탈 게이트막 패턴의 측면의 높이가 낮아지도록 상기 제1 메탈 게이트막 패턴의 측면의 일부를 제거하고,
    상기 제1 메탈 게이트막 패턴 및 상기 절연막 상에 제2 메탈 게이트막을 형성하고,
    상기 절연막의 적어도 일부가 노출되도록 상기 제2 메탈 게이트막을 제거하여, 상기 제1 메탈 게이트막 패턴 상에 위치하는 제2 메탈 게이트막 패턴을 형성하고,
    상기 제2 메탈 게이트막 패턴의 노출면을 덮는 블로킹막 패턴을 형성하는 것을 포함하되,
    상기 제2 메탈 게이트막 패턴은 상기 제1 메탈 게이트막 패턴과 직접 접하고,
    상기 고유전율막 패턴의 측면은 상기 블로킹막 패턴의 측면 및 상기 제2 메탈 게이트막 패턴의 측면과 직접 접하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 희생 게이트막 패턴을 제거하면서 상기 제1 메탈 게이트막 패턴의 측면의 일부를 제거하는 것은, 상기 제1 메탈 게이트막 패턴 보다 상기 희생 게이트막 패턴에 대하여 식각 선택비가 높은 공정 조건 하에서 상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 희생 게이트막 패턴은 실리콘 질화막 패턴 및 카본막 패턴 중 적어도 어느 하나를 포함할 수 있고,
    상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 것은, 반응성 이온 식각 공정을 이용하여 상기 희생 게이트막 패턴 및 상기 제1 메탈 게이트막 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 반응성 이온 식각 공정을 수행한 후, 상기 제2 메탈 게이트막을 형성하기 전에, 인산을 이용하여 잔존하는 상기 희생 게이트막 패턴을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
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