JP2008053720A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】実施例に係る半導体素子は、トランジスタが形成されたトランジスタ層を備える第１基板と、金属配線が形成された金属配線層を備える第２基板と、前記第１基板に形成されたトランジスタと前記第２基板に形成された金属配線とを電気的に連結する連結電極と、を含む。
【選択図】図３

Description

実施例は、半導体素子及びその製造方法に関する。
半導体素子の製造工程は、半導体基板にトランジスタ層を形成する工程（基板工程またはＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ Ｏｆ Ｌｉｎｅ）工程）と金属配線層を形成する工程（配線工程またはＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）工程）とに大別される。
しかし、半導体基板またはシリコンウェハー上にトランジスタを形成する工程から金属電極配線を連結し絶縁させる工程まで、全てウェハー上で順次に行うため、半導体素子の製造に大分多い時間が所要されている。
実施例は、上述の問題点に鑑みてなされたもので、その目的は、製造工程を単純化し製造効率を向上させることができる半導体素子及びその製造方法を提供することにある。
実施例に係る半導体素子は、トランジスタが形成されたトランジスタ層を備える第１基板と、金属配線が形成された金属配線層を備える第２基板と、前記第１基板に形成されたトランジスタと前記第２基板に形成された金属配線とを電気的に連結する連結電極と、を含む。
また、実施例に係る半導体素子の製造方法は、トランジスタが形成されたトランジスタ層を備える第１基板と、金属配線が形成された金属配線層を備える第２基板とを提供するステップと、前記第１基板の上に前記第２基板を形成し、前記トランジスタと前記金属配線とを電気的に連結するステップと、を含む。
実施例に係る半導体素子及びその製造方法によれば、製造工程が単純化し、製造効率が向上する効果が得られる。
以下、添付図面に基づき実施例を詳細に説明する。
実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパタンの「上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）」に、または「下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）」に形成されると記載される場合に、その意味は、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成されると解釈可能で、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成されるとも解釈し得る。したがって、その意味は実施例の技術的思想により判断するべきである。
実施例では、トランジスタ層が備えられた第１基板と金属配線層が備えられた第２基板を別々に製造し、前記第１基板と前記第２基板を積層形成することで、半導体素子を効率良く製造できる方案を提示しようとする。前記第１基板に形成されたトランジスタと前記第２基板に形成された金属配線は、連結電極により電気的に連結されることができる。
図１は、実施例に係る半導体素子の製造方法によりトランジスタ層が形成された基板を示す図面である。
実施例に係る半導体素子の製造方法によると、図１に示すように、トランジスタ層１１０及び金属配線層１２０を含む第１基板１００を製造する。前記トランジスタ層１１０には、トランジスタ１１５が形成されている。前記トランジスタ１１５は、コンタクトプラグ１１７により、前記金属配線層１２０に形成された金属配線１２１と電気的に連結されることができる。
図１には、トランジスタ層１１０の上に一つの金属配線層１２０が形成された場合を基準に図示している。しかし、実施例に係る半導体素子の製造方法によれば、複数の金属配線層を形成することもでき、また、コンタクトプラグ１１７を形成する工程までだけ行うこともできる。
図２は、実施例に係る半導体素子の製造方法により金属配線層が形成された基板を示す図面である。
実施例に係る半導体素子の製造方法によると、図２に示すように、半導体基板２０５、貫通電極２０７、第１金属配線層２１０、第２金属配線層２２０、第３金属配線層２３０、第４金属配線層２４０、第５金属配線層２５０及び第６金属配線層２６０を含む第２基板２００を製造する。
前記第１〜第６金属配線層２１０〜２６０は、信号処理のための配線を形成することができる。ここでは、前記第１〜第６金属配線層２１０〜２６０が形成された場合を例として図示しているが、金属配線層の数は、設計によって減少または増加することができる。
前記第２基板２００を製造する過程を簡略に説明する。
まず、前記半導体基板２０５を貫通する貫通電極２０７を形成する。前記貫通電極２０７は、前記半導体基板２０５に対するパターニング工程、エッチング工程、メタル形成工程、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程などを順次に行うことにより形成できる。このような工程は既に公知されており、実施例の主要関心事ではないので、ここではその詳細な説明は省略する。
ここで、前記貫通電極２０７は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕなどの物質から選択された何れか一つ以上の物質で形成できる。前記貫通電極２０７は、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、蒸発（ｅｖａｐｏｒａｔｉｏｎ）、ＥＣＰ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｐｌａｔｉｎｇ）などの方法により蒸着されることができる。また、前記貫通電極２０７のバリア金属としては、ＴａＮ、Ｔａ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどを用いることができ、ＣＶＤ、ＰＶＤ、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法により形成することができる。
続いて、前記半導体基板２０５の上に、少なくとも一つの金属配線層を形成する。このとき、前記半導体基板２０５の上に形成された金属配線層の最下部金属配線が前記貫通電極２０７と電気的に連結されるように、金属配線層を形成する。このような金属配線層を形成する方法は、ダマシン工程を含めて様々な方法が提示されているので、ここではその詳細な説明は省略する。
前記金属配線層を成す金属配線は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕなどの物質から選択された何れか一つ以上の物質で形成できる。前記金属配線層を成す金属配線は、ＣＶＤ、ＰＶＤ、蒸発、ＥＣＰなどの方法により蒸着されることができる。また、前記金属配線のバリア金属としては、ＴａＮ、Ｔａ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどを用いることができ、ＣＶＤ、ＰＶＤ、ＡＬＤなどの方法により形成することができる。
一方、実施例に係る半導体素子の製造方法によると、半導体基板２０５の上に少なくとも一つの金属配線層を先に形成し、その後前記半導体基板２０５を貫通して金属配線と連結される貫通電極２０７を形成することもできる。
このように製造された前記第１基板１００と前記第２基板２００を、図３に示すように、積層形成する。図３は、実施例に係る半導体素子の製造方法によりトランジスタ層及び金属配線層が形成された半導体素子を示す図面である。
実施例に係る半導体素子は、図３に示すように、第１基板１００、第２基板２００及び連結電極３００を含む。前記連結電極３００は、前記第１基板１００に形成されたトランジスタと前記第２基板２００に形成された金属配線とを連結する。前記連結電極３００は、前記第２基板２００に形成された貫通電極２０７を介して、前記第２基板２００に形成された金属配線と電気的に連結される。前記連結電極３００は、前記第１基板１００のトランジスタと連結される。
このように、ＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）を用いて、半導体素子を製造する場合には、次のような長所がる。
トランジスタ層を形成するための第１基板製造工程と金属配線層を形成するための第２基板製造工程が別々に行われることで、金属配線層製造のための第２基板製造工程にエラーが発生する場合にも、トランジスタ層が形成された第１基板の廃棄を防止することができる。
金属配線層製造工程（ＢＥＯＬ工程）をトランジスタ層製造工程（ＦＥＯＬ）と分離して行うことができるので、金属配線層を形成するための工程から影響を受けないトランジスタ層を形成することができる。
金属配線層製造工程だけを別途に行うので、金属配線層工程に使われる熱工程の温度範囲に対する選択の自由度を確保することができる。
実施例に係る半導体素子の製造方法によりトランジスタ層が形成された基板を示す図面である。 実施例に係る半導体素子の製造方法により金属配線層が形成された基板を示す図面である。 実施例に係る半導体素子の製造方法によりトランジスタ層及び金属配線層が形成された半導体素子を示す図面である。
符号の説明
１００：第１基板
１１０：トランジスタ層
１２０：金属配線層
２００：第２基板
２０５：半導体基板
２０７：貫通電極
２１０〜２６０：第１〜第６金属配線層

Claims (14)

  1. トランジスタが形成されたトランジスタ層を備える第１基板と、
    金属配線が形成された金属配線層を備える第２基板と、
    前記第１基板に形成されたトランジスタと前記第２基板に形成された金属配線とを電気的に連結する連結電極と、を含むことを特徴とする半導体素子。
  2. 前記第１基板は、
    半導体基板にトランジスタが形成されたトランジスタ層と、
    前記トランジスタ層の上に形成された金属配線層と、を含むことを特徴とする請求項１に記載の半導体素子。
  3. 前記第１基板は、
    半導体基板にトランジスタが形成されたトランジスタ層と、
    前記トランジスタに連結されたコンタクトプラグと、を含むことを特徴とする請求項１に記載の半導体素子。
  4. 前記第２基板は、
    半導体基板の上に金属配線が形成された金属配線層と、
    前記金属配線に連結され、前記半導体基板を貫通して形成された貫通電極と、を含むことを特徴とする請求項１に記載の半導体素子。
  5. 前記金属配線と前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項４に記載の半導体素子。
  6. 前記連結電極は、前記貫通電極を介して、前記第２基板に形成された金属配線と電気的に連結されることを特徴とする請求項４に記載の半導体素子。
  7. トランジスタが形成されたトランジスタ層を備える第１基板と、金属配線が形成された金属配線層を備える第２基板とを提供するステップと、
    前記第１基板の上に前記第２基板を形成し、前記トランジスタと前記金属配線とを電気的に連結するステップと、を含むことを特徴とする半導体素子の製造方法。
  8. 前記トランジスタと前記金属配線は、連結電極を介して電気的に連結されることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記第１基板を形成するステップは、
    半導体基板にトランジスタが形成されたトランジスタ層を形成するステップと、
    前記トランジスタ層の上に金属配線層を形成するステップと、を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記第１基板を形成するステップは、
    半導体基板にトランジスタを形成するステップと、
    前記トランジスタに連結されたコンタクトプラグを形成するステップと、を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  11. 前記第２基板を形成するステップは、
    半導体基板を貫通する貫通電極を形成するステップと、
    前記半導体基板の上に形成され、前記貫通電極と連結される金属配線を形成するステップと、を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  12. 前記第２基板を形成するステップは、
    半導体基板の上に金属配線を形成するステップと、
    前記金属配線と連結され、前記半導体基板を貫通する貫通電極を形成するステップと、を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  13. 前記連結電極は、前記貫通電極を介して、前記金属配線と電気的に連結されることを特徴とする請求項１１に記載の半導体素子の製造方法。
  14. 前記金属配線と前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
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