KR100470945B1 - 반도체 소자의 도전 배선 형성 방법 - Google Patents

Abstract

반도체 구성 요소가 형성된 반도체 기판을 제공하는 단계; 상기 반도체 구성 요소를 포함하는 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막의 일부를 제거하여 콘택홀을 형성한 후 상기 콘택홀을 통해 상기 반도체 구성 요소와 연결되는 금속 플러그를 형성하는 단계; 상기 금속 플러그를 포함하는 전체 구조 상부에 광 반응성 폴리머를 형성하는 단계; 상기 광 반응성 폴리머의 일부에 광을 주사하여 광이 주사된 영역이 상기 금속 플러그와 연결되는 트랜치 형태의 도전 배선이 되도록하는 단계를 포함하여 이루어진 반도체 소자의 도전 배선 형성 방법이 개시된다.

Description

반도체 소자의 도전 배선 형성 방법{Method of forming a conductive line in a semiconductor device}

본 발명은 반도체 소자의 도전 배선 형성 방법에 관한 것으로, 특히 광 반응성 폴리머를 이용한 반도체 소자의 도전 배선 형성 방법에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 다층 배선 구조를 가지는 금속 배선층이 필요하게 되고, 또한 금속 배선 사이의 간격이 점차 좁아지고 있다. 이에 따라, 동일층 상에서 서로 인접한 금속 배선층 사이 또는 상하로 인접한 각 배선층 사이에 존재하는 기생 저항(R) 및 커패시턴스(C) 성분들이 가장 중요한 문제로 되었다.

금속 배선 시스템에서 기생 저항 및 커패시턴스 성분들은 RC에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 성능을 열화시킨다. 또한, 배선층간에 존재하는 기생 저항 및 커패시턴스 성분들은 칩의 총 전력 소모량을 증가시키고 신호누설량을 증가시킨다.

따라서, 초고집적 반도체 소자에 있어서 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다.

RC가 작은 고성능의 다층 배선 구조를 형성하기 위하여는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나 유전율이 낮은 절연막을 사용할 필요가 있다.

금속 배선층에서의 저항을 낮추기 위하여, 금속 배선층을 형성하는 금속 재료로서 비저항이 낮은 금속, 예를 들면 구리를 사용하는 연구가 현재 활발하게 진행되고 있다.

구리 배선은 사진 식각 기술에 의하여 직접 패터닝하여 얻기는 어렵다. 따라서, 구리 배선을 형성하기 위하여 다마신 공정을 주로 이용하고 있다.

도 1a 내지 도 1i를 참조하여 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기로 한다.

도 1a 를 참조하면, 반도체 기판(10)상에 소자 분리를 위한 트렌치형 소자 분리막(20)이 형성된다. 반도체 기판(10)상부에 게이트 산화막(30)및 게이트 전극(40)이 형성되고, LDD 이온 주입 공정 후 게이트 전극(40)의 측벽에 스페이서(40)가 형성된다. 이후, 소스 및 드레인(도시안됨)형성을 위한 이온 주입 공정을 실시하여 트랜지스터가 형성된다.

도 1b를 참조하면, 트랜지스터를 포함한 전체 구조 상부에 산화막과 같은 프리-메탈 유전체막(Pre-metal dielectric film:PMD; 60)을 증착한 후 평탄화 공정(CMP)을 실시한다.

도 1c 를 참조하면, 게이트 전극(40)및 소스/드레인을 개방하기 위해 유전체막(30)의 일부를 제거하여 콘택홀(170a, 170b, 170c)을 형성한다.

도 1d 와 관련하여, 콘택홀( 170a, 170b, 170c)을 포함한 전체 구조 상부에 Ti/TiN과 같은 베리어 메탈(80)이 얇게 증착되고 콘택홀(170a, 170b, 170c)이 완전히 매립될 수 있도록 텅스텐과 같은 금속층(90)이 형성된다.

도 1e와 관련하여, 유전체막(60)이 노출될까지 평탄화 공정을 실시하여 금속 플러그(100)를 형성한다.

도 1f와 관련하여, 전체 구조의 상부에 SiN 또는 SiC와 같은 확산 방지막(110), 저유전 상수를 갖는 SiO₂ 또는 SiOC와 같은 층간 절연막(120) 및 SiO₂와 같은 캐핑층(130)을 형성한다.

도 1g와 관련하여, 금속 플러그(100)를 노출시키기 위해 캐핑층, 층간절연막 및 확산 방지막(130, 120 및 110)의 일부를 제거하여 트랜치(140)를 형성한다.

도 1h와 관련하여, 트랜치(140)를 포함한 전체구조의 상부에 Ta 또는 TaN과 같은 베리어 메탈(180)을 얇게 형성한 후 트랜치(140)가 완전히 매립되도록 구리(150)를 전기 도금법으로 형성한다.

도 1i는 캐핑층(130)이 노출될 때까지 평탄화 공정(CMP)을 실시하여 구리 금속 배선(160)을 형성한 상태의 단면도이다.

상술한 금속 배선 형성 공정은 공정이 복잡할 뿐 아니라 공정 수가 많아 비용이 많이 소비되는 단점이 있다.

따라서 본 발명은 상술한 단점을 해소 할 수 있는 반도체 소자의 도전 배선 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 도전 배선 형성 방법은 반도체 구성 요소가 형성된 반도체 기판을 제공하는 단계;

상기 반도체 구성 요소를 포함하는 반도체 기판 상에 절연막을 형성하는 단계;

상기 절연막의 일부를 제거하여 콘택홀을 형성한 후 상기 콘택홀을 통해 상기 반도체 구성 요소와 연결되는 금속 플러그를 형성하는 단계;

상기 금속 플러그를 포함하는 전체 구조 상부에 광 반응성 폴리머를 형성하는 단계;

상기 광 반응성 폴리머의 일부에 광을 주사하여 광이 주사된 영역이 상기 금속 플러그와 연결되는 트랜치 형태의 도전 배선이 되도록하는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법을 설명하기 위한 단면도이다.

도 2a 를 참조하면, 반도체 기판(10)상에 소자 분리를 위한 트렌치형 소자 분리막(20)이 형성된다. 반도체 기판(10)상부에 게이트 산화막(30)및 게이트 전극(40)이 형성되고, LDD 이온 주입 공정 후 게이트 전극(40)의 측벽에 스페이서(40)가 형성된다. 이후, 소스 및 드레인(도시안됨)형성을 위한 이온 주입 공정을 실시하여 트랜지스터가 형성된다.

도 2b를 참조하면, 트랜지스터를 포함한 전체 구조 상부에 산화막과 같은 프리-메탈 유전체막(Pre-metal dielectric film:PMD; 60)을 증착한 후 평탄화 공정(CMP)을 실시한다.

도 2c 를 참조하면, 게이트 전극(40)및 소스/드레인을 개방하기 위해 유전체막(30)의 일부를 제거하여 콘택홀(170a, 170b, 170c)을 형성한다.

도 2d 와 관련하여, 콘택홀( 170a, 170b, 170c)을 포함한 전체 구조 상부에 Ti/TiN과 같은 베리어 메탈(80)이 얇게 증착되고 콘택홀(170a, 170b, 170c)이 완전히 매립될 수 있도록 텅스텐과 같은 금속층(80)이 형성된다.

도 2e와 관련하여, 유전체막(60)이 노출될까지 평탄화 공정을 실시하여 금속 플러그(100)를 형성한다.

도 2f와 관련하여, 금속층(80)을 포함한 전체 구조 상부에 광 반응성 폴리머(200)가 스핀온(spin on)방식으로 3000Å의 두께로 형성된다. 광 반응성 폴리머(200)는 광 반응 후 전도성 특성을 갖게 되는 물질이다. 이후, 광 반응성 폴리머(200)상부에 비광투과성 폴리머(210)가 형성된다. 비 광투과성 폴리머(210) 상부에는 트랜치 형태의 포토레지스트 패턴(220)이 형성된다. 포토레지스트 패턴(220)에 의해 금속 플러그(100)와 대응하는 부분의 비광투과성 폴리머(210)가 노출된다.

도 2g 는 포토레지스트 패턴(220)을 마스크로 한 에칭 공정에 의해 노출된 비광투과성 폴리머(210)를 제거하여 트랜치 형태의 폴리머 패턴(230)을 형성한다. 이후, 포토레지스트 패턴(220)을 제거한 후 UV(Ultra violet)또는 DUV(Deep ultra violet)램프를 이용한 광을 광 반응성 폴리머(210)에 주사시켜 노출된 광 반응성 폴리머(200)가 전도성을 갖도록 한다.

도 1h 는 잔류하는 비광투과성 폴리머(210)을 제거하여 도전 배선(240)을 형성한 상태의 단면도를 나타낸다.

상술한 공정에서는 종래와 달리 확산 방지막, 층간 절연막, 캐핑층, 트랜치 및 구리 배선 형성 공정 없이 다마신 구조의 도전 배선을 형성할 수 있다.

상술한 바와 같이 본 발명에 의하면 광 반응성 폴리머를 이용하여 도전 배선을 형성하므로써 공정이 간단해지고 제조 비용이 감소되는 효과가 있다.

본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

도 1a 내지 도 1i는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.

도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법을 설명하기 위한 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

10: 반도체 기판 20: 소자 분리막

30: 게이트 산화막 40: 게이트 전극

50: 스페이서 60: 유전체막

80: 베리어 메탈 90: 금속층

100: 금속 플러그 200: 광 반응성 폴리머

210: 비광투과성 폴리머 220:포토레지스트 패턴

240: 도전 배선

Claims (5)

1. 반도체 구성 요소가 형성된 반도체 기판을 제공하는 단계;

   상기 반도체 구성 요소를 포함하는 반도체 기판 상에 절연막을 형성하는 단계;

   상기 절연막의 일부를 제거하여 콘택홀을 형성한 후 상기 콘택홀을 통해 상기 반도체 구성 요소와 연결되는 금속 플러그를 형성하는 단계;

   상기 금속 플러그를 포함하는 전체 구조 상부에 광 반응성 폴리머를 형성하는 단계;

   상기 광 반응성 폴리머의 일부에 광을 주사하여 광이 주사된 영역이 상기 금속 플러그와 연결되는 트랜치 형태의 도전 배선이 되도록하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
2. 제 1 항에 있어서,

   상기 광 반응성 폴리머의 일부에 광을 주사하기 위해 트랜치 형태의 비광투과성 패턴을 상기 광 반응성 폴리머의 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
3. 제 1 항에 있어서,

   상기 광 반응성 폴리머는 대략 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
4. 제 1 항에 있어서,

   상기 광 반응성 폴리머는 스핀온 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
5. 제 1 항에 있어서,

   상기 광은 UV 또는 DUV램프에 의해 생성되는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.