JP2008053711A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】実施例に係る半導体素子は、インダクタセル３１１が形成された第１基板３００と、トランジスタと配線を備えるＲＦ素子回路部が形成された第２基板５００と、前記インダクタセル３１１と前記ＲＦ素子回路部とを電気的に連結する連結電極６００と、を備える。
【選択図】図４

Description

実施例は、半導体素子及びその製造方法に関する。
インダクタ（Ｉｎｄｕｃｔｏｒ）は、高周波の受信／発信のための回路の一要素（ｅｌｅｍｅｎｔ）であって、回路内でコイルのような役割をする。
かかるインダクタは、無線通信市場の拡大と共に浮上しているＲＦ素子及びアナログ素子に必須的に使用される。
実施例は、上述の問題点に鑑みてなされたもので、その目的は、製造工程を単純化し製造効率を向上させることができる半導体素子及びその製造方法を提供することにある。
上記目的を達成すべく、実施例に係る半導体素子は、インダクタセルが形成された第１基板と、トランジスタと配線を備えるＲＦ素子回路部が形成された第２基板と、前記インダクタセルと前記ＲＦ素子回路部とを電気的に連結する連結電極と、を含む。
また、実施例に係る半導体素子の製造方法は、インダクタセルが形成された第１基板と、トランジスタと配線を備えるＲＦ素子回路部が形成された第２基板とを提供するステップと、前記第２基板の上に前記第１基板を積層形成し、前記インダクタセルと前記ＲＦ素子回路部とを電気的に連結するステップと、を含む。
実施例に係る半導体素子及びその製造方法によれば、製造工程が単純化し、製造効率が向上する効果が得られる。
以下、添付図面に基づき実施例を詳細に説明する。実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパタンの「上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）」に、または「下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）」に形成されると記載される場合に、その意味は、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成されると解釈可能で、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成されるとも解釈され得る。したがって、その意味は実施例の技術的思想により判断するべきである。
実施例では、インダクタセルが形成された第１基板とＲＦ素子回路部が形成された第２基板を別々に製造し、前記第１基板と前記第２基板を積層形成することで、インダクタが備えられた半導体素子を効率良く製造できる方案を提示しようとする。前記第１基板に形成されたインダクタセルと前記第２基板に形成されたＲＦ素子回路部は、連結電極により電気的に連結されることができる。ここで、インダクタセルとは、インダクタが形成された領域を意味する。インダクタセル内には、螺旋（ｓｐｉｒａｌ）状の金属パターンが形成されることができる。
図１は、実施例に係る半導体素子の製造方法によりインダクタセルが形成された基板を示す図面であって、図２は、実施例に係る半導体素子の製造方法によりインダクタセルが形成された基板を示す断面図である。
実施例に係る半導体素子の製造方法によると、図１及び図２に示すように、インダクタセル３１１、貫通電極３１３を含む第１基板３００を製造する。
まず、半導体基板３１０に絶縁膜３１５を形成し、インダクタ形成のためのパターニングを行う。エッチング工程を行った後、インダクタバリア金属蒸着及びインダクタ金属膜の充填を行う。結果物に対する化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を行うことで、インダクタセル３１１を形成する。
そして、前記インダクタセル３１１に連結され前記半導体基板３１０を貫通する貫通電極３１３を形成する。前記貫通電極３１３は、前記半導体基板３１０にパターニング工程、エッチング工程、メタル形成工程、ＣＭＰ工程などを順次に行うことにより形成できる。このような工程は既に公知されており、実施例の主要関心事ではないので、ここではその詳細な説明は省略する。
前記インダクタセル３１１及び貫通電極３１３は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕなどの物質から選択された何れか一つ以上の物質で形成できる。前記インダクタセル３１１及び貫通電極３１３は、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、蒸発（ｅｖａｐｏｒａｔｉｏｎ）、ＥＣＰ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｐｌａｔｉｎｇ）などの方法により蒸着されることができる。また、前記インダクタセル３１１及び貫通電極３１３のバリア金属としては、ＴａＮ、Ｔａ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどを用いることができ、ＣＶＤ、ＰＶＤ、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法により形成することができる。
続いて、前記インダクタセル３１１の上に、保護膜３１７を形成する。
図３は、実施例に係る半導体素子の製造方法によりＲＦ素子回路部が形成された基板を示す図面である。
実施例に係る半導体素子の製造方法によると、図３に示すように、トランジスタ層５１０、第１メタル層５２０、第２メタル層５３０及び第３メタル層５４０を含む第２基板５００を製造する。
前記トランジスタ層５１０と前記第１、第２、第３メタル層５２０、５３０、５４０は、信号処理のためのＲＦ素子回路部を形成することができる。ここでは、前記第１、第２、第３メタル層５２０、５３０、５４０が形成された例を図示しているが、メタル層の数は設計によって少なくなったり、または多くなり得る。
このように製造された前記第１基板３００と前記第２基板５００を、図４に示すように、積層形成する。図４は、実施例に係る半導体素子の製造方法によりインダクタが形成された半導体素子を示す図面である。
実施例に係るインダクタが備えられた半導体素子は、図４に示すように、第１基板３００、第２基板５００及び連結電極６００を含む。前記連結電極６００は、前記第１基板３００に形成されたインダクタセル３１１と前記第２基板５００に形成されたＲＦ素子回路部とを連結する。前記連結電極６００は、前記第１基板３００に形成された貫通電極３１３を介して、前記インダクタセル３１１と電気的に連結される。前記連結電極６００は、ＲＦ素子回路部を構成する前記第３メタル層５４０をなす最上部電極と連結される。
このように、ＳｉＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）を用いて、インダクタが備えられた半導体素子を製造する場合には、次のような長所がある。
インダクタセルを製造するための第１基板製造工程とトランジスタ及び金属配線形成のための第２基板製造工程が別々に行われることで、インダクタセル製造のための第１基板製造工程にエラーが発生する場合にも、トランジスタ及び金属配線が形成された第２基板の廃棄を防止することができる。
また、インダクタがトランジスタ及びＲＦ素子回路部と、貫通電極により、遠く離れた状態で連結されるので、インダクタンスによる素子のクロストーク（ｃｒｏｓｓ ｔａｌｋ）を減少させることができる。よって、インダクタが備えられたＲＦ半導体素子の特性を向上させることができる。
さらに、インダクタセルが形成された基板を別途に製造することで、インダクタのライブラリ化が可能となる。
インダクタセルの製造工程をトランジスタ及び金属配線の製造工程と分離して行えるので、インダクタセルの製造工程から影響されないＲＦ素子回路部を形成することができる。
実施例に係る半導体素子の製造方法によりインダクタセルが形成された基板を示す図面である。 実施例に係る半導体素子の製造方法によりインダクタセルが形成された基板を示す断面図である。 実施例に係る半導体素子の製造方法によりＲＦ素子回路部が形成された基板を示す図面である。 実施例に係る半導体素子の製造方法によりインダクタが形成された半導体素子を示す図面である。
符号の説明
３００：第１基板
３１０：半導体基板
３１１：インダクタセル
３１３：貫通電極
３１５：絶縁膜
３１７：保護膜
５００：第２基板
５１０：トランジスタ層
５２０：第１メタル層
５３０：第２メタル層
５４０：第３メタル層
６００：連結電極

Claims (10)

  1. インダクタセルが形成された第１基板と、
    トランジスタと配線を備えるＲＦ素子回路部が形成された第２基板と、
    前記インダクタセルと前記ＲＦ素子回路部とを電気的に連結する連結電極と、を含むことを特徴とする半導体素子。
  2. 前記第１基板は、
    半導体基板の上に形成されたインダクタセルと、
    前記インダクタセルと連結され、前記半導体基板を貫通して形成された貫通電極と、を含むことを特徴とする請求項１に記載の半導体素子。
  3. 前記連結電極は、前記貫通電極を介して前記インダクタセルと電気的に連結されることを特徴とする請求項２に記載の半導体素子。
  4. 前記第２基板は、
    半導体基板にトランジスタが形成されたトランジスタ層と、
    前記トランジスタ層の上に形成されたメタル層と、を含むことを特徴とする請求項１に記載の半導体素子。
  5. 前記インダクタセルと前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項２に記載の半導体素子。
  6. インダクタセルが形成された第１基板と、トランジスタと配線を備えるＲＦ素子回路部が形成された第２基板とを提供するステップと、
    前記第２基板の上に前記第１基板を積層形成し、前記インダクタセルと前記ＲＦ素子回路部とを電気的に連結するステップと、を含むことを特徴とする半導体素子の製造方法。
  7. 前記第１基板を形成するステップは、
    半導体基板にインダクタセルを形成するステップと、
    前記インダクタセルに連結され、前記半導体基板を貫通する貫通電極を形成するステップと、を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記インダクタセルと前記ＲＦ素子回路部は、連結電極を介して電気的に連結されることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記連結電極は、前記貫通電極を介して前記インダクタセルと電気的に連結されることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記インダクタセルと前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
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