TW202333333A - 半導體晶粒、半導體裝置及形成半導體晶粒的方法 - Google Patents

半導體晶粒、半導體裝置及形成半導體晶粒的方法 Download PDF

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Abstract

提供一種半導體晶粒。半導體晶粒包括配置在半導體基板的前側的複數個電晶體和導電結構。導電結構的頂面接觸半導體基板的前側，且導電結構的底面接觸半導體基板的背側。進一步，半導體晶粒包括附接到半導體基板的背側的背側金屬化層堆疊。佈線結構的第一部分形成在背側金屬化層堆疊的第一金屬化層中，並且佈線結構的第二部分形成在背側金屬化層堆疊的第二金屬化層中。進一步，在佈線結構的第一部分與佈線結構的第二部分之間形成錐形垂直連接，其中第一金屬化層比第二金屬化層更靠近半導體基板。錐形垂直連接的寬度朝向第一金屬化層增加。

Description

半導體晶粒、半導體裝置及形成半導體晶粒的方法
本揭露涉及半導體裝置領域。具體而言，範例涉及半導體晶粒、半導體裝置和形成半導體晶粒的方法。
先進半導體技術的縮小對於製造具有新的和改進的功能的矽晶粒是強制性的。這種縮小受到信號輸入/輸出(I/O)及/或由於元件(例如，通孔)覆蓋區而導致的矽晶粒的功率功能的限制。舉例而言，藉由後段製程(BEOL)堆疊的連接可能很長，並且在高功率和高切換率下難以實現。此外，此連接可能受到電流變化率的限制，該連接可以提供不會導致功能失效的電流下降或尖峰。通孔大小、銅厚度和路徑長度是BEOL堆疊的限制因子。因此，可能需要以改進的概念為矽晶粒供電。
及
現在將參考其中說明一些範例的圖式以更全面地描述各種範例。在圖式中，為了清楚起見，可能誇大線、層及/或區域的厚度。
因此，雖然進一步的範例能夠進行各種修改和替代形式，但其一些特定範例在圖式中示出並且隨後將被詳細描述。然而，這些詳細描述並不將進一步的範例限制為所描述的特定形式。進一步的範例可以涵蓋落入本揭露範圍內的所有修改、等效物和替代物。在貫穿圖式的描述中，相似的數字指的是相似或相同的元件，當彼此比較時他們可以是相同的或以修改的形式實現，同時提供相同或相似的功能性。
應當理解，當一個元件被指「連接」或「耦接」到另一個元件時，這些元件可以直接連接或耦接或經由一或多個中間元件連接或耦接。如果兩個元件A和B使用「或」組合，這應理解為揭示所有可能的組合，即只有A、只有B以及A和B。相同組合的替代用詞是「組合A和B的至少一個」。這同樣適用於超過兩個元件的組合。
此處為了描述特定範例而使用的術語並不旨在限制其他範例。每當使用諸如「一」、「一個」和「該」的單數形式並且僅使用單一元件而未明確地也未隱含地定義為強制性時，進一步的範例也可以使用複數個元件來實現相同的功能性。同樣，當功能性隨後被描述為使用多個元件來實現時，進一步的範例可以使用單一元件或處理實體來實現相同的功能。還應理解，用詞「包括」及/或「包含」在使用時指定所述特徵、整數、步驟、操作、製程、動作、元件及/或組件，但不排除存在或增加一或多個其他特徵、整數、步驟、操作、製程、動作、元件、組件及/或其任何組。
除非另有定義，本文中使用的所有用詞(包含技術和科學用詞)都具有範例所屬領域的通常含義。
圖1顯示半導體晶粒100的截面圖。半導體晶粒100包括配置在半導體基板112的前側的複數個電晶體133和導電結構140。導電結構142的頂面接觸半導體基板112的前側，且導電結構144的底面接觸半導體基板114的背側。進一步，半導體晶粒100包括附接到半導體基板114的背側的背側金屬化層堆疊120。背側金屬化層堆疊的佈線結構的第一部分152形成在背側金屬化層堆疊120的第一金屬化層122中，並且佈線結構的第二部分154形成在背側金屬化層堆疊120的第二金屬化層124中。此外，佈線結構的第一部分152與佈線結構的第二部分154之間形成錐形垂直連接156。第一金屬化層122比第二金屬化層124更靠近半導體基板110。錐形垂直連接156的寬度朝向第一金屬化層122增加。
藉由將背側金屬化層堆疊120附接到半導體基板110，可以提供複數個電晶體133的改進的電性連接及/或可以簡化製造程序。舉例而言，附接背側金屬化層堆疊120可避免形成貫穿基板通孔(TSV)或奈米TSV以電性連接複數個電晶體133或為其供電。因此，可以省略複數個電晶體133的連接與厚矽基板(這使得能夠改進翹曲並且在製造中更容易處理)的結構密度之間的權衡。舉例而言，奈米TSV的產生也需要非常薄的晶圓處理，這是一個複雜的製程，具有更高良率損失的風險，因為從矽基板114的背側在每個維度上碰到半導體基板110的導電線140具有挑戰性，可以藉由將背側金屬化層堆疊120附接到半導體基板110來省略。
背側金屬化層堆疊120可以與半導體基板110分開製造/處理。因此，產生背側金屬化層堆疊120的所有製程可以在例如最佳化的前端製程(FEOL)及/或獨立的功能製程節點上完成。舉例而言，可以形成將背側金屬化層堆疊120連接到半導體基板110的導電線140的接觸介面結構。由於接觸介面結構與半導體基板製造製程分開形成，因此可以藉由在將他們附接至半導體基板110之前廢棄低良率的背側金屬化層堆疊120(例如，形成在晶圓上)來提高總體組合良率，與到半導體基板110上的TSV製程相比，其中每個TSV缺陷都會導致直接的良率損失。因此，藉由與半導體基板110分開地製造/處理背側金屬化層堆疊120，可以增加半導體裝置製造的良率。
此外，可以在不影響(功能性)半導體基板110的情況下將用於改進半導體裝置100的功能性的附加材料(例如，用於帽蓋的特殊電介質或用於線圈的磁性材料)施加到背側金屬化層堆疊120中。以此方式，背側金屬化層堆疊120可以調整到不受由於半導體基板110的製程能力的缺乏的限制的使用情況。
導電結構140可以是導電線140或是可以包括導電線140。導電線140可以在垂直延伸到半導體基板110中的溝槽中橫向延伸。導電線140的頂面可以與半導體基板110的前側表面共面或是可以從半導體基板110的前側表面突出。導電線140的頂表面可以由一或多個通孔及/或一或多個接觸結構與一或多個電晶體接觸。導電線140可以延伸到半導體基板110的背側(如果該半導體基板是薄的)。在此情況下，導電結構140的底面可以是導電線140的底面。以這種方式，可以用較少的努力實現從前側到背側的連接，因為可以維持數量較低的必要的製程步驟。替代地，可以將貫穿基板通孔連接到導電線(例如，如果半導體基板是厚的)。舉例而言，貫穿基板通孔可以從導電線140的底面延伸到半導體基板的背側。在此情況下，導電結構140的底面可以是貫穿基板通孔的底面。
舉例而言，導電線140可由任何合適的導電材料形成，例如銅、銀、鎳、金、鋁、其他金屬或合金，或材料的組合。導電線140可以是導電走線。
舉例而言，導電結構150可由任何合適的導電材料形成，例如銅、銀、鎳、金、鋁、其他金屬或合金，或材料的組合。
儘管圖1(和其他圖式)說明半導體基板110中的導電線140和背側金屬化層堆疊120中的佈線結構150的具體數量和配置，這些只是說明性的，且任何合適的數量和配置皆可被使用。
在一些實施例中，導電線140及/或佈線結構150可以包括導電材料柱(例如金屬，例如銅)、鍍有導電材料的通孔、填充有導電材料的通孔、垂直或平面走線、導線、接觸結構、佈線結構或電信號沿其流動的任何其他導電走線，例如第一部分或第二部分分別在半導體基板114的前側112及/或背側接觸導電線140。其他導電元件可以設置在導電線140/佈線結構150中的多個不同通孔之間或周圍。舉例而言，佈線結構150可以包括在第一金屬化層122或第二金屬化層124中的至少一個中的佈線走線。舉例而言，佈線結構150可以包括層間電介質(ILD)層中的通孔。
如圖1中可見，佈線結構150包括錐形垂直連接156，例如錐形通孔。錐形垂直連接156的厚度在第一端157處大於在相對的第二端158處的厚度。第一端157比第二端158更靠近半導體基板114的背側。舉例而言，錐形垂直連接156具有錐形截面配置，其中錐形垂直連接壁逐漸變細，以便在從第一金屬化層122到第二金屬化層124的方向上形成減少的截面尺寸。
錐形垂直連接156可以直接與佈線結構的第一部分152及/或第二部分154電性連接。
半導體基板110可以包括任何類型的基板。舉例而言，半導體基板110可以包括或可以由以下材料的單晶組成，該材料可以包含但不限於矽、鍺、矽鍺、鍺錫、矽鍺錫或III-V族化合物半導體材料。半導體基板110可以是塊狀基板或可以是絕緣體上半導體SOI基板的一部分。
背側金屬化層堆疊120可以藉由直接接合(DB)製程附接到半導體基板114的背側，例如，背側金屬化層堆疊的前側(和半導體基板114的背側)可以包括DB區域。舉例而言，(混合)接合墊可以形成在背側金屬化層堆疊的前側上，例如，第一部分152可以是(混合)接合墊。如上所述，第一部分152(例如，(混合)接合墊)可以與半導體基板110製程分開形成，因此可以實現在厚的、良好的可處理基板(例如，晶圓)上預先對準需要的確切定位(例如，接觸在半導體基板114的背側的導電線140)。
如本文所用，用詞「直接接合」用於包含金屬對金屬接合技術(例如，銅對銅接合，或其中相對的DB介面的DB觸點先接觸，然後再進行加熱和壓縮的其他技術)和混合接合技術(例如，首先使相對的DB介面的DB電介質接觸，然後進行加熱和有時壓縮的技術，或使相對的DB介面的DB觸點和DB電介質實質上同時接觸，然後進行加熱和壓縮的技術)。在這些技術中，一DB介面處的DB觸點和DB電介質分別與另一DB介面處的DB觸點和DB電介質接觸，並且可以施加升高的壓力及/或溫度以引起接觸的DB觸點及/或接觸要接合的DB電介質。在一些實施例中，可以在不使用中間焊料或異向性導電材料的情況下實現這種接合，而在一些其他實施例中，可以在DB互連中使用薄焊料帽以適應平面性，並且這種焊料可以變成製程中DB區域中的金屬間化合物(IMC)。在一些實施例中，此接合可以藉由使用銅-銅接合來實現。與其他類型的互連相較，DB互連能夠可靠地傳導更高的電流；舉例而言，一些習知常規的焊料互連在電流流動時可能會形成大量易損壞的IMC，並且可能會限制穿過此類互連提供的最大電流以減輕機械故障。
DB電介質可以包含一或多種電介質材料，例如一或多種無機電介質材料。舉例而言，DB電介質可以包含矽和氮(例如，以氮化矽的形式)；矽和氧(例如，以氧化矽的形式)；矽、碳和氮(例如，以碳氮化矽的形式)；碳和氧(例如，以碳摻雜氧化物的形式)；矽、氧和氮(例如，以氮氧化矽的形式)；鋁和氧(例如，以氧化鋁的形式)；鈦和氧(例如，以氧化鈦的形式)；鉿和氧(例如，以氧化鉿的形式)；矽、氧、碳和氫(例如，以四乙基正矽酸鹽(TEOS)的形式)；鋯和氧(例如，以氧化鋯的形式)；鈮和氧(例如，以氧化鈮的形式)；鉭和氧(例如，以氧化鉭的形式)；以及其組合。
DB觸點可以包含柱體、墊或其他結構。DB觸點在兩個DB介面(背側金屬化層堆疊的前側和半導體基板114的背側)處可以具有相同結構，或是在不同DB介面處的DB接觸可以具有不同結構。舉例而言，在一些實施例中，一DB介面中的DB觸點可以包含金屬柱(例如，銅柱)，並且互補DB介面中的互補DB觸點可以包含凹陷的金屬墊(例如，銅墊)在電介質中。DB觸點可以包含任何一或多種導電材料，例如銅、錳、鈦、金、銀、鈀、鎳、銅和鋁(例如，以銅鋁合金的形式)、鉭(例如，鉭金屬，或以氮化鉭形式存在的鉭和氮)、鈷、鈷和鐵(例如，以鈷鐵合金的形式)，或上述任何一種的任何合金(例如，銅、錳和鎳在錳銅的形式)。在一些實施例中，DB介面的DB電介質和DB觸點可以使用低溫沉積技術(例如，沉積發生在低於攝氏度或低於攝氏度的溫度下的技術，例如低溫電漿增強化學氣相沉積(PECVD))製造。
半導體晶粒100可以採用任何合適的形式。舉例而言，半導體晶粒100可以是處理器晶粒(例如CPU、GPU或DSP)、記憶體晶粒、感測器晶粒或平台控制器集線器，或可以包含具有這些功能的電路的任何組合。
在一範例中，佈線結構的第一部分152可以連接到導電線的底面的接觸介面結構。舉例而言，接觸介面結構可以是(混合)接合墊。因此，電線140(例如導電線144的底面)可以電性連接到接觸介面結構。
在一範例中，背側金屬化層堆疊120還可以包括配置在接觸介面結構旁的接合表面層，接合表面層包括碳氮化矽、氧化矽或聚醯亞胺中的至少一者。接合表面層和混合接合墊可用於執行混合接合製程。混合接合是一種接合金屬電極和絕緣體介面的技術，例如Cu/SiO 2混合表面(例如，佈線結構152的第一部分和接合層)。
在一範例中，接觸介面結構的長度可以是至多160 nm、或至多130 nm或至多100 nm及/或至少30 nm或至少60 nm或至少80 nm。在一範例中，導電線144的底面的最小橫向尺寸可以是至多160 nm、或至多130 nm或至多100 nm及/或至少30 nm或至少60 nm或至少80 nm。
在一範例中，第一金屬化層122的厚度可以是至多200 nm、或至多150 nm、至多100 nm、至多80 nm、至多60 nm或至多40 nm及/或至少40 nm或至少60 nm或至少80 nm。在一範例中，半導體基板110的厚度可以是至多300 nm、或至多200 nm、至多100 nm、至多80 nm、至多50 nm或至多20 nm及/或至少20 nm或至少50 nm或至少80 nm。
在一範例中，複數個電晶體133可包括鰭式場效電晶體、奈米線電晶體、帶狀電晶體或環繞式閘極電晶體中的至少一者。環繞式閘極電晶體是一種閘極從所有側面接觸通道的結構。
在一範例中，導電線140可以與半導體基板110電性絕緣。
在一範例中，背側金屬化層堆疊120的層(例如，第一金屬化層122或第二金屬化層124)可以包括電容器的介電材料，例如氧化矽、氮化矽等。在一範例中，背側金屬化層堆疊120的層(例如，第一金屬化層122或第二金屬化層124)可以包括電感器的磁性材料，例如氧化鐵、鐵鉑等。在一範例中，背側金屬化層堆疊120的層(例如，第一金屬化層122或第二金屬化層124)可以包括具有至少1 W/mK、至少2 W/mK或至少3 W/mK的熱傳導率的材料。
在一範例中，背側金屬化層堆疊120還可以包括電性連接到導電線140的電路元件(例如，電容器、電阻器、電感器等)。因此，藉由將必要的電路元件整合到背側金屬化層堆疊120中而不是整合到半導體基板110中，可以簡化電路元件的整合。
在一範例中，半導體晶粒100還可以包括電路，該電路包括複數個電晶體中的至少一電晶體。電路元件經由導電線140電性連接到電路的電晶體。因此，可以使用導電線140以容易的方式提供電路。
在一範例中，半導體晶粒100還可以包括形成在半導體基板112的前側上的前側佈線層堆疊。前側佈線層堆疊包括電性連接到背側金屬化層堆疊的佈線結構的前側佈線結構。舉例而言，前側佈線層堆疊可以用FEOL及/或BEOL製程形成。
結合以下描述的範例提供更多細節和態樣。圖1中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或下面描述的一或多個範例(例如，圖2至6)提到的一或多個態樣。
圖2顯示半導體晶粒200的另一範例的截面圖。半導體晶粒200包括半導體基板210和背側金屬化層堆疊220。背側金屬化層堆疊220包括佈線結構250，其包括佈線結構的第一部分252，例如混合接合墊252、錐形垂直連接256和佈線結構的第二部分254。佈線結構的第二部分254可以是接觸介面結構，例如，電性接觸背側金屬化層堆疊220，例如再分布層，封裝基板，引線框架等。
此外，半導體晶粒200包括前側佈線層堆疊280，其包括前佈線結構282，例如，以便將複數個電晶體電性連接到外部電信號(例如，電源)。前側佈線層堆疊280可以附接到半導體基板210的前側。前佈線結構282可以電性連接到佈線結構250。
舉例而言，半導體基板210的導電線240可以藉由導電線244的底面與混合接合墊252電性連接，並且前佈線結構282可與具有前佈線結構282的導電線242的前表面電性連接，例如經由接觸介面結構(例如，接合墊)。
舉例而言，佈線結構的第二部分254可以用作背側金屬化，例如，佈線結構的第二部分254可以是未被遮蓋的。
如上所述，藉由將背側金屬化層堆疊220附接到半導體基板210，兩者可以獨立製造/處理。舉例而言，前側佈線層堆疊280可以藉由FEOL及/或BEOL製程形成，不包括電介質材料，而背側金屬化層堆疊220可以藉由FEOL及/或BEOL製程形成，包含電介質材料並且也形成背側金屬化。
附接可以藉由利用混合接合墊252的混合接合製程來執行。混合接合墊252可以藉由混合接合直接接合到導電線244的底面。如此一來，可以以改進的方式形成從半導體晶粒200的背側經由佈線結構250到導電線240的電信號(例如，電源、V SS等)互連。
結合以上及/或以下描述的範例提供更多細節和態樣。圖2中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或以上(例如，圖1)及/或以下(例如，圖3至6)描述的一或多個範例提到的一或多個態樣。
圖3示出形成半導體晶粒的範例方法300。方法300包括310形成配置在半導體基板的前側的複數個電晶體和導電結構。導電結構的頂面接觸半導體基板的前側，且導電結構的底面在半導體基板的背側是未遮蓋的。此外，方法300包括320形成背側金屬化層堆疊以及330將背側金屬化層堆疊附接到半導體基板的背側。
導電結構可以是導電線或是可以包括導電線。導電線可以在垂直延伸到半導體基板中的溝槽中橫向延伸。導電線的頂面可以與半導體基板的前側表面共面或是可以從半導體基板的前側表面突出。導電線的頂表面可以由一或多個通孔及/或一或多個接觸結構與一或多個電晶體接觸。導電線可以延伸到半導體基板的背側(如果該半導體基板是薄的)。在此情況下，導電結構的底面可以是導電線的底面。以這種方式，可以用較少的努力實現從前側到背側的連接，因為可以維持數量較低的必要的製程步驟。替代地，可以將基板通孔連接到導電線(例如，如果半導體基板是厚的)。舉例而言，貫穿基板通孔可以從導電線的底面延伸到半導體基板的背側。在此情況下，導電結構的底面可以是貫穿基板通孔的底面。
舉例而言，類似於方法300，複數個電晶體可以形成在半導體晶圓上而不是半導體基板上。以此方式，可以藉由簡化的製造製程形成複數個電晶體。此外，半導體晶圓可用於將複數個電晶體附接到複數個背側金屬化層堆疊。舉例而言，複數個背側金屬化層堆疊可以形成在載體(例如晶圓)上，因此可以藉由晶圓到晶圓製程(例如，晶圓到晶圓接合製程)來執行附接。如此一來，可以增加用於附接的對準。與半導體基板和背側金屬化層堆疊相比，包括複數個電晶體的半導體晶圓和包括複數個背側金屬化層堆疊的載體可以更準確地對準，因為處理可以被改進，例如，晶圓到晶圓接合製程更準確。因此，可以在改進的製造製程中形成複數個半導體晶粒，這可以增加製造製程的良率。
在將半導體晶圓附接到載體以形成複數個半導體晶粒之後，可以移除載體並且可以切割半導體晶圓以分離複數個半導體晶粒。接著可以將分離的半導體晶粒附接到封裝基板以提供封裝的半導體晶粒。
結合以上及/或以下描述的範例提供更多細節和態樣。圖3中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或以上(例如，圖1至2)及/或以下(例如，圖4至6)描述的一或多個範例提到的一或多個態樣。
圖4示出形成半導體晶粒的範例方法。圖4a至4f示出用於形成半導體晶粒的半導體基板的方法的範例。在一範例中，此方法可以包括在半導體基板內部形成蝕刻停止層，蝕刻停止層位於大於用於導電線的溝槽的深度的深度處。圖4a示出具有蝕刻停止層490的半導體基板(例如，厚晶圓)。半導體基板中間較亮的區域表示半導體基板中的斷裂，以反映半導體基板具有完整厚度。
在一範例中，方法還可以包括形成導電線，包括從半導體基板的前側在半導體基板中形成溝槽並且用導電線的導電材料填充溝槽。此外，可以包括從半導體基板的背側移除半導體基板的一部分以露出導電線的底面。
對於到導電線底部的混合鍵合連接，用於形成導電線的每個溝槽需要深嵌入在矽塊中並恰好停止在蝕刻層之上。溝槽的形成可以包括例如形成用於導電線的非常深的溝槽439，例如可以形成深埋電力導軌(BPR)。如在圖4b中可見，用於正常深BPR的溝槽與用於非常深BPR的非常深溝槽439相比可以具有距蝕刻停止層490更大的距離。在一範例中，蝕刻停止層和溝槽439之間的距離可以是至多100 nm、至多70 nm、至多50 nm、至多30 nm或至多10 nm及/或至少10 nm、至少30 nm或至少50 nm，這可能只有非常深的BPR才能實現。當為非常深的BPR(例如，通孔)產生非常深的溝槽439時，非常深的溝槽439的深度可以停止在蝕刻停止層490的正上方。此外，非常深的溝槽439可以與半導體基板隔離。
如圖4c中可見，導電線440和複數個電晶體可以在形成溝槽之後形成。在形成非常深溝槽439之後，可填充非常深溝槽(例如，藉由任何合適的導電材料)以形成導電線440，例如非常深BPR 440。
圖4d示出具有附接到半導體基板的前側的前佈線結構480的半導體基板。前佈線結構480可以藉由FEOL及/或BEOL製程形成。
圖4e顯示倒裝的半導體基板。載體系統492可以附接到前佈線結構的前側(並且因此在半導體基板的有源側的一側)。載體系統492可以減少移除半導體基板背側期間的翹曲。此外，載體系統492可用於後續製程，例如與背側金屬化層堆疊的對準，這可增加對準準確度。
在一範例中，方法還可以包括從背側移除半導體基板的第一部分直到到達蝕刻停止層。移除第一部分包括機械蝕刻、乾式蝕刻或濕式蝕刻中的至少一者。從圖4f中可以看出，在半導體基板背側的第一次移除製程之後，很深的BPR可能還沒有被暴露。舉例而言，第一移除製程可以用於移除半導體基板的背側至蝕刻停止層。這可以包括/藉由向下研磨半導體基板的背側直到蝕刻停止層來執行(例如，使用機械及/或濕式/乾式蝕刻製程)。
在一範例中，此方法還可以包括藉由化學機械平坦化或電漿蝕刻中的至少一種移除半導體基板的第二部分來暴露出導電結構的底面。舉例而言，移除第二部分可以包括/藉由比移除第一部分更準確的製程來執行，因此可以減少半導體基板的處理時間，並且可以增加準確度。在移除第二部分後，可能會暴露非常深的PBR的表面區域，如圖4g所示。舉例而言，如上所述(例如，關於圖1)的導電線的底面可以是非常深的BPR的未遮蓋表面區域。
圖4h示出背側金屬化層堆疊在將其附接到半導體基板之前的截面圖。背側金屬化層堆疊可以是具有背側金屬化堆疊(例如，如上所述的錐形垂直連接和佈線結構的第二部分)和混合接合墊(例如，如上所述的佈線結構的第一部分)的厚背側晶圓。
對於背側金屬化層堆疊，包含(精細)混合接合墊，可以產生專用基板/晶圓。在一範例中，此方法還可以包括在載體上形成背側金屬化層堆疊。在一範例中，載體包括不銹鋼、玻璃或半導體材料中的至少一種或由其製成。
從這樣的載體開始，例如厚矽晶圓或硬載體晶圓(例如，不銹鋼或任何其他硬材料)，首先可以形成厚銅層，然後進行平坦化製程以去除拓樸結構。最後，混合接合墊可以用前端製程產生具有至多120 nm、或至多100 nm、或至多80 nm、或至多60 nm的尺寸，並且除了混合接合墊之外，還可以在用於退火到晶圓到晶圓介面的材料(例如，氮化碳矽、氧化矽、聚醯亞胺等)內產生。
可選地，由於背側金屬化層堆疊與半導體裝置獨立處理，因此可以逐層產生用於背側金屬化層堆疊的電性或熱改進/功能性的部分其他材料，例如功能晶圓。這可以是特別的電介質、磁性材料及/或用於更好的熱功率消耗的材料。
在一範例中，形成背側金屬化層堆疊可以包括在背側金屬化層堆疊的第一金屬化層中形成背側金屬化層堆疊的佈線結構的第一部分以及在背側金屬化層疊層的第二金屬化層中形成佈線結構的第二部分。此外，此方法可以包括在佈線結構的第一部分與佈線結構的第二部分之間形成錐形垂直連接。第一金屬化層比第二金屬化層更靠近半導體基板，並且錐形垂直連接的寬度朝向第一金屬化層增加。在一範例中，形成錐形垂直連接包括在背側金屬化層堆疊中形成錐形通孔(例如參考圖4h)。
從圖4i中可以看出，半導體基板和背側金屬化層堆疊彼此附接。舉例而言，佈線結構的第一部分，例如混合接合墊，可以例如經由混合接合與導電線的底面電性連接。在一範例中，附接背側金屬化層堆疊包括或藉由晶圓接合製程完成。舉例而言，(預處理的)背側金屬化層堆疊可以藉由晶圓到晶圓接合製程安裝在包括前側佈線層堆疊的(功能性)半導體基板的背側上。
在一範例中，此方法還可以包括將載體對準半導體基板以將背側金屬化層堆疊附接到半導體基板，使得導電結構的底面連接到背側金屬化層堆疊的接觸介面結構。如此一來，可以包括或完成晶圓到晶圓接合製程。由於晶圓到晶圓接合製程的準確度非常高，導電線的小的未遮蓋底面具有例如至多100 nm的最小橫向尺寸(例如，邊長)，可以滿足佈線結構的第一部分(例如，混合墊)。因此，晶圓到晶圓接合製程可以增加半導體晶粒的製造良率，因為晶圓到晶圓接合是高精密度接合製程。舉例而言，導電線的底面與佈線結構的第一部分之間的連接由於混合接合介面而可以是無縫的。由於背側金屬化層堆疊本身可以形成在厚載體上，因此可以改進處理，這可以導致為晶圓到晶圓接合製程產生非常光滑和平坦的表面。舉例而言，如果需要，可以使用額外的載體系統。
在一範例中，接合製程包括混合接合製程或由混合接合製程完成。混合接合延伸在接合介面(例如，佈線結構的第一部分)中與嵌入式金屬墊的直接接合，允許晶圓的面對面連接。如此一來，與非混合接合相比，可以提高接合過程的精密度。
混合接合是一種直接接合製程，使用例如在接合之前使用電漿處理基板，而晶圓表面由同一表面平面(例如背側金屬化層堆疊的前側)上的電介質和金屬互連組成。晶圓的室溫接觸(預接合)和用於加強接合的熱退火可以包括在混合接合製程中。在一個範例中，半導體基板背側在附接背側金屬化層堆疊期間的溫度可以是至少25℃、至少50℃或至少75℃及/或至多150℃、至多125℃或至多100℃。在一範例中，可以用至少2巴、至少1巴或至少0.5巴(標準大氣壓)的壓力將半導體基板的背側壓到半導體基板的背側。
圖4j示出用於產生半導體晶粒的完成的半導體晶粒製程，此半導體晶粒包括經由背側金屬化層堆疊的佈線結構到半導體晶粒背側上的半導體基板的導電線的電性連接。在一範例中，此方法還可以包括在將背側金屬化層堆疊附接到半導體基板的背側之後從背側金屬化層堆疊移除載體。此外，可以移除半導體基板的載體。
為了移除半導體基板和背側金屬化層堆疊的相應載體，可以包括或進行磨光法。舉例而言，磨光背側金屬化層堆疊的(厚)載體，例如可以完成露出佈線結構(例如，背側金屬化)的第二部分的厚矽晶圓(或可充當載體的任何其他材料)。可以在具有半導體基板的載體的半導體晶粒的另一側上進行相同的操作以暴露例如(功能性)前側佈線層堆疊的C4墊。
最後，利用參考圖4描述的方法，藉由利用混合接合墊以電性連接半導體基板的導電線，可以省略複雜的微小TSV製程。
結合以上及/或以下描述的範例提供更多細節和態樣。圖4中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或以上(例如，圖1至3)及/或以下(例如，圖5至6)描述的一或多個範例提到的一或多個態樣。
圖5示出半導體裝置505的截面圖。在一範例中，半導體裝置505包括如上所述的半導體晶粒500(例如，關於圖1、圖2和圖4a-4j)和附接到半導體晶粒500的前側的封裝基板530。半導體晶粒500包括半導體基板，半導體基板包括前側佈線層堆疊和背側金屬化層堆疊。
舉例而言，使用連接技術(例如，穿模通孔及RDL製程)，背側金屬化層堆疊，例如背側金屬化，可以被連接以產生功能性封裝，例如，隨後的組合製程可以是(功能性)前側佈線層堆疊的C4墊的凸起並將半導體晶粒500附接到封裝基板530。
在一範例中，再分布層506可以形成在半導體晶粒504的背側上。再分布層506可以電性連接到背側金屬化層堆疊的第二接觸介面結構。在一範例中，佈線結構的第二部分可以是連接到背側金屬化層堆疊的第二接觸介面結構。
在一範例中，可以橫向配置在半導體晶粒500旁並且從再分布層506延伸到封裝基板530的互連結構508。如此一來，可以實現半導體晶粒504的背側與封裝基板的前側之間的連接。
在一範例中，半導體裝置505還可以包括嵌入半導體晶粒500和互連結構508的模具化合物509。在此情況下，互連結構508可以是穿模通孔。
以上或以下描述的半導體裝置505可以是包括半導體晶粒500的半導體封裝。半導體裝置505可以是處理器(例如，CPU、GPU或DSP)、記憶體或任何其他積體電路。
結合以上及/或以下描述的範例提供更多細節和態樣。圖5中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或以上(例如，圖1至4)及/或以下(例如，圖6)描述的一或多個範例提到的一或多個態樣。
圖6說明計算裝置600。計算裝置600容置板材602。板材602可包含數個組件，包含但不限於處理器604以及至少一通訊晶片606。如上所述(例如，關於圖5)的半導體裝置可以是如圖6所示的處理器604。舉例而言，處理器604可以包括參考圖1所描述的半導體晶粒。
處理器604物理性及電性耦接至板材602。在一些實施例中，至少一通訊晶片606也物理性及電性耦接至板材602。在進一步的實施例中，通訊晶片606是處理器604的部分。
根據其應用，計算裝置600可包含其他組件，其可為或可不為物理性或電性耦接至板材602。這些其他組件包含，但不限於，揮發性記憶體(例如，DRAM) 、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。通訊晶片606使得用於至計算裝置600或來自計算裝置600之資料傳送之無線通訊能夠實現。用詞「無線」及其衍生物可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由使用穿過非固體介質的調變電磁輻射來傳遞資料。此用詞並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中可能沒有。通訊晶片606可實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算裝置600可包含複數個通訊晶片606。舉例而言，第一通訊晶片606可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片606可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。計算裝置600的處理器604包含封裝在處理器604內的積體電路晶粒。依據一些實施例，在一些實施例中，處理器的積體電路晶粒包含一或多個裝置，這些裝置組裝在基於ePLB或eWLB的P0P封裝中，此P0P封裝包含直接接觸基板的模具層。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便將該電子資料轉變成其他可儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。
通訊晶片606還包含封裝在通訊晶片606內的積體電路晶粒。依據一些實施例，依據另一個實施例，通訊晶片的積體電路晶粒包含一或多個裝置，這些裝置組裝在基於ePLB或eWLB的P0P封裝中，此P0P封裝包含直接接觸基板的模具層。
結合以上描述的範例提供更多細節和態樣。圖6中所示的範例可以包括一或多個可選的附加特徵，這些特徵對應於結合所提出的概念或以上描述的一或多個範例(例如，圖1至5)提到的一或多個態樣。
還可以將關於先前範例中的特定範例描述的態樣和特徵與一或多個進一步範例組合以替換該進一步範例的相同或相似特徵或將這些特徵另外引入到進一步範例中。
範例還可以是或涉及包含程式碼(電腦)程式，以在程式在電腦、處理器或其他可程式化硬體組件上執行時執行上述方法中的一或多個。因此，上述不同方法的步驟、操作或製程也可以由程式化電腦、處理器或其他可程式化硬體組件執行。範例還可以涵蓋程式儲存裝置，例如數位資料儲存媒體，其是機器、處理器或電腦可讀的並且編碼及/或含有機器可執行、處理器可執行或電腦可執行的程式和指令。程式儲存裝置例如可以包含或是數位儲存裝置、例如磁碟和磁帶的磁性儲存媒體、硬碟驅動器或光學可讀數位資料儲存媒體。其他範例還可以包含電腦、處理器、控制單元、(現場)可程式邏輯陣列((F)PLA) 、(現場)可程式閘極陣列((F)PGA)、圖形處理器單元(GPU)、專用積體電路(ASIC)、積體電路(IC)或晶片上系統(SoC)系統被程式化以執行上述方法的步驟。
還應理解，說明書或申請專利範圍中公開的若干步驟、製程、操作或功能的揭露不應被解釋為意旨這些操作必然依賴於所描述的順序，除非在個案中明確說明或技術上原因所需。因此，前面的描述並沒有將幾個步驟或功能的執行限制為一定的順序。此外，在進一步的範例中，單一步驟、功能、製程或操作可以包含及/或分解成幾個子步驟、子功能、子製程或子操作。
如果某些態樣是針對裝置或系統進行描述的，則這些態樣也應理解為對相應方法的描述。舉例而言，裝置或系統的區塊、裝置或功能態樣可以對應於相應方法的特徵，例如方法步驟。因此，關於方法描述的態樣也應當被理解為對相應裝置或相應系統的相應區塊、相應元件、屬性或功能特徵的描述。
一範例(例如，範例1)涉及半導體晶粒，包括配置在半導體基板的前側的複數個電晶體，導電結構，其中導電結構的頂面接觸半導體基板的前側，且導電結構的底面接觸半導體基板的背側且背側金屬化層堆疊附接到該半導體基板的該背側，其中該背側金屬化層堆疊的佈線結構的第一部分形成在該背側金屬化層堆疊的第一金屬化層中，該佈線結構的第二部分形成在該背側金屬化層堆疊的第二金屬化層中，並且該佈線結構的該第一部分與該佈線結構的該第二部分之間形成錐形垂直連接，其中該第一金屬化層比該第二金屬化層更靠近該半導體基板，其中該錐形垂直連接的寬度朝向該第一金屬化層增加。
另一個範例(例如，範例2)涉及先前描述的範例(例如，範例1)其中該佈線結構的該第一部分是連接到該導電結構的該底面的接觸介面結構。
另一個範例(例如，範例3)涉及先前描述的範例(例如，範例2)其中該背側金屬化層堆疊還包括配置在該接觸介面結構旁的接合表面層，該接合表面層包括碳氮化矽、氧化矽或聚醯亞胺中的至少一者。
另一個範例(例如，範例4)涉及先前描述的範例(例如，範例2至3的一者)其中該接觸介面結構的長度至多為100 nm。
另一個範例(例如，範例5)涉及先前描述的範例(例如，範例1至4的一者)其中該導電結構的該底面的最小橫向尺寸至多為100 nm。
另一個範例(例如，範例6)涉及先前描述的範例(例如，範例1至5的一者)其中該第一金屬化層的厚度至多為100 nm。
另一個範例(例如，範例7)涉及先前描述的範例(例如，範例1至6的一者)其中該半導體基板的厚度至多為100 nm。
另一個範例(例如，範例8)涉及先前描述的範例(例如，範例1至7的一者)其中該複數個電晶體包括鰭式場效電晶體、奈米線電晶體、帶狀電晶體或環繞式閘極電晶體中的至少一者。
另一個範例(例如，範例9)涉及先前描述的範例(例如，範例1至8的一者)其中該導電結構與該半導體基板電性絕緣。
另一個範例(例如，範例10)涉及先前描述的範例(例如，範例1至9的一者)該背側金屬化疊層的一層包括電容器的介電材料，例如，氧化矽或氮化矽組合物。
另一個範例(例如，範例11)涉及先前描述的範例(例如，範例1至10的一者)其中該背側金屬化層堆疊的一層包括電感器的磁性材料，例如氧化鐵(Ferro Oxide)或鐵鉑(Ferro Platinum)組合物。
另一個範例(例如，範例12)涉及先前描述的範例(例如，範例1至11的一者)該背側金屬化層堆疊的一層包括熱傳導率至少為1 W/mK的材料。
另一個範例(例如，範例13)涉及先前描述的範例(例如，範例1至12的一者)其中該背側金屬化層堆疊包括電性連接到該導電結構的電路元件。
另一個範例(例如，範例14)涉及先前描述的範例(例如，範例13)進一步包括電路包括該複數個電晶體中的至少一個電晶體，其中該電路元件經由該導電結構電性連接到該電路的電晶體。
另一個範例(例如，範例15)涉及先前描述的範例(例如，範例1至14的一者)進一步包括前側佈線層堆疊形成於該半導體基板的前側上，其中該前側佈線層堆疊包括電性連接到該背側金屬化層堆疊的該佈線結構的前側佈線結構。
一範例(例如，範例16)涉及一種半導體裝置，包括如以上所述的半導體晶粒(例如，範例1至15的一者)以及附接到該半導體晶粒的前側的封裝基板。
另一個範例(例如，範例17)涉及先前描述的範例(例如，範例16)進一步包括形成在該半導體晶粒的背側上的再分布層，其中該再分布層電性連接到背側金屬化層堆疊的第二接觸介面結構。
另一個範例(例如，範例18)涉及先前描述的範例(例如，範例17)其中該佈線結構的第二部分是連接到該背側金屬化層堆疊的第二接觸介面結構。
另一個範例(例如，範例19)涉及先前描述的範例(例如，範例17至18的一者)進一步包括橫向配置在該半導體晶粒旁並且從該再分布層延伸到該封裝基板的互連結構。
另一個範例(例如，範例20)涉及先前描述的範例(例如，範例19)進一步包括嵌入該半導體晶粒和該互連結構的模具化合物。
一範例(例如，範例21)涉及一種用於形成半導體裝置的方法，包括形成配置在半導體基板的前側的複數個電晶體和導電結構，其中該導電結構的頂面接觸該半導體基板的前側，且該導電結構的底面在該半導體基板的背側是未遮蓋的，形成背側金屬化層堆疊以及將該背側金屬化層堆疊附接到該半導體基板的背側。
另一個範例(例如，範例22)涉及先前描述的範例(例如，範例21)其中形成該背側金屬化層堆疊包括形成該背側金屬化層堆疊的佈線結構的第一部分在該背側金屬化層堆疊的第一金屬化層中，形成該佈線結構的第二部分在該背側金屬化層堆疊的第二金屬化層中以及形成該佈線結構的該第一部分與該佈線結構的該第二部分之間的錐形垂直連接，其中該第一金屬化層比該第二金屬化層更靠近該半導體基板，並且其中該錐形垂直連接的寬度朝向該第一金屬化層增加。
另一個範例(例如，範例23)涉及先前描述的範例(例如，範例22)其中形成該錐形垂直連接包括在該背側金屬化層堆疊中形成錐形通孔。
另一個範例(例如，範例24)涉及先前描述的範例(例如，範例21至23的一者)其中附接背側金屬化層堆疊包括晶圓接合製程。
另一個範例(例如，範例25)涉及先前描述的範例(例如，範例24) 其中接合製程包括混合接合製程。
另一個範例(例如，範例26)涉及先前描述的範例(例如，範例21至25的一者)其中，在附接背側金屬化層堆疊期間，半導體基板的背側的溫度至少為25℃。
另一個範例(例如，範例27)涉及先前描述的範例(例如，範例21至26的一者)其中以至少1巴的壓力將半導體基板的背側壓向半導體基板的背側。
另一個範例(例如，範例28)涉及先前描述的範例(例如，範例21至27的一者)進一步包括在載體上形成背側金屬化堆疊層。
另一個範例(例如，範例29)涉及先前描述的範例(例如，範例28)其中載體包括不銹鋼、玻璃或半導體材料中的至少一種。
另一個範例(例如，範例30)涉及先前描述的範例(例如，範例28至29的一者)進一步包括將載體對準半導體基板以將背側金屬化層堆疊附接到半導體基板，使得導電結構的底面連接到背側金屬化層堆疊的接觸介面結構。
另一個範例(例如，範例31)涉及先前描述的範例(例如，範例28至30的一者)進一步包括在將背側金屬化層堆疊附接到半導體基板的背側之後從背側金屬化層堆疊移除載體。
另一個範例(例如，範例32)涉及先前描述的範例(例如，範例21至31的一者)其中形成導電結構包括從半導體基板的前側在半導體基板中形成溝槽，用導電結構的導電材料填充溝槽，以及從半導體基板的背側移除半導體基板的一部分以露出導電結構的底面。
另一個範例(例如，範例33)涉及先前描述的範例(例如，範例32)進一步包括在半導體基板內部形成蝕刻停止層，其中蝕刻停止層位於大於用於導電結構的溝槽的深度的深度處。
另一個範例(例如，範例34)涉及先前描述的範例(例如，範例33)其中，蝕刻停止層與溝槽之間的距離至多為50 nm。
另一個範例(例如，範例35)涉及先前描述的範例(例如，範例33至34的一者)進一步包括從背側移除半導體基板的第一部分直到到達蝕刻停止層，其中移除第一部分包括機械蝕刻、乾式蝕刻或濕式蝕刻中的至少一者。
另一個範例(例如，範例36)涉及先前描述的範例(例如，範例35)進一步包括藉由化學機械平坦化或電漿蝕刻中的至少一種移除半導體基板的第二部分來暴露出導電結構的底面。
所附申請專利範圍特此併入詳細描述中，其中每個請求項可以作為單獨的範例獨立存在。還需注意，雖然在申請專利範圍中附屬項是指與一或多個其他請求項的特定組合，但是其他範例還可以包括附屬項與任何其他附屬項或獨立項的標的的組合。特此明確提出此類組合，除非在個別情況下聲明不意圖採用特定組合。此外，請求項的特徵也應被包含在任何其他獨立項，即使該請求項未直接定義為附屬於該其他獨立項。
100:半導體晶粒 110:半導體基板 112:半導體基板 114:半導體基板 120:背側金屬化層堆疊 122:金屬化層 124:金屬化層 133:電晶體 140:導電結構 142:導電結構 144:導電結構 150:導電結構 152:佈線結構的第一部分 154:佈線結構的第二部分 156:錐形垂直連接 157:第一端 158:第二端 200:半導體晶粒 210:半導體基板 220:背側金屬化層堆疊 240:導電線 242:導電線 244:導電線 250:佈線結構 252:佈線結構的第一部分 254:佈線結構的第二部分 256:錐形垂直連接 280:前側佈線層堆疊 282:前佈線結構 300:方法 310:步驟 320:步驟 330:步驟 439:溝槽 440:導電線 480:前佈線結構 490:蝕刻停止層 492:載體系統 500:半導體晶粒 504:半導體晶粒 505:半導體裝置 506:再分布層 508:互連結構 509:模具化合物 530:封裝基板 600:計算裝置 602:板材 604:處理器 606:通訊晶片
以下將僅藉由範例並參考所附圖式描述設備及/或方法的一些範例，其中 [圖1]示出半導體晶粒的截面圖； [圖2]示出半導體晶粒的另一範例的截面圖； [圖3]示出形成半導體晶粒的範例方法； [圖4]示出形成半導體晶粒的範例方法； [圖5]示出半導體裝置的截面圖；以及 [圖6]說明計算裝置。
500:半導體晶粒
504:半導體晶粒
505:半導體裝置
506:再分布層
508:互連結構
509:模具化合物
530:封裝基板

Claims (20)

  1. 一種半導體晶粒，包括： 配置在半導體基板的前側的複數個電晶體； 導電結構，其中該導電結構的頂面接觸該半導體基板的該前側，且該導電結構的底面接觸該半導體基板的背側；以及 附接到該半導體基板的該背側的背側金屬化層堆疊，其中該背側金屬化層堆疊的佈線結構的第一部分形成在該背側金屬化層堆疊的第一金屬化層中，該佈線結構的第二部分形成在該背側金屬化層堆疊的第二金屬化層中，並且該佈線結構的該第一部分與該佈線結構的該第二部分之間形成有錐形垂直連接，其中該第一金屬化層比該第二金屬化層更靠近該半導體基板，其中該錐形垂直連接的寬度朝向該第一金屬化層增加。
  2. 如請求項1之半導體晶粒，其中 該佈線結構的該第一部分是連接到該導電結構的該底面的接觸介面結構。
  3. 如請求項2之半導體晶粒，其中 該背側金屬化層堆疊還包括配置在該接觸介面結構旁的接合表面層，該接合表面層包括碳氮化矽、氧化矽或聚醯亞胺中的至少一者。
  4. 如請求項2之半導體晶粒，其中 該接觸介面結構的長度至多為100 nm。
  5. 如請求項1之半導體晶粒，其中 該導電結構的該底面的最小橫向尺寸至多為100 nm。
  6. 如請求項1之半導體晶粒，其中 該複數個電晶體包括鰭式場效電晶體、奈米線電晶體、帶狀電晶體或環繞式閘極電晶體中的至少一者。
  7. 如請求項1之半導體晶粒，其中 該導電結構與該半導體基板電性絕緣。
  8. 如請求項1之半導體晶粒，其中 該背側金屬化層堆疊的一層包括電容器的介電材料。
  9. 如請求項1之半導體晶粒，其中 該背側金屬化層堆疊的一層包括電感器的磁性材料。
  10. 如請求項1之半導體晶粒，其中 該背側金屬化層堆疊包括電性連接到該導電結構的電路元件。
  11. 如請求項10之半導體晶粒，更包括 包括該複數個電晶體中的至少一個電晶體的電路，其中該電路元件經由該導電結構電性連接到該電路的該電晶體。
  12. 如請求項1之半導體晶粒，更包括 形成在該半導體基板的前側上的前側佈線層堆疊，其中該前側佈線層堆疊包括電性連接到該背側金屬化層堆疊的該佈線結構的前側佈線結構。
  13. 一種半導體裝置，包括： 如前述請求項中任一項所述的半導體晶粒；以及 附接到該半導體晶粒的前側的封裝基板。
  14. 如請求項13之半導體裝置，更包括 形成在該半導體晶粒的背側上的再分布層，其中該再分布層電性連接到該背側金屬化層堆疊的第二接觸介面結構。
  15. 如請求項14之半導體裝置，其中 該佈線結構的該第二部分是連接到該背側金屬化層堆疊的該第二接觸介面結構。
  16. 如請求項14之半導體裝置，更包括 橫向配置在該半導體晶粒旁並且從該再分布層延伸到該封裝基板的互連結構。
  17. 如請求項16之半導體裝置，更包括 嵌入該半導體晶粒和該互連結構的模具化合物。
  18. 一種形成半導體裝置的方法，包括： 形成配置在半導體基板的前側的複數個電晶體及導電結構，其中該導電結構的頂面接觸該半導體基板的該前側，且該導電結構的底面在該半導體基板的背側是未遮蓋的； 形成背側金屬化層堆疊；以及 將該背側金屬化層堆疊附接到該半導體基板的該背側。
  19. 如請求項18之方法，其中 形成該背側金屬化層堆疊包括： 形成該背側金屬化層堆疊的佈線結構的第一部分在該背側金屬化層堆疊的第一金屬化層中； 形成該佈線結構的第二部分在該背側金屬化層堆疊的第二金屬化層中；以及 形成該佈線結構的該第一部分與該佈線結構的該第二部分之間的錐形垂直連接，其中該第一金屬化層比該第二金屬化層更靠近該半導體基板，並且其中該錐形垂直連接的寬度朝向該第一金屬化層增加。
  20. 如請求項19之方法，其中 形成該錐形垂直連接包括在該背側金屬化層堆疊中形成錐形通孔。
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