KR20240059601A - 반도체 다이, 반도체 디바이스 및 반도체 다이를 형성하기 위한 방법 - Google Patents

반도체 다이, 반도체 디바이스 및 반도체 다이를 형성하기 위한 방법 Download PDF

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KR20240059601A
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semiconductor substrate
electrically conductive
semiconductor
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토마스 바그너
마르틴 오스터마이어
요아힘 징어
클라우스 헤롤트
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인텔 코포레이션
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Abstract

반도체 다이가 제공된다. 반도체 다이는 반도체 기판의 전면에 배열되는 복수의 트랜지스터들 및 전기 전도성 구조를 포함한다. 전기 전도성 구조의 상부 표면은 반도체 기판의 전면에 접촉되고, 전기 전도성 구조의 하부 표면은 반도체 기판의 후면에 접촉된다. 또한, 반도체 다이는 반도체 기판의 후면에 부착되는 후면 금속 배선층 스택을 포함한다. 배선 구조의 제1 부분은 후면 금속 배선층 스택의 제1 금속 배선층에 형성되고, 배선 구조의 제2 부분은 후면 금속 배선층 스택의 제2 금속 배선층에 형성된다. 또한, 배선 구조의 제1 부분과 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부가 형성되고, 여기서 제1 금속 배선층은 제2 금속 배선층보다 반도체 기판에 더 가깝다. 테이퍼형 수직 연결부의 폭은 제1 금속 배선층을 향하여 증가한다.

Description

반도체 다이, 반도체 디바이스 및 반도체 다이를 형성하기 위한 방법
본 개시는 반도체 디바이스 분야에 관한 것이다. 특히, 예들은 반도체 다이, 반도체 디바이스 및 반도체 다이를 형성하기 위한 방법에 관한 것이다.
새롭고 향상된 기능성을 갖는 실리콘 다이를 생성하기 위해서는 첨단 반도체 기술의 축소가 필수적이다. 이러한 축소는 신호들의 입력/출력(I/O) 및/또는 요소들(예를 들면, 비아들)의 풋프린트(footprint)로 인한 실리콘 다이의 전력 기능성에 의해 제한된다. 예를 들어, BEOL(back-end-of-line) 스택을 통한 연결은 길고 전력이 높으며 스위칭 속도가 높아 실현하기 어려울 수 있다. 또한, 연결은 기능성의 실패를 야기하는 전류의 강하 또는 스파이크 없이 연결이 제공할 수 있는 전류 변화율에 의해 제한될 수 있다. 비아 크기, 구리 두께 및 경로 길이는 BEOL 스택의 제한 요인이다. 따라서, 실리콘 다이에 전력을 제공하기 위한 개선된 개념이 필요할 수 있다.
장치들 및/또는 방법들의 일부 예들이 단지 예로서 그리고 첨부 도면들을 참조하여 이하에서 설명될 것이다.
도 1은 반도체 다이의 단면도를 도시한다.
도 2는 반도체 다이의 다른 예의 단면도를 도시한다.
도 3은 반도체 다이를 형성하기 위한 방법의 예를 도시한다.
도 4a 내지 도 4j는 반도체 다이를 형성하기 위한 방법의 예를 도시한다.
도 5는 반도체 디바이스의 단면도를 도시한다.
도 6은 컴퓨팅 디바이스를 예시한다.
일부 예들이 예시되어 있는 첨부 도면들을 참조하여 다양한 예들이 이제 보다 충분히 설명될 것이다. 도면들에서, 라인, 층 및/또는 영역의 두께가 명확함을 위해 과장될 수 있다.
그에 따라, 추가의 예들은 다양한 수정들 및 대안의 형태들이 가능하지만, 그의 일부 특정 예들이 도면들에 도시되어 있으며 이후에 상세히 설명될 것이다. 그렇지만, 이 상세한 설명은 추가의 예들을 설명된 특정 형태들로 제한하지 않는다. 추가의 예들은 본 개시의 범위 내에 속하는 모든 수정들, 등가물들, 및 대안들을 포함할 수 있다. 비슷한 번호들은, 동일한 또는 유사한 기능성을 제공하면서 서로 비교될 때 동일하게 또는 수정된 형태로 구현될 수 있는, 도면들의 설명 전반에 걸쳐 비슷하거나 유사한 요소들을 지칭한다.
한 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 지칭될 때, 요소들이 직접 연결 또는 결합되거나 하나 이상의 개재 요소를 통해 연결 또는 결합될 수 있다는 것이 이해될 것이다. 2개의 요소 A와 B가 "또는(or)"을 사용하여 조합되는 경우, 이것은 모든 가능한 조합들, 즉, A만, B만은 물론 A와 B를 개시하는 것으로 이해되어야 한다. 동일한 조합들에 대한 대안의 표현(wording)은 "그룹 A 및 B 중 적어도 하나"이다. 2개 초과의 요소의 조합들에 대해서도 마찬가지이다.
특정의 예들을 설명할 목적으로 본 명세서에서 사용되는 용어는 추가의 예들에 대해 제한하는 것으로 의도되지 않는다. "a", "an" 및 "the"와 같은 단수 형태가 사용되고 단일 요소만을 사용하는 것이 필수적(mandatory)인 것으로 명시적으로 또는 암시적으로 정의되지 않을 때는 언제나, 추가의 예들이 동일한 기능성을 구현하기 위해 복수의 요소들도 사용할 수 있다. 마찬가지로, 기능성이 다수의 요소들을 사용하여 구현되는 것으로 이후에 설명될 때, 추가의 예들은 동일한 기능성을 단일 요소 또는 처리 엔티티를 사용하여 구현할 수 있다. "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)"이라는 용어들이, 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 프로세스들, 행위(act)들, 요소들 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 프로세스, 행위, 요소, 컴포넌트, 및/또는 이들의 임의의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 모든 용어들(기술 및 과학 용어들을 포함함)은 예들이 속하는 기술분야에서의 그들의 통상적인 의미로 본 명세서에서 사용된다.
도 1은 반도체 다이(100)의 단면도를 도시한다. 반도체 다이(100)는 반도체 기판의 전면(112)에 배열되는 복수의 트랜지스터들(133)과 전기 전도성 구조(140)를 포함한다. 전기 전도성 구조의 상부 표면(142)은 반도체 기판의 전면(112)에 접촉되고, 전기 전도성 구조의 하부 표면(144)은 반도체 기판의 후면(114)에 접촉된다. 또한, 반도체 다이(100)는 반도체 기판의 후면(114)에 부착되는 후면 금속 배선층 스택(backside metallization layer stack)(120)을 포함한다. 후면 금속 배선층 스택의 배선 구조의 제1 부분(152)은 후면 금속 배선층 스택(120)의 제1 금속 배선층(122)에 형성되고, 배선 구조의 제2 부분(154)은 후면 금속 배선층 스택(120)의 제2 금속 배선층(124)에 형성된다. 또한, 배선 구조의 제1 부분(152)과 배선 구조의 제2 부분(154) 사이에 테이퍼형 수직 연결부(tapered vertical connection)(156)가 형성된다. 제1 금속 배선층(122)은 제2 금속 배선층(124)보다 반도체 기판(110)에 더 가깝다. 테이퍼형 수직 연결부(156)의 폭은 제1 금속 배선층(122)을 향하여 증가한다.
후면 금속 배선층 스택(120)을 반도체 기판(110)에 부착하는 것에 의해, 복수의 트랜지스터들(133)을 위한 개선된 전기적 연결부가 제공될 수 있고/있거나 제조 프로세스가 용이해질 수 있다. 예를 들어, 후면 금속 배선층 스택(120)을 부착하면 복수의 트랜지스터들(133)을 전기적으로 연결시키거나 이들에 전력을 공급하기 위한 기판 관통 비아(TSV)들 또는 나노 TSV들의 형성을 피할 수 있다. 따라서, 복수의 트랜지스터들(133)의 연결과 두꺼운 실리콘 기판(개선된 휨(warpage) 및 제조 시의 더 용이한 핸들링을 가능하게 함)에 대한 구조 밀도 사이의 트레이드오프가 생략될 수 있다. 예를 들어, 매우 얇은 웨이퍼 핸들링을 필요로 하고, 실리콘 기판의 후면(114)으로부터 각각의 차원에서 반도체 기판(110)의 전기 전도성 라인(140)을 맞추는(hit) 것이 어렵기 때문에, 더 높은 수율 손실 위험이 있는 복잡한 프로세스인 나노 TSV들의 생성도 후면 금속 배선층 스택(120)을 반도체 기판(110)에 부착하는 것에 의해 생략될 수 있다.
후면 금속 배선층 스택(120)은 반도체 기판(110)과 별도로 제조/처리될 수 있다. 따라서, 후면 금속 배선층 스택(120)을 생성하는 모든 프로세스들이, 예를 들면, 최적화된 FEOL(front-end-of-line) 프로세스에서 및/또는 기능성 프로세스 노드(functional process node)와 독립적으로 수행될 수 있다. 예를 들어, 후면 금속 배선층 스택(120)을 반도체 기판(110)의 전기 전도성 라인(140)에 연결시키는 접촉 인터페이스 구조(contact interface structure)가 형성될 수 있다. 모든 TSV 결함이 직접적인 수율 손실을 결과하는 반도체 기판(110) 상에서의 TSV 프로세스와 비교하여, 접촉 인터페이스 구조가 반도체 기판 제조 프로세스와 별도로 형성되므로, 이를 반도체 기판(110)에 부착하기 전에 저수율(low yielding) 후면 금속 배선층 스택들(120)(예를 들면, 웨이퍼 상에 형성됨)을 폐기하는 것에 의해 전체 조립 수율이 개선될 수 있다. 따라서, 후면 금속 배선층 스택(120)을 반도체 기판(110)과 별도로 제조/처리하는 것에 의해, 반도체 디바이스 제조의 수율이 증가될 수 있다.
또한, 반도체 디바이스(100)의 기능성을 개선시키기 위한 추가적인 재료들(예를 들면, 캡(cap)을 위한 특수 유전체 또는 코일을 위한 자성 재료)은 (기능성) 반도체 기판(110)에 영향을 주지 않고 후면 금속 배선층 스택(120) 내에 구현될 수 있다. 이러한 방식으로, 후면 금속 배선층 스택(120)은 반도체 기판(110)의 프로세스 능력의 부족으로 인한 제한 없이 사용 사례에 맞게 조정될 수 있다.
전기 전도성 구조(140)는 전기 전도성 라인(140)일 수 있거나 전기 전도성 라인(140)을 포함할 수 있다. 전기 전도성 라인(140)은 반도체 기판(110) 내로 수직으로 연장되는 트렌치에서 횡방향으로 뻗어 있을 수 있다. 전기 전도성 라인(140)의 상부 표면은 반도체 기판(110)의 전면 표면(front side surfac)과 동일 평면에 있을 수 있거나 반도체 기판(110)의 전면 표면으로부터 돌출될 수 있다. 전기 전도성 라인(140)의 상부 표면은 하나 이상의 비아 및/또는 하나 이상의 접촉 구조에 의해 하나 이상의 트랜지스터에 접촉될 수 있다. 전기 전도성 라인(140)은 반도체 기판(110)의 후면까지 연장될 수 있다(반도체 기판이 얇은 경우). 이 경우에, 전기 전도성 구조(140)의 하부 표면은 전기 전도성 라인(140)의 하부 표면일 수 있다. 이러한 방식으로, 필요한 프로세스 단계들의 개수가 낮게 유지될 수 있으므로, 전면으로부터 후면으로의 연결이 적은 노력으로 구현될 수 있다. 대안적으로, 기판 관통 비아가 전기 전도성 라인에 연결될 수 있다(예를 들면, 반도체 기판이 두꺼운 경우). 예를 들어, 기판 관통 비아는 전기 전도성 라인(140)의 하부 표면으로부터 반도체 기판의 후면까지 연장될 수 있다. 이 경우에, 전기 전도성 구조(140)의 하부 표면은 기판 관통 비아의 하부 표면일 수 있다.
전기 전도성 라인(140)은, 예를 들어, 구리, 은, 니켈, 금, 알루미늄, 다른 금속들 또는 합금들, 또는 재료들의 조합들과 같은, 임의의 적절한 전도성 재료로 형성될 수 있다. 전기 전도성 라인(140)은 전기 전도성 트레이스(electrically conductive trace)일 수 있다.
배선 구조(150)는, 예를 들어, 구리, 은, 니켈, 금, 알루미늄, 다른 금속들 또는 합금들, 또는 재료들의 조합들과 같은, 임의의 적절한 전도성 재료로 형성될 수 있다.
도 1(및 첨부 도면들의 다른 도면들)은 반도체 기판(110) 내의 전기 전도성 라인(140)과 후면 금속 배선층 스택(120) 내의 배선 구조(150)의 특정 개수 및 배열을 예시하고 있지만, 이는 단순히 예시적인 것이며 임의의 적합한 개수 및 배열이 사용될 수 있다.
일부 실시예들에서, 전기 전도성 라인(140) 및/또는 배선 구조(150)는 전도성 재료(예를 들면, 구리와 같은 금속)의 필라(pillar), 전도성 재료로 도금된 스루 홀(through-hole), 전도성 재료로 채워진 비아, 수직 또는 평면 트레이스, 와이어, 접촉 구조, 배선 구조 또는 전기 신호들이 흐르는 임의의 다른 전도성 트레이스, 예를 들면, 반도체 기판의 전면(112) 및/또는 후면(114)에서, 제각기, 전기 전도성 라인(140)과 접촉하는 제1 부분 또는 제2 부분을 포함할 수 있다. 다른 전도성 요소들은 전기 전도성 라인(140)/배선 구조(150)에서의 다수의 상이한 비아들 사이 또는 주위에 배치될 수 있다. 예를 들어, 배선 구조(150)는 적어도 하나의 제1 금속 배선층(122) 또는 제2 금속 배선층(124)에 있는 배선 트레이스들을 포함할 수 있다. 예를 들어, 배선 구조(150)는 층간 유전체(ILD) 층에 있는 비아들을 포함할 수 있다.
도 1에서 볼 수 있는 바와 같이, 배선 구조(150)는 테이퍼형 수직 연결부(156), 예를 들면, 테이퍼형 비아를 포함한다. 테이퍼형 수직 연결부(156)의 두께는 반대편의 제2 단부(158)에서보다 제1 단부(157)에서 더 크다. 제1 단부(157)는 제2 단부(158)보다 반도체 기판의 후면(114)에 더 가깝다. 예를 들어, 테이퍼형 수직 연결부(156)는 테이퍼형 단면 구성을 갖고, 여기서 테이퍼형 수직 연결 벽은 제1 금속 배선층(122)으로부터 제2 금속 배선층(124)을 향하는 방향으로 감소된 단면 치수를 형성하도록 테이퍼링된다.
테이퍼형 수직 연결부(156)는 배선 구조의 제1 부분(152) 및/또는 제2 부분(154)과 직접 전기적으로 연결될 수 있다.
반도체 기판(110)은 임의의 유형의 기판을 포함할 수 있다. 예를 들어, 반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, 게르마늄-주석, 실리콘-게르마늄-주석, 또는 III-V족 화합물 반도체 재료를 포함할 수 있지만 이에 제한되지 않는 재료의 단결정을 포함할 수 있거나 이로 구성될 수 있다. 반도체 기판(110)은 벌크 기판일 수 있거나 SOI(semiconductor-on-insulator) 기판의 일부일 수 있다.
후면 금속 배선층 스택(120)은 직접 본딩(direct bonding)(DB) 프로세스에 의해 반도체 기판의 후면(114)에 부착될 수 있다, 예를 들면, 후면 금속 배선층 스택의 전면(및 반도체 기판의 후면(114))은 DB 영역을 포함할 수 있다. 예를 들어, (하이브리드) 본드 패드(bond pad)는 후면 금속 배선층 스택의 전면 상에 형성될 수 있다, 예를 들면, 제1 부분(152)은 (하이브리드) 본드 패드일 수 있다. 위에서 설명된 바와 같이, 제1 부분(152)(예를 들면, (하이브리드) 본드 패드)은 반도체 기판(110) 처리와 별도로 형성될 수 있으며, 따라서, 예를 들면, 반도체 기판의 후면(114)에서 전기 전도성 라인(140)과 접촉하기 위해, 필요한 경우 두껍고 양호한 처리 가능한 기판(예를 들면, 웨이퍼)을 정확한 위치에 미리 정렬시키는 것이 달성될 수 있다.
본 명세서에서 사용되는 바와 같이, "직접 본딩"이라는 용어는 금속-금속 본딩 기술들(예를 들면, 구리-구리 본딩, 또는 반대편의 DB 인터페이스들의 DB 콘택트들이 먼저 접촉하게 되고, 이어서 가열 및 압착을 거치는 다른 기술들) 및 하이브리드 본딩 기술들(예를 들면, 반대편의 DB 인터페이스들의 DB 유전체가 먼저 접촉하게 되고, 이어서 가열 및 때때로 압착을 거치는 기술들, 또는 반대편의 DB 인터페이스들의 DB 콘택트들 및 DB 유전체가 거의 동시에 접촉하게 되고, 이어서 가열 및 압착을 거치는 기술들)을 포함하는 데 사용된다. 그러한 기술들에서, 하나의 DB 인터페이스에 있는 DB 콘택트들 및 DB 유전체는, 제각기, 다른 DB 인터페이스에 있는 DB 콘택트들 및 DB 유전체와 접촉하게 되고, 접촉하는 DB 콘택트들 및/또는 접촉하는 DB 유전체들이 본딩되게 하기 위해 상승된 압력 및/또는 온도가 가해질 수 있다. 일부 실시예들에서, 이 본드는 개재 솔더 또는 이방성 전도성 재료를 사용하지 않고 달성될 수 있는 반면, 일부 다른 실시예들에서는, 평면성을 수용하기 위해 DB 인터커넥트에서 얇은 솔더 캡이 사용될 수 있으며, 이 솔더는 처리 동안 DB 영역에서의 금속간 화합물(intermetallic compound)(IMC)이 될 수 있다. 일부 실시예들에서, 이 본드는 구리-구리 본딩을 사용하여 달성될 수 있다. DB 인터커넥트들은 다른 유형의 인터커넥트들보다 더 높은 전류를 안정적으로 전도할 수 있으며; 예를 들어, 일부 종래의 솔더 인터커넥트들은 전류가 흐를 때 부서지기 쉬운 IMC를 대량으로 형성할 수 있으며, 그러한 인터커넥트들을 통해 제공되는 최대 전류는 기계적 고장을 완화시키기 위해 제약될 수 있다.
DB 유전체는, 하나 이상의 무기 유전체 재료와 같은, 하나 이상의 유전체 재료를 포함할 수 있다. 예를 들어, DB 유전체는 실리콘 및 질소(예를 들면, 실리콘 질화물 형태); 실리콘 및 산소(예를 들면, 실리콘 산화물 형태); 실리콘, 탄소 및 질소(예를 들면, 실리콘 탄질화물 형태); 탄소 및 산소(예를 들면, 탄소 도핑된 산화물 형태); 실리콘, 산소 및 질소(예를 들면, 실리콘 산질화물 형태); 알루미늄 및 산소(예를 들면, 알루미늄 산화물 형태); 티타늄 및 산소(예를 들면, 티타늄 산화물 형태); 하프늄 및 산소(예를 들면, 하프늄 산화물 형태); 실리콘, 산소, 탄소 및 수소(예를 들면, TEOS(tetraethyl orthosilicate) 형태); 지르코늄 및 산소(예를 들면, 지르코늄 산화물 형태); 니오븀 및 산소(예를 들면, 니오븀 산화물 형태); 탄탈륨 및 산소(예를 들면, 탄탈륨 산화물 형태); 및 이들의 조합들을 포함할 수 있다.
DB 콘택트는 필라, 패드, 또는 다른 구조를 포함할 수 있다. DB 콘택트들은 DB 인터페이스들 양쪽 모두(후면 금속 배선층 스택의 전면과 반도체 기판의 후면(114))에서 동일한 구조를 가질 수 있거나, 상이한 DB 인터페이스들에서의 DB 콘택트들은 상이한 구조들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 하나의 DB 인터페이스에서의 DB 콘택트는 금속 필라(예를 들면, 구리 필라)를 포함할 수 있고, 상보형(complementary) DB 인터페이스에서의 상보형 DB 콘택트는 유전체에서 리세싱된 금속 패드(예를 들면, 구리 패드)를 포함할 수 있다. DB 콘택트는, 구리, 망간, 티타늄, 금, 은, 팔라듐, 니켈, 구리 및 알루미늄(예를 들면, 구리 알루미늄 합금 형태), 탄탈륨(예를 들면, 탄탈륨 금속, 또는 탄탈륨 질화물 형태의 탄탈륨 및 질소), 코발트, 코발트 및 철(예를 들면, 코발트 철 합금 형태), 또는 전술한 것들 중 임의의 것의 임의의 합금들(예를 들면, 구리, 망간, 및 망가닌의 형태의 니켈)과 같은, 임의의 하나 이상의 전도성 재료를 포함할 수 있다. 일부 실시예들에서, DB 인터페이스의 DB 유전체 및 DB 콘택트들은, 저온 플라스마 강화 화학적 기상 퇴적(PECVD)과 같은, 저온 퇴적 기술들(예를 들면, 섭씨 온도 미만 또는 섭씨 온도 미만의 온도에서 퇴적이 발생하는 기술들)을 사용하여 제조될 수 있다.
반도체 다이(100)는 임의의 적합한 형태를 취할 수 있다. 예를 들어, 반도체 다이(100)는 프로세서 다이(예를 들면, CPU, GPU 또는 DSP), 메모리 다이, 센서 다이, 또는 플랫폼 컨트롤러 허브(platform controller hub)일 수 있거나, 이러한 기능들을 갖는 회로들의 임의의 조합을 포함할 수 있다.
예에서, 배선 구조(152)의 제1 부분은 전기 전도성 라인의 하부 표면에 연결되는 접촉 인터페이스 구조일 수 있다. 예를 들어, 접촉 인터페이스 구조는 (하이브리드) 본드 패드일 수 있다. 따라서, 전기 전도성 라인(140), 예를 들면, 전기 전도성 라인의 하부 표면(144)은 접촉 인터페이스 구조에 전기적으로 연결될 수 있다.
예에서, 후면 금속 배선층 스택(120)은 실리콘 탄소 질화물, 실리콘 산화물 또는 폴리이미드 중 적어도 하나를 포함하는 접촉 인터페이스 구조 옆에 배열되는 본딩 표면 층(bonding surface layer)을 더 포함할 수 있다. 본딩 표면 층과 하이브리드 본딩 패드들은 하이브리드 본딩 프로세스를 수행하는 데 활용될 수 있다. 하이브리드 본딩은, Cu/SiO2 하이브리드 표면(예를 들면, 배선 구조의 제1 부분(152)과 본딩 층)과 같은, 금속-전극 및 절연체 인터페이스들을 본딩하는 기술이다.
예에서, 접촉 인터페이스 구조의 길이는 최대 160 nm, 또는 최대 130 nm 또는 최대 100 nm 및/또는 적어도 30 nm 또는 적어도 60 nm 또는 적어도 80 nm일 수 있다. 예에서, 전기 전도성 라인의 하부 표면(144)의 최소 횡방향 치수는 최대 160 nm, 또는 최대 130 nm 또는 최대 100 nm 및/또는 적어도 30 nm 또는 적어도 60 nm 또는 적어도 80 nm일 수 있다.
예에서, 제1 금속 배선층(122)의 두께는 최대 200 nm, 또는 최대 150 nm, 최대 100 nm, 최대 80 nm, 최대 60 nm 또는 최대 40 nm 및/또는 적어도 40 nm 또는 적어도 60 nm 또는 적어도 80 nm일 수 있다. 예에서, 반도체 기판(110)의 두께는 최대 300 nm, 또는 최대 200 nm, 최대 100 nm, 최대 80 nm, 최대 50 nm 또는 최대 20 nm 및/또는 적어도 20 nm 또는 적어도 50 nm 또는 적어도 80 nm일 수 있다.
예를 들어, 복수의 트랜지스터들(133)은 핀 전계 효과 트랜지스터, 나노와이어 트랜지스터, 리본 트랜지스터 또는 게이트 올 어라운드 트랜지스터 중 적어도 하나를 포함할 수 있다. 게이트 올 어라운드 트랜지스터는 게이트가 모든 측면으로부터 채널과 접촉하는 구조이다.
예에서, 전기 전도성 라인(140)은 반도체 기판(110)으로부터 전기적으로 절연될 수 있다.
예에서, 후면 금속 배선층 스택(120)의 층(예를 들면, 제1 금속 배선층(122) 또는 제2 금속 배선층(124))은 커패시터의 유전체 재료, 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 예에서, 후면 금속 배선층 스택(120)의 층(예를 들면, 제1 금속 배선층(122) 또는 제2 금속 배선층(124))은 인덕터의 자성 재료, 예를 들면, 철 산화물, 철 백금(iron platinum) 등을 포함할 수 있다. 에에서, 후면 금속 배선층 스택(120)의 층(예를 들면, 제1 금속 배선층(122) 또는 제2 금속 배선층(124))은 적어도 1 W/mK, 적어도 2 W/mK 또는 적어도 3 W/mK의 열 전도도를 갖는 재료를 포함할 수 있다.
예에서, 후면 금속 배선층 스택(120)은 전기 전도성 라인(140)에 전기적으로 연결되는 회로 요소(예를 들면, 커패시터, 저항기, 인덕터 등)를 더 포함할 수 있다. 따라서, 필요한 회로 요소를 반도체 기판(110)이 아닌 후면 금속 배선층 스택(120)에 통합시키는 것에 의해 회로 요소의 통합이 용이하게 될 수 있다.
예에서, 반도체 다이(100)는 복수의 트랜지스터들 중 적어도 하나의 트랜지스터를 포함하는 회로를 더 포함할 수 있다. 회로 요소는 전기 전도성 라인(140)을 통해 회로의 트랜지스터에 전기적으로 연결된다. 따라서, 전기 전도성 라인(140)을 활용하여 용이한 방식으로 회로가 제공될 수 있다.
예에서, 반도체 다이(100)는 반도체 기판(112)의 전면 상에 형성되는 전면 배선층 스택(front side wiring layer stack)을 더 포함할 수 있다. 전면 배선층 스택은 후면 금속 배선층 스택의 배선 구조에 전기적으로 연결되는 전면 배선 구조를 포함한다. 예를 들어, 전면 배선층 스택은 FEOL 및/또는 BEOL 프로세스(들)로 형성될 수 있다.
추가 세부 사항들과 측면들은 아래에서 설명되는 예들과 관련하여 언급된다. 도 1에 도시된 예는 제안된 개념 또는 아래에서(예를 들면, 도 2 내지 도 6에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
도 2는 반도체 다이(200)의 다른 예의 단면도를 도시한다. 반도체 다이(200)는 반도체 기판(210) 및 후면 금속 배선층 스택(220)을 포함한다. 후면 금속 배선층 스택(220)은 배선 구조(250)를 포함하며, 배선 구조(250)는 배선 구조의 제1 부분(252), 예를 들면, 하이브리드 본드 패드(252), 테이퍼형 수직 연결부(256) 및 배선 구조의 제2 부분(254)을 포함한다. 배선 구조의 제2 부분(254)은, 예를 들면, 후면 금속 배선층 스택(220)을, 예를 들면, 재배선 층, 패키지 기판, 리드 프레임 등에 전기적으로 접촉시키는 접촉 인터페이스 구조일 수 있다.
또한, 반도체 다이(200)는, 예를 들면, 복수의 트랜지스터들을 외부 전기 신호(예를 들면, 전원)에 전기적으로 연결시키기 위한 전면 배선 구조(282)를 포함하는 전면 배선층 스택(280)을 포함한다. 전면 배선층 스택(280)은 반도체 기판(210)의 전면에 부착될 수 있다. 전면 배선 구조(282)는 배선 구조(250)에 전기적으로 연결될 수 있다.
예를 들어, 반도체 기판(210)의 전기 전도성 라인(240)은 전기 전도성 라인의 하부 표면(244)을 통해 하이브리드 본드 패드(252)와 전기적으로 연결될 수 있고, 전면 배선 구조(282)는, 예를 들면, 접촉 인터페이스 구조(예를 들면, 본드 패드)를 통해, 전기 전도성 라인의 전면(242)과 전기적으로 연결될 수 있다.
예를 들어, 배선 구조의 제2 부분(254)은 후면 금속 배선(backside metallization)으로서 작용할 수 있다, 예를 들면, 배선 구조의 제2 부분(254)은 커버되지 않을 수 있다.
후면 금속 배선층 스택(220)을 반도체 기판(210)에 부착하는 것에 의해, 위에서 설명된 바와 같이, 양쪽 모두가 개별적으로 제조/처리될 수 있다. 예를 들어, 전면 배선층 스택(280)은 유전체 재료를 제외한 FEOL 및/또는 BEOL 프로세스(들)에 의해 형성될 수 있고, 후면 금속 배선층 스택(220)은 유전체 재료를 포함한 FEOL 및/또는 BEOL 프로세스(들) 및 또한 후면 금속 배선의 형성에 의해 형성될 수 있다.
부착은 하이브리드 본드 패드(252)를 활용하는 하이브리드 본딩 프로세스에 의해 수행될 수 있다. 하이브리드 본드 패드(252)는 하이브리드 본딩을 통해 전기 전도성 라인의 하부 표면(244)에 직접 본딩될 수 있다. 이러한 방식으로, 전기 신호, 예를 들면, 전원, VSS 등을 위한 인터커넥트가 배선 구조(250)를 통해 반도체 다이(200)의 후면으로부터 전기 전도성 라인(240)까지 개선된 방식으로 형성될 수 있다.
추가 세부 사항들과 측면들은 위에서 및/또는 아래에서 설명되는 예들과 관련하여 언급된다. 도 2에 도시된 예는 제안된 개념 또는 위에서(예를 들면, 도 1에서) 및/또는 아래에서(예를 들면, 도 3 내지 도 6에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
도 3은 반도체 다이를 형성하기 위한 방법(300)의 예를 도시한다. 방법(300)은 반도체 기판의 전면에 배열되는 복수의 트랜지스터들 및 전기 전도성 구조를 형성하는 단계(310)를 포함한다. 전기 전도성 구조의 상부 표면은 반도체 기판의 전면에 접촉되고, 전기 전도성 구조의 하부 표면은 반도체 기판의 후면에서 커버되지 않는다. 또한, 방법(300)은 후면 금속 배선층 스택을 형성하는 단계(320) 및 후면 금속 배선층 스택을 반도체 기판의 후면에 부착하는 단계(330)를 포함한다.
전기 전도성 구조는 전기 전도성 라인일 수 있거나 전기 전도성 라인을 포함할 수 있다. 전기 전도성 라인은 반도체 기판 내로 수직으로 연장되는 트렌치에서 횡방향으로 뻗어 있을 수 있다. 전기 전도성 라인의 상부 표면은 반도체 기판의 전면 표면과 동일 평면에 있을 수 있거나 반도체 기판의 전면 표면으로부터 돌출될 수 있다. 전기 전도성 라인의 상부 표면은 하나 이상의 비아 및/또는 하나 이상의 접촉 구조에 의해 하나 이상의 트랜지스터에 접촉될 수 있다. 전기 전도성 라인은 반도체 기판의 후면까지 연장될 수 있다(반도체 기판이 얇은 경우). 이 경우에, 전기 전도성 구조의 하부 표면은 전기 전도성 라인의 하부 표면일 수 있다. 이러한 방식으로, 필요한 프로세스 단계들의 개수가 낮게 유지될 수 있으므로, 전면으로부터 후면으로의 연결이 적은 노력으로 구현될 수 있다. 대안적으로, 기판 관통 비아가 전기 전도성 라인에 연결될 수 있다(예를 들면, 반도체 기판이 두꺼운 경우). 예를 들어, 기판 관통 비아는 전기 전도성 라인의 하부 표면으로부터 반도체 기판의 후면까지 연장될 수 있다. 이 경우에, 전기 전도성 구조의 하부 표면은 기판 관통 비아의 하부 표면일 수 있다.
예를 들어, 방법(300)과 유사하게, 복수의 트랜지스터들은 반도체 기판 대신에 반도체 웨이퍼 상에 형성될 수 있다. 이러한 방식으로, 용이한 제조 프로세스로 복수의 트랜지스터들이 형성될 수 있다. 또한, 반도체 웨이퍼는 복수의 트랜지스터들을 복수의 후면 금속 배선층 스택들에 부착하는 데 사용될 수 있다. 예를 들어, 복수의 후면 금속 배선층 스택들은 캐리어, 예를 들면, 웨이퍼 상에 형성될 수 있고, 따라서 부착은 웨이퍼 대 웨이퍼 프로세스(wafer-to-wafer process), 예를 들면, 웨이퍼 대 웨이퍼 본딩 프로세스(wafer-to-wafer bonding process)에 의해 수행될 수 있다. 이러한 방식으로, 부착을 위한 정렬이 증가될 수 있다. 복수의 트랜지스터들을 포함하는 반도체 웨이퍼와 복수의 후면 금속 배선층 스택들을 포함하는 캐리어는 반도체 기판 및 후면 금속 배선층 스택에 비해 더 정확하게 정렬될 수 있는데, 그 이유는 핸들링이 개선될 수 있기 때문이다, 예를 들면, 웨이퍼 대 웨이퍼 본딩 프로세스가 더 정확하기 때문이다. 따라서, 복수의 반도체 다이들이 개선된 제조 프로세스에서 형성될 수 있으며, 이는 제조 프로세스의 수율을 증가시킬 수 있다.
복수의 반도체 다이들을 형성하기 위해 반도체 웨이퍼를 캐리어에 부착한 후에, 캐리어는 제거될 수 있으며, 복수의 반도체 다이들을 분리시키기 위해 반도체 웨이퍼가 다이싱될 수 있다. 분리된 반도체 다이들은 이어서 패킹된 반도체 다이를 제공하기 위해 패키지 기판에 부착될 수 있다.
추가 세부 사항들과 측면들은 위에서 및/또는 아래에서 설명되는 예들과 관련하여 언급된다. 도 3에 도시된 예는 제안된 개념 또는 위에서(예를 들면, 도 1 및 도 2에서) 및/또는 아래에서(예를 들면, 도 4 내지 도 6에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
도 4는 반도체 다이를 형성하기 위한 방법의 예를 도시한다. 도 4a 내지 도 4f는 반도체 다이에 대한 반도체 기판을 형성하기 위한 방법의 예를 도시한다. 예에서, 이 방법은 반도체 기판 내부에 에칭 정지층을 형성하는 단계를 포함할 수 있다. 에칭 정지층은 전기 전도성 라인을 위한 트렌치의 깊이보다 더 깊은 깊이에 위치한다. 도 4a는 에칭 정지층(490)을 갖는 반도체 기판(예를 들면, 두꺼운 웨이퍼)을 도시한다. 반도체 기판의 중앙에 있는 더 밝은 영역은, 반도체 기판이 전체 두께를 가짐을 반영하기 위해, 반도체 기판에서의 끊어진 부분(break)을 나타낸다.
예에서, 이 방법은 반도체 기판의 전면으로부터 반도체 기판 내로 트렌치를 형성하는 단계 및 전기 전도성 라인의 전기 전도성 재료로 트렌치를 채우는 단계를 포함하는 전기 전도성 라인을 형성하는 단계를 더 포함할 수 있다. 또한, 전기 전도성 라인의 하부 표면을 커버하지 않기 위해 반도체 기판의 후면으로부터 반도체 기판의 일부를 제거하는 단계가 포함될 수 있다.
전기 전도성 라인의 하단(bottom)에 대한 하이브리드 본딩 연결을 위해, 전기 전도성 라인을 형성하기 위한 각각의 트렌치는 Si-벌크에 깊게 매립되어야 하고 에칭 층 바로 위에서 정지되어야 한다. 트렌치의 형성은, 예를 들어, 깊은 매립 전력 레일(buried power rail)(BPR)이 형성될 수 있는 것과 같이, 전기 전도성 라인을 위한 매우 깊은 트렌치(very deep trench)(439)를 형성하는 것을 포함할 수 있다. 도 4b에서 볼 수 있는 바와 같이, 일반 깊이 BPR(normal deep BPR)을 위한 트렌치는 매우 깊은 BPR(very deep BPR)을 위한 매우 깊은 트렌치(439)보다 에칭 정지층(490)까지 더 큰 거리를 가질 수 있다. 예에서, 에칭 정지층과 트렌치(439) 사이의 거리는 최대 100 nm, 최대 70, 최대 50 nm, 최대 30 nm 또는 최대 10 nm 및/또는 적어도 10 nm, 적어도 30nm 또는 적어도 50nm일 수 있으며, 이는 매우 깊은 BPR에 대해서만 달성될 수 있다. 매우 깊은 BPR(예를 들면, 비아)을 위한 매우 깊은 트렌치(439)를 생성할 때, 매우 깊은 트렌치(439)의 깊이는 에칭 정지층(490) 바로 위에서 정지될 수 있다. 또한, 매우 깊은 트렌치(439)는 반도체 기판에 대해 격리될 수 있다.
도 4c에서 볼 수 있는 바와 같이, 전기 전도성 라인(440) 및 복수의 트랜지스터들은 트렌치들을 형성한 후에 형성될 수 있다. 매우 깊은 트렌치(439)를 형성한 후에, 전기 전도성 라인(440), 예를 들면, 매우 깊은 BPR(440)을 형성하기 위해 매우 깊은 트렌치가 (예를 들면, 임의의 적합한 전도성 재료로) 채워질 수 있다.
도 4d는 반도체 기판의 전면에 부착되는 전면 배선 구조(480)를 갖는 반도체 기판을 도시한다. 전면 배선 구조(480)는 FEOL 및/또는 BEOL 프로세스(들)에 의해 형성될 수 있다.
도 4e는 뒤집힌 반도체 기판을 도시한다. 캐리어 시스템(492)은 전면 배선 구조의 전면에(그리고 따라서 반도체 기판의 활성측(active side)의 측면에) 부착될 수 있다. 캐리어 시스템(492)은 반도체 기판의 후면을 제거하는 동안 휨(warping)을 감소시킬 수 있다. 또한, 캐리어 시스템(492)은 후면 금속 배선층 스택과의 정렬과 같은 후속 프로세스들에 사용될 수 있으며, 이는 정렬 정확도를 증가시킬 수 있다.
예에서, 이 방법은 에칭 정지층에 도달할 때까지 후면으로부터 반도체 기판의 제1 부분을 제거하는 단계를 더 포함할 수 있다. 제1 부분을 제거하는 것은 기계적 에칭, 건식 에칭 또는 습식 에칭 중 적어도 하나를 포함한다. 도 4f에서 볼 수 있는 바와 같이, 반도체 기판의 후면의 첫 번째 제거 프로세스 이후에, 매우 깊은 BPR은 아직 커버되지 않을 수 있다. 예를 들어, 첫 번째 제거 프로세스는 에칭 정지층까지 반도체 기판의 후면을 제거하는 데 사용될 수 있다. 이것은 (예를 들면, 기계적 및/또는 습식/건식 에칭 프로세스들로) 에칭 정지층까지 반도체 기판의 후면을 연삭하는 것을 포함할 수 있거나 이에 의해 수행될 수 있다.
예에서, 이 방법은 화학적 기계적 평탄화 또는 플라스마 에칭 중 적어도 하나에 의해 반도체 기판의 제2 부분을 제거하는 것에 의해 전기 전도성 구조의 하부 표면을 커버하지 않는 단계를 더 포함할 수 있다. 예를 들어, 제2 부분을 제거하는 것은 제1 부분을 제거하는 것보다 더 정확한 프로세스를 포함할 수 있거나 이에 의해 수행될 수 있으며, 따라서 반도체 기판의 처리 시간이 감소될 수 있고, 정확도가 증가될 수 있다. 도 4g에서 볼 수 있는 바와 같이, 제2 부분을 제거한 후에 매우 깊은 PBR의 표면 영역이 커버되지 않을 수 있다. 예를 들어, (예를 들면, 도 1과 관련하여) 위에 설명된 바와 같은 전기 전도성 라인의 하부 표면은 매우 깊은 BPR의 커버되지 않은 표면 영역일 수 있다.
도 4h는 반도체 기판에 부착하기 전의 후면 금속 배선층 스택의 단면도를 도시한다. 후면 금속 배선층 스택은 후면 금속 배선 스택(예를 들면, 위에서 설명된 바와 같은 테이퍼형 수직 연결부 및 배선 구조의 제2 부분)과 하이브리드 본드 패드들(예를 들면, 위에서 설명된 바와 같은 배선 구조의 제1 부분)를 갖는 두꺼운 후면 웨이퍼일 수 있다.
(미세한) 하이브리드 본드 패드를 포함하는 후면 금속 배선층 스택의 경우, 전용 기판/웨이퍼가 생성될 수 있다. 예에서, 이 방법은 캐리어 상에 후면 금속 배선층 스택을 형성하는 단계를 더 포함할 수 있다. 예에서, 캐리어는 스테인리스 스틸, 유리 또는 반도체 재료 중 적어도 하나를 포함하거나 이로 제조된다.
그러한 캐리어, 예를 들면, 두꺼운 실리콘 웨이퍼 또는 강성 캐리어 웨이퍼(예를 들면, 스테인리스 스틸 또는 임의의 다른 강성 재료) 상에서 시작하여, 먼저 두꺼운 구리 층들이 형성될 수 있고, 토포그래피(topography)를 제거하기 위해 평탄화 프로세스가 뒤따를 수 있다. 마지막으로, 하이브리드 본드 패드는 프런트 엔드(front end) 프로세스들을 통해 그리고 하이브리드 본드 패드 옆의 웨이퍼 대 웨이퍼 인터페이스까지 어닐링하기 위한 재료들(예를 들면, 실리콘 탄소 질화물, 실리콘 산화물, 폴리이미드 등) 내에서 최대 120nm, 또는 최대 100nm, 또는 최대 80nm, 또는 최대 60nm의 치수로 생성될 수 있다.
임으로, 후면 금속 배선층 스택은 반도체 디바이스와 별도로 처리되기 때문에, 후면 금속 배선층 스택의 전기적 또는 열적 개선/기능성을 위한 일부 다른 재료들이, 기능성 웨이퍼와 같이, 층별로 생성될 수 있다. 이것은 특수 유전체, 자성 재료 및/또는 더 나은 열 전력 소산을 위한 재료일 수 있다.
예에서, 후면 금속 배선층 스택을 형성하는 단계는 후면 금속 배선층 스택의 배선 구조의 제1 부분을 후면 금속 배선층 스택의 제1 금속 배선층에 형성하는 단계 및 배선 구조의 제2 부분을 후면 금속 배선층 스택의 제2 금속 배선층에 형성하는 단계를 포함할 수 있다. 또한, 이 방법은 배선 구조의 제1 부분과 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부를 형성하는 단계를 포함할 수 있다. 제1 금속 배선층은 제2 금속 배선층보다 반도체 기판에 더 가깝고 테이퍼형 수직 연결부의 폭은 제1 금속 배선층을 향해 증가한다. 예에서, 테이퍼형 수직 연결부를 형성하는 단계는 후면 금속 배선층 스택에 테이퍼형 비아를 형성하는 단계를 포함한다(예를 들면, 도 4h 참조).
도 4i에서 볼 수 있는 바와 같이, 반도체 기판과 후면 금속 배선층 스택은 서로 부착된다. 예를 들어, 배선 구조의 제1 부분, 예를 들면, 하이브리드 본드 패드는, 예를 들면, 하이브리드 본딩을 통해 전기 전도성 라인의 하부 표면과 전기적으로 연결될 수 있다. 예에서, 후면 금속 배선층 스택을 부착하는 단계는 웨이퍼 본딩 프로세스를 포함하거나 이에 의해 수행된다. 예를 들어, (사전 처리된) 후면 금속 배선층 스택은 전면 배선층 스택을 포함하는 (기능성) 반도체 기판의 후면 상에 웨이퍼 대 웨이퍼 본딩 프로세스를 통해 실장될 수 있다.
예에서, 이 방법은 전기 전도성 구조의 하부 표면이 후면 금속 배선층 스택의 접촉 인터페이스 구조에 연결되도록 후면 금속 배선층 스택을 반도체 기판에 부착하기 위해 캐리어를 반도체 기판에 정렬하는 단계를 더 포함할 수 있다. 이러한 방식으로, 웨이퍼 대 웨이퍼 본딩 프로세스가 구성되거나 수행될 수 있다. 웨이퍼 대 웨이퍼 본딩 프로세스의 매우 양호한 정확도로 인해, 예를 들면, 최대 100 nm의 최소 횡방향 치수(예를 들면, 측면 길이)를 갖는 전기 전도성 라인의 작은 커버되지 않은 하부 표면은 배선 구조의 제1 부분(예를 들면, 하이브리드 본딩 패드)과 만날 수 있다. 따라서, 웨이퍼 대 웨이퍼 본딩이 고정밀 본딩 프로세스이기 때문에, 웨이퍼 대 웨이퍼 본딩 프로세스는 반도체 다이의 제조 수율을 증가시킬 수 있다. 예를 들어, 전기 전도성 라인의 하부 표면과 배선 구조의 제1 부분 사이의 연결은 하이브리드 본딩 인터페이스로 인해 심리스(seamless)할 수 있다. 후면 금속 배선층 스택 자체가 두꺼운 캐리어 상에 형성될 수 있기 때문에, 핸들링이 개선될 수 있으며, 이는 웨이퍼 대 웨이퍼 본딩 프로세스를 위한 매우 매끄럽고 평평한 표면의 생성을 가져올 수 있다. 예를 들어, 필요한 경우 추가 캐리어 시스템이 사용될 수 있다.
예에서, 본딩 프로세스는 하이브리드 본딩 프로세스를 포함하거나 이에 의해 수행된다. 하이브리드 본딩은 본드 인터페이스(예를 들면, 배선 구조의 제1 부분)에 매립된 금속 패드들과의 직접 본딩을 연장하여, 웨이퍼들의 페이스 투 페이스 연결(face-to-face connection)을 가능하게 한다. 이러한 방식으로, 비-하이브리드 본딩에 비해, 본딩 프로세스의 정밀도가 증가될 수 있다.
하이브리드 본딩은, 예를 들면, 본딩 전에 기판의 플라스마 처리를 사용하는 직접 본딩 프로세스인 반면, 웨이퍼 표면은 동일한 표면 평면, 예를 들면, 후면 금속 배선층 스택의 전면 상의 유전체 및 금속 인터커넥트들로 구성된다. 하이브리드 본딩 프로세스 동안 웨이퍼들의 실온 접촉(사전 본딩)과 본드를 강화하기 위한 열 어닐링이 포함될 수 있다. 예에서, 후면 금속 배선층 스택을 부착하는 동안 반도체 기판의 후면의 온도는 적어도 25℃, 적어도 50℃ 또는 적어도 75℃ 및/또는 최대 150℃, 최대 125℃ 또는 최대 100℃일 수 있다. 예에서, 반도체 기판의 후면은 적어도 2 bar, 적어도 1 bar 또는 적어도 0.5 bar(표준 대기압(normal atm))의 압력으로 반도체 기판의 후면에 압착될 수 있다.
도 4j는 후면 금속 배선층 스택의 배선 구조를 통한 반도체 다이의 후면 상의 반도체 기판의 전기 전도성 라인에 대한 전기적 연결부를 포함하는 반도체 다이를 생성하기 위한 완성된 반도체 다이 프로세스를 도시한다. 예에서, 이 방법은 후면 금속 배선층 스택을 반도체 기판의 후면에 부착한 후에 후면 금속 배선층 스택으로부터 캐리어를 제거하는 단계를 더 포함할 수 있다. 또한, 반도체 기판의 캐리어가 제거될 수 있다.
반도체 기판 및 후면 금속 배선층 스택의 각자의 캐리어를 제거하기 위해, 연삭 프로세스가 포함되거나 수행될 수 있다. 예를 들어, 배선 구조의 제2 부분, 예를 들면, 후면 금속 배선을 커버하지 않기 위해 후면 금속 배선층 스택의 (두꺼운) 캐리어, 예를 들면, 두꺼운 실리콘 웨이퍼(또는 캐리어처럼 작용하여 그것을 드러내는 임의의 다른 재료)를 연삭하는 것이 수행될 수 있다. 예를 들면, (기능성) 전면 배선층 스택의 C4 패드들을 커버하지 않기 위해 반도체 기판의 캐리어를 갖는 반도체 다이의 다른 쪽 측면에 대해 동일한 작업이 수행될 수 있다.
결론적으로, 도 4를 참조하여 설명된 방법을 사용하면, 하이브리드 본드 패드를 활용하여 반도체 기판의 전기 전도성 라인을 전기적으로 연결시키는 것에 의해 복잡한 작은 TSV 프로세스들이 생략될 수 있다.
추가 세부 사항들과 측면들은 위에서 및/또는 아래에서 설명되는 예들과 관련하여 언급된다. 도 4에 도시된 예는 제안된 개념 또는 위에서(예를 들면, 도 1 내지 도 3에서) 및/또는 아래에서(예를 들면, 도 5 및 도 6에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
도 5는 반도체 디바이스(505)의 단면도를 도시한다. 예에서, 반도체 디바이스(505)는 (예를 들면, 도 1, 도 2 및 도 4a 내지 도 4j와 관련하여) 위에서 설명된 바와 같은 반도체 다이(500) 및 반도체 다이(500)의 전면에 부착되는 패키지 기판(530)을 포함한다. 반도체 다이(500)는 전면 배선층 스택과 후면 금속 배선층 스택을 포함하는 반도체 기판을 포함한다.
예를 들어, 연결 기술들(예를 들면, 몰드 관통 비아(Through Mold Via) 및 RDL 프로세스)을 사용하여, 후면 금속 배선층 스택, 예를 들면, 후면 금속 배선이 연결되어 기능성 패키지를 생성할 수 있으며, 예를 들면, 조립 프로세스들 후에 (기능성) 전면 배선층 스택의 C4 패드들을 범핑하는 것 및 반도체 다이(500)를 패킹 기판(530)에 부착하는 것이 있을 수 있다.
예에서, 재배선 층(506)은 반도체 다이(504)의 후면 상에 형성될 수 있다. 재배선 층(506)은 후면 금속 배선층 스택의 제2 접촉 인터페이스 구조에 전기적으로 연결될 수 있다. 예에서, 배선 구조의 제2 부분은 후면 금속 배선층 스택에 연결되는 제2 접촉 인터페이스 구조일 수 있다.
예에서, 인터커넥트 구조(508)는 반도체 다이(500) 옆에 횡방향으로 배열되고 재배선 층(506)으로부터 패키지 기판(530)까지 연장될 수 있다. 이러한 방식으로, 반도체 다이(504)의 후면과 패키지 기판의 전면 사이의 연결이 달성될 수 있다.
예에서, 반도체 디바이스(505)는 반도체 다이(500) 및 인터커넥트 구조(508)를 매립하는 몰드 화합물(509)을 더 포함할 수 있다. 이 경우에, 인터커넥트 구조(508)는 몰드 관통 비아일 수 있다.
위에서 또는 아래에 설명된 반도체 디바이스(505)는 반도체 다이(500)를 포함하는 반도체 패키지일 수 있다. 반도체 디바이스(505)는 프로세서(예를 들면, CPU, GPU 또는 DSP), 메모리 또는 임의의 다른 집적 회로일 수 있다.
추가 세부 사항들과 측면들은 위에서 및/또는 아래에서 설명되는 예들과 관련하여 언급된다. 도 5에 도시된 예는 제안된 개념 또는 위에서(예를 들면, 도 1 내지 도 4에서) 및/또는 아래에서(예를 들면, 도 6에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
도 6은 컴퓨팅 디바이스(600)를 예시한다. 컴퓨팅 디바이스(600)는 보드(602)를 수용한다. 보드(602)는, 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 이에 제한되지 않는, 다수의 컴포넌트들을 포함할 수 있다. (예를 들면, 도 5와 관련하여) 위에서 설명된 바와 같은 반도체 디바이스는 도 6에 도시된 바와 같은 프로세서(604)일 수 있다. 예를 들어, 프로세서(604)는 도 1을 참조하여 설명된 바와 같은 반도체 다이를 포함할 수 있다.
프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 일부 실시예들에서, 적어도 하나의 통신 칩(606)이 또한 보드(602)에 물리적으로 및 전기적으로 결합된다. 추가의 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그의 응용들에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들면, DRAM), 비휘발성 메모리(예를 들면, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩세트, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되지 않는다. 통신 칩(606)은 컴퓨팅 디바이스(600)로 및 컴퓨팅 디바이스(600)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어와 그 파생어들은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떠한 전선들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서, 그렇지 않을 수 있다. 통신 칩(606)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 및 그 이상으로서 지칭되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩들(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 더 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다. 컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 실시예들에 따른, 기판과 직접 접촉하는 몰드 층을 포함하는 ePLB 또는 eWLB 기반 P0P 패키지에 조립되는 하나 이상의 디바이스를 포함한다. “프로세서”라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다.
통신 칩(606)은 통신 칩(606) 내에 패키징되는 집적 회로 다이를 또한 포함한다. 다른 실시예에 따르면, 통신 칩의 집적 회로 다이는 실시예들에 따른, 기판과 직접 접촉하는 몰드 층을 포함하는 ePLB 또는 eWLB 기반 P0P 패키지에 조립되는 하나 이상의 디바이스를 포함한다.
추가 세부 사항들과 측면들은 위에서 설명된 예들과 관련하여 언급된다. 도 6에 도시된 예는 제안된 개념 또는 위에서(예를 들면, 도 1 내지 도 5에서) 설명되는 하나 이상의 예와 관련하여 언급된 하나 이상의 측면에 대응하는 하나 이상의 임의적 부가 특징을 포함할 수 있다.
이전 예들 중 특정 예와 관련하여 설명된 측면들 및 특징들은 추가 예들의 동일하거나 유사한 특징을 대체하거나 해당 특징들을 추가 예에 추가적으로 도입하기 위해 해당 추가 예들 중 하나 이상과 조합될 수도 있다.
예들은 또한 프로그램이 컴퓨터, 프로세서 또는 다른 프로그래밍 가능한 하드웨어 컴포넌트에서 실행될 때 위의 방법들 중 하나 이상을 실행하기 위한 프로그램 코드를 포함하는 (컴퓨터) 프로그램이거나 이에 관련될 수 있다. 따라서, 위에서 설명된 방법들 중 상이한 방법들의 단계들, 동작들 또는 프로세스들은 프로그래밍된 컴퓨터들, 프로세서들 또는 다른 프로그래밍 가능한 하드웨어 컴포넌트들에 의해서도 실행될 수 있다. 예들은 머신, 프로세서 또는 컴퓨터 판독 가능하고 머신 실행 가능, 프로세서 실행 가능 또는 컴퓨터 실행 가능 프로그램들 및 명령어들을 인코딩 및/또는 포함하는, 디지털 데이터 저장 매체와 같은, 프로그램 저장 디바이스들을 또한 커버할 수 있다. 프로그램 저장 디바이스들은, 예를 들어, 디지털 저장 디바이스, 자기 디스크 및 자기 테이프와 같은 자기 저장 매체, 하드 디스크 드라이브, 또는 광학적으로 판독 가능한 디지털 데이터 저장 매체를 포함하거나 이들일 수 있다. 다른 예들은 위에서 설명된 방법들의 단계들을 실행하도록 프로그래밍된 컴퓨터, 프로세서, 제어 유닛, (필드) 프로그래머블 로직 어레이((F)PLA), (필드) 프로그래머블 게이트 어레이((F)PGA), 그래픽 프로세서 유닛(GPU), 주문형 집적 회로(ASIC), 집적 회로(IC) 또는 시스템 온 칩(SoC) 시스템을 또한 포함할 수 있다.
설명이나 청구범위에 개시된 여러 단계들, 프로세스들, 동작들 또는 기능들의 개시는, 개개의 사례에서 명시적으로 언급되지 않거나 기술적인 이유로 필요하지 않는 한, 이러한 동작들이 반드시 설명된 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안 된다는 것을 추가로 이해해야 한다. 따라서, 이전 설명은 여러 단계들 또는 기능들의 실행을 특정 순서로 제한하지 않는다. 또한, 추가 예들에서, 단일 단계, 기능, 프로세스 또는 동작은 여러 서브단계들, 서브기능들, 서브프로세스들 또는 서브동작들을 포함하고/하거나 이들로 분할될 수 있다.
일부 측면들이 디바이스 또는 시스템과 관련하여 설명된 경우, 이러한 측면들은 또한 대응하는 방법에 대한 설명으로서 이해되어야 한다. 예를 들어, 디바이스 또는 시스템의 블록, 디바이스 또는 기능적 측면은, 대응하는 방법의 방법 단계와 같은, 특징에 대응할 수 있다. 따라서, 방법과 관련하여 설명된 측면들은 또한 대응하는 블록, 대응하는 요소, 대응하는 디바이스 또는 대응하는 시스템의 속성 또는 기능적 특징에 대한 설명으로서 이해되어야 한다.
예(예를 들면, 예 1)는 반도체 다이에 관한 것이며, 반도체 다이는 반도체 기판의 전면에 배열된 복수의 트랜지스터들, 전기 전도성 구조 - 전기 전도성 구조의 상부 표면은 반도체 기판의 전면에 접촉되고, 전기 전도성 구조의 하부 표면은 반도체 기판의 후면에 접촉됨 - 및 반도체 기판의 후면에 부착되는 후면 금속 배선층 스택을 포함하고, 후면 금속 배선층 스택의 배선 구조의 제1 부분은 후면 금속 배선층 스택의 제1 금속 배선층에 형성되고, 배선 구조의 제2 부분은 후면 금속 배선층 스택의 제2 금속 배선층에 형성되며, 배선 구조의 제1 부분과 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부가 형성되고, 제1 금속 배선층은 제2 금속 배선층보다 반도체 기판에 더 가까우며, 테이퍼형 수직 연결부의 폭은 제1 금속 배선층을 향하여 증가한다.
다른 예(예를 들면, 예 2)는 이전에 설명된 예(예를 들면, 예 1)에 관한 것이며, 여기서 배선 구조의 제1 부분은 전기 전도성 구조의 하부 표면에 연결되는 접촉 인터페이스 구조이다.
다른 예(예를 들면, 예 3)는 이전에 설명된 예(예를 들면, 예 2)에 관한 것이며, 여기서 후면 금속 배선층 스택은 실리콘 탄소 질화물, 실리콘 산화물 또는 폴리이미드 중 적어도 하나를 포함하는 접촉 인터페이스 구조 옆에 배열되는 본딩 표면 층을 더 포함한다.
다른 예(예를 들면, 예 4)는 이전에 설명된 예(예를 들면, 예 2 및 예 3 중 하나)에 관한 것이며, 여기서 접촉 인터페이스 구조의 길이는 최대 100 nm이다.
다른 예(예를 들면, 예 5)는 이전에 설명된 예(예를 들면, 예 1 내지 예 4 중 하나)에 관한 것이며, 여기서 전기 전도성 구조의 하부 표면의 최소 횡방향 치수는 최대 100nm이다.
다른 예(예를 들면, 예 6)는 이전에 설명된 예(예를 들면, 예 1 내지 예 5 중 하나)에 관한 것이며, 여기서 제1 금속 배선층의 두께는 최대 100 nm이다.
다른 예(예를 들면, 예 7)는 이전에 설명된 예(예를 들면, 예 1 내지 예 6 중 하나)에 관한 것이며, 여기서 반도체 기판의 두께는 최대 100 nm이다.
다른 예(예를 들면, 예 8)는 이전에 설명된 예(예를 들면, 예 1 내지 예 7 중 하나)에 관한 것이며, 여기서 복수의 트랜지스터들은 핀 전계 효과 트랜지스터, 나노와이어 트랜지스터, 리본 트랜지스터 또는 게이트 올 어라운드 트랜지스터 중 적어도 하나를 포함한다.
다른 예(예를 들면, 예 9)는 이전에 설명된 예(예를 들면, 예 1 내지 예 8 중 하나)에 관한 것이며, 여기서 전기 전도성 구조는 반도체 기판으로부터 전기적으로 절연된다.
다른 예(예를 들면, 예 10)는 이전에 설명된 예(예를 들면, 예 1 내지 예 9 중 하나)에 관한 것이며, 후면 금속 배선층 스택의 층은 커패시터의 유전체 재료, 예를 들면, 실리콘 산화물 또는 실리콘 질화물 조성물들을 포함한다.
다른 예(예를 들면, 예 11)는 이전에 설명된 예(예를 들면, 예 1 내지 예 10 중 하나)에 관한 것이며, 여기서 후면 금속 배선층 스택의 층은 인덕터의 자성 재료, 예를 들면, 페로 산화물(Ferro Oxide)(철 산화물) 또는 페로 백금(Ferro Platinum)(철 백금) 조성물들을 포함한다.
다른 예(예를 들면, 예 12)는 이전에 설명된 예(예를 들면, 예 1 내지 예 11 중 하나)에 관한 것이며, 후면 금속 배선층 스택의 층은 적어도 1 W/mK의 열 전도도를 갖는 재료를 포함한다.
다른 예(예를 들면, 예 13)는 이전에 설명된 예(예를 들면, 예 1 내지 예 12 중 하나)에 관한 것이며, 여기서 후면 금속 배선층 스택은 전기 전도성 구조에 전기적으로 연결되는 회로 요소를 포함한다.
다른 예(예를 들면, 예 14)는 이전에 설명된 예(예를 들면, 예 13)에 관한 것이며, 복수의 트랜지스터들 중 적어도 하나의 트랜지스터를 포함하는 회로를 더 포함하고, 여기서 회로 요소는 전기 전도성 구조를 통해 회로의 트랜지스터에 전기적으로 연결된다.
다른 예(예를 들면, 예 15)는 이전에 설명된 예(예를 들면, 예 1 내지 예 14 중 하나)에 관한 것이며, 반도체 기판의 전면 상에 형성되는 전면 배선층 스택을 더 포함하고, 여기서 전면 배선층 스택은 후면 금속 배선층 스택의 배선 구조에 전기적으로 연결되는 전면 배선 구조를 포함한다.
예(예를 들면, 예 16)는 위에서(예를 들면, 예 1 내지 예 15 중 하나에서) 설명된 바와 같은 반도체 다이와 반도체 다이의 전면에 부착되는 패키지 기판을 포함하는, 반도체 디바이스에 관한 것이다.
다른 예(예를 들면, 예 17)는 이전에 설명된 예(예를 들면, 예 16)에 관한 것이며, 반도체 다이의 후면 상에 형성되는 재배선 층을 더 포함하고, 여기서 재배선 층은 후면 금속 배선층 스택의 제2 접촉 인터페이스 구조에 전기적으로 연결된다.
다른 예(예를 들면, 예 18)는 이전에 설명된 예(예를 들면, 예 17)에 관한 것이며, 여기서 배선 구조의 제2 부분은 후면 금속 배선층 스택에 연결되는 제2 접촉 인터페이스 구조이다.
다른 예(예를 들면, 예 19)는 이전에 설명된 예(예를 들면, 예 17 및 예 18 중 하나)에 관한 것이며, 반도체 다이 옆에 횡방향으로 배열되고 재배선 층으로부터 패키지 기판까지 연장되는 인터커넥트 구조를 더 포함한다.
다른 예(예를 들면, 예 20)는 이전에 설명된 예(예를 들면, 예 19)에 관한 것이며, 반도체 다이 및 인터커넥트 구조를 매립하는 몰드 화합물을 더 포함한다.
예(예를 들면, 예 21)는 반도체 디바이스를 형성하기 위한 방법에 관한 것이며, 방법은 반도체 기판의 전면에 배열되는 복수의 트랜지스터들 및 전기 전도성 구조를 형성하는 단계 - 전기 전도성 구조의 상부 표면은 반도체 기판의 전면에 접촉되고, 전기 전도성 구조의 하부 표면은 반도체 기판의 후면에서 커버되지 않음 -, 후면 금속 배선층 스택을 형성하는 단계 및 후면 금속 배선층 스택을 반도체 기판의 후면에 부착하는 단계를 포함한다.
다른 예(예를 들면, 예 22)는 이전에 설명된 예(예를 들면, 예 21)에 관한 것이며, 여기서 후면 금속 배선층 스택을 형성하는 단계는 후면 금속 배선층 스택의 제1 금속 배선층에 후면 금속 배선층 스택의 배선 구조의 제1 부분을 형성하는 단계, 후면 금속 배선층 스택의 제2 금속 배선층에 배선 구조의 제2 부분을 형성하는 단계 및 배선 구조의 제1 부분과 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부를 형성하는 단계 - 제1 금속 배선층은 제2 금속 배선층보다 반도체 기판에 더 가까우며 테이퍼형 수직 연결부의 폭은 제1 금속 배선층을 향하여 증가함 - 를 포함한다.
다른 예(예를 들면, 예 23)는 이전에 설명된 예(예를 들면, 예 22)에 관한 것이며, 여기서 테이퍼형 수직 연결부를 형성하는 단계는 후면 금속 배선층 스택에 테이퍼형 비아를 형성하는 단계를 포함한다.
다른 예(예를 들면, 예 24)는 이전에 설명된 예(예를 들면, 예 21 내지 예 23 중 하나)에 관한 것이며, 여기서 후면 금속 배선층 스택을 부착하는 단계는 웨이퍼 본딩 프로세스를 포함한다.
다른 예(예를 들면, 예 25)는 이전에 설명된 예(예를 들면, 예 24)에 관한 것이며, 여기서 본딩 프로세스는 하이브리드 본딩 프로세스를 포함한다.
다른 예(예를 들면, 예 26)는 이전에 설명된 예(예를 들면, 예 21 내지 예 25 중 하나)에 관한 것이며, 여기서 반도체 기판의 후면의 온도는 후면 금속 배선층 스택을 부착하는 동안 적어도 25℃이다.
다른 예(예를 들면, 예 27)는 이전에 설명된 예(예를 들면, 예 21 내지 예 26 중 하나)에 관한 것이며, 여기서 반도체 기판의 후면은 적어도 1 bar의 압력으로 반도체 기판의 후면에 압착된다.
다른 예(예를 들면, 예 28)는 이전에 설명된 예(예를 들면, 예 21 내지 예 27 중 하나)에 관한 것이며, 캐리어 상에 후면 금속 배선층 스택을 형성하는 단계를 더 포함한다.
다른 예(예를 들면, 예 29)는 이전에 설명된 예(예를 들면, 예 28)에 관한 것이며, 여기서 캐리어는 스테인리스 스틸, 유리 또는 반도체 재료 중 적어도 하나를 포함한다.
다른 예(예를 들면, 예 30)는 이전에 설명된 예(예를 들면, 예 28 및 예 29 중 하나)에 관한 것이며, 전기 전도성 구조의 하부 표면이 후면 금속 배선층 스택의 접촉 인터페이스 구조에 연결되도록 후면 금속 배선층 스택을 반도체 기판에 부착하기 위해 캐리어를 반도체 기판에 정렬하는 단계를 더 포함한다.
다른 예(예를 들면, 예 31)는 이전에 설명된 예(예를 들면, 예 28 내지 예 30 중 하나)에 관한 것이며, 후면 금속 배선층 스택을 반도체 기판의 후면에 부착한 후에 후면 금속 배선층 스택으로부터 캐리어를 제거하는 단계를 더 포함한다.
다른 예(예를 들면, 예 32)는 이전에 설명된 예(예를 들면, 예 21 내지 예 31 중 하나)에 관한 것이며, 여기서 전기 전도성 구조를 형성하는 단계는 반도체 기판의 전면으로부터 반도체 기판 내로 트렌치를 형성하는 단계, 전기 전도성 구조의 전기 전도성 재료로 트렌치를 채우는 단계 및 전기 전도성 구조의 하부 표면을 커버하지 않기 위해 반도체 기판의 후면으로부터 반도체 기판의 일부를 제거하는 단계를 포함한다.
다른 예(예를 들면, 예 33)는 이전에 설명된 예(예를 들면, 예 32)에 관한 것이며, 반도체 기판 내부에 에칭 정지층을 형성하는 단계를 더 포함하고, 여기서 에칭 정지층은 전기 전도성 구조를 위한 트렌치의 깊이보다 더 깊은 깊이에 위치한다.
다른 예(예를 들면, 예 34)는 이전에 설명된 예(예를 들면, 예 33)에 관한 것이며, 여기서 에칭 정지층과 트렌치 사이의 거리가 최대 50 nm이다.
다른 예(예를 들면, 예 35)는 이전에 설명된 예(예를 들면, 예 33 및 예 34 중 하나)에 관한 것이며, 에칭 정지층에 도달할 때까지 후면으로부터 반도체 기판의 제1 부분을 제거하는 단계를 더 포함하고, 여기서 제1 부분을 제거하는 것은 기계적 에칭, 건식 에칭 또는 습식 에칭 중 적어도 하나를 포함한다.
다른 예(예를 들면, 예 36)는 이전에 설명된 예(예를 들면, 예 35)에 관한 것이며, 화학적 기계적 평탄화 또는 플라스마 에칭 중 적어도 하나에 의해 반도체 기판의 제2 부분을 제거하는 것에 의해 전기 전도성 구조의 하부 표면을 커버하지 않는 단계를 더 포함한다.
이하의 청구항들은 이로써 상세한 설명에 포함되며, 여기서 각각의 청구항은 별도의 예로서 독립적으로 존재할 수 있다. 비록 청구범위에서 종속 청구항이 하나 이상의 다른 청구항과의 특정 조합을 언급할 수 있지만, 다른 예들이 종속 청구항과 임의의 다른 종속 또는 독립 청구항의 주제의 조합을 또한 포함할 수 있다는 점에도 유의해야 한다. 그러한 조합들은, 개개의 경우에서 특정 조합이 의도되지 않는다고 언급되지 않는 한, 이로써 명시적으로 제안된다. 게다가, 청구항의 특징들은, 해당 청구항이 임의의 다른 독립 청구항에 종속하는 것으로 직접적으로 정의되지 않더라도, 해당 다른 독립 청구항에 대해서도 포함되어야 한다.

Claims (20)

  1. 반도체 다이로서,
    반도체 기판의 전면에 배열된 복수의 트랜지스터들;
    전기 전도성 구조 - 상기 전기 전도성 구조의 상부 표면은 상기 반도체 기판의 전면에 접촉되고, 상기 전기 전도성 구조의 하부 표면은 상기 반도체 기판의 후면에 접촉됨 -; 및
    상기 반도체 기판의 후면에 부착되는 후면 금속 배선층 스택
    을 포함하고, 상기 후면 금속 배선층 스택의 배선 구조의 제1 부분은 상기 후면 금속 배선층 스택의 제1 금속 배선층에 형성되고, 상기 배선 구조의 제2 부분은 상기 후면 금속 배선층 스택의 제2 금속 배선층에 형성되며, 상기 배선 구조의 제1 부분과 상기 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부가 형성되고, 상기 제1 금속 배선층은 상기 제2 금속 배선층보다 상기 반도체 기판에 더 가까우며, 상기 테이퍼형 수직 연결부의 폭은 상기 제1 금속 배선층을 향하여 증가하는, 반도체 다이.
  2. 제1항에 있어서,
    상기 배선 구조의 제1 부분은 상기 전기 전도성 구조의 하부 표면에 연결되는 접촉 인터페이스 구조인, 반도체 다이.
  3. 제2항에 있어서,
    상기 후면 금속 배선층 스택은 실리콘 탄소 질화물, 실리콘 산화물 또는 폴리이미드 중 적어도 하나를 포함하는 상기 접촉 인터페이스 구조 옆에 배열되는 본딩 표면 층을 더 포함하는, 반도체 다이.
  4. 제2항 또는 제3항에 있어서,
    상기 접촉 인터페이스 구조의 길이는 최대 100 nm인, 반도체 다이.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전기 전도성 구조의 하부 표면의 최소 횡방향 치수는 최대 100nm인, 반도체 다이.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 트랜지스터들은 핀 전계 효과 트랜지스터, 나노와이어 트랜지스터, 리본 트랜지스터 또는 게이트 올 어라운드 트랜지스터 중 적어도 하나를 포함하는, 반도체 다이.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 전기 전도성 구조는 상기 반도체 기판으로부터 전기적으로 절연되는, 반도체 다이.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 후면 금속 배선층 스택의 층은 커패시터의 유전체 재료를 포함하는, 반도체 다이.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 후면 금속 배선층 스택의 층은 인덕터의 자성 재료를 포함하는, 반도체 다이.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 후면 금속 배선층 스택은 상기 전기 전도성 구조에 전기적으로 연결되는 회로 요소를 포함하는, 반도체 다이.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 복수의 트랜지스터들 중 적어도 하나의 트랜지스터를 포함하는 회로를 더 포함하며, 상기 회로 요소는 상기 전기 전도성 구조를 통해 상기 회로의 트랜지스터에 전기적으로 연결되는, 반도체 다이.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 반도체 기판의 전면 상에 형성되는 전면 배선층 스택을 더 포함하며, 상기 전면 배선층 스택은 상기 후면 금속 배선층 스택의 배선 구조에 전기적으로 연결되는 전면 배선 구조를 포함하는, 반도체 다이.
  13. 반도체 디바이스로서,
    제1항 내지 제12항 중 어느 한 항에 따른 반도체 다이; 및
    상기 반도체 다이의 전면에 부착되는 패키지 기판
    을 포함하는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 반도체 다이의 후면 상에 형성되는 재배선 층을 더 포함하며, 상기 재배선 층은 상기 후면 금속 배선층 스택의 제2 접촉 인터페이스 구조에 전기적으로 연결되는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 배선 구조의 제2 부분은 상기 후면 금속 배선층 스택에 연결되는 상기 제2 접촉 인터페이스 구조인, 반도체 디바이스.
  16. 제14항 또는 제15항에 있어서,
    상기 반도체 다이 옆에 횡방향으로 배열되고 상기 재배선 층으로부터 상기 패키지 기판까지 연장되는 인터커넥트 구조를 더 포함하는, 반도체 디바이스.
  17. 제16항에 있어서,
    상기 반도체 다이 및 상기 인터커넥트 구조를 매립하는 몰드 화합물을 더 포함하는, 반도체 디바이스.
  18. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 기판의 전면에 배열되는 복수의 트랜지스터들 및 전기 전도성 구조를 형성하는 단계 - 상기 전기 전도성 구조의 상부 표면은 상기 반도체 기판의 전면에 접촉되고, 상기 전기 전도성 구조의 하부 표면은 상기 반도체 기판의 후면에서 커버되지 않음 -;
    후면 금속 배선층 스택을 형성하는 단계; 및
    상기 후면 금속 배선층 스택을 상기 반도체 기판의 후면에 부착하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 후면 금속 배선층 스택을 형성하는 단계는:
    상기 후면 금속 배선층 스택의 제1 금속 배선층에 상기 후면 금속 배선층 스택의 배선 구조의 제1 부분을 형성하는 단계;
    상기 후면 금속 배선층 스택의 제2 금속 배선층에 상기 배선 구조의 제2 부분을 형성하는 단계; 및
    상기 배선 구조의 제1 부분과 상기 배선 구조의 제2 부분 사이에 테이퍼형 수직 연결부를 형성하는 단계
    를 포함하고, 상기 제1 금속 배선층은 상기 제2 금속 배선층보다 상기 반도체 기판에 더 가까우며 상기 테이퍼형 수직 연결부의 폭은 상기 제1 금속 배선층을 향하여 증가하는, 방법.
  20. 제19항에 있어서,
    상기 테이퍼형 수직 연결부를 형성하는 단계는 상기 후면 금속 배선층 스택에 테이퍼형 비아를 형성하는 단계를 포함하는, 방법.
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