CN112018068A - 集成电路及其形成方法 - Google Patents

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杨敦年
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Abstract

本申请的各个实施例针对集成电路(IC)，其中屏蔽结构阻止电荷从衬底通孔(TSV)附近迁移至半导体器件。在一些实施例中，该IC包括衬底、互连结构、半导体器件、TSV和屏蔽结构。互连结构位于衬底的前侧上并且包括导线。半导体器件位于衬底的前侧上，位于衬底和互连结构之间。TSV从衬底的背侧完全穿过衬底延伸到导线，并且包括金属。屏蔽结构包括PN结，PN结完全延伸穿过衬底，并且位于半导体器件和TSV之间。本发明的实施例还涉及集成电路的形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
半导体制造工业通过缩小最小部件尺寸来不断改进集成电路(IC)的处理能力和功耗。然而，近年来，由于工艺上的限制，很难继续缩小最小部件尺寸。将二维(2D)IC堆叠成三维(3D)IC已成为潜在的方法，以继续改进IC的处理能力和功耗。衬底通孔(TSV)是能够使2D IC堆叠为3D IC的其中一种技术。
发明内容
本发明的实施例提供了一种集成电路(IC)，包括：衬底；互连结构，位于所述衬底的前侧上；半导体器件，位于所述衬底的所述前侧上，位于所述衬底和所述互连结构之间；衬底通孔(TSV)，从所述衬底的背侧穿过所述衬底延伸到所述互连结构；以及屏蔽结构，包括第一PN结，其中，所述第一PN结完全延伸穿过所述衬底，并且位于所述半导体器件和所述衬底通孔之间。
本发明的另一实施例提供了一种集成电路(IC)，包括：衬底，包括具有第一掺杂类型的体区，并且还包括具有与所述第一掺杂类型相反的第二掺杂类型的第一屏蔽阱，其中，所述体区和所述第一屏蔽阱从所述衬底的前侧表面至与所述前侧表面相对的所述衬底的背侧表面直接连续地接触；互连结构，位于所述衬底的所述前侧表面上，其中，所述该互连结构包括导线；半导体器件，位于所述衬底的所述前侧表面上，位于所述衬底和所述互连结构之间；以及衬底通孔(TSV)，从所述衬底的所述背侧表面穿过所述衬底的所述体区延伸到所述导线，其中，所述衬底通孔、所述第一屏蔽阱和所述半导体器件沿着公共轴彼此隔开，其中，所述第一屏蔽阱的至少一部分位于所述衬底通孔和所述半导体器件之间。
本发明的又一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：从衬底的前侧掺杂所述衬底以形成第一屏蔽阱，所述第一屏蔽阱部分地延伸穿过所述衬底并且由所述衬底的体区围绕，其中，所述第一屏蔽阱和所述体区分别具有相反的掺杂类型；在所述衬底的所述前侧上形成半导体器件；在所述衬底的所述前侧上形成覆盖所述第一屏蔽阱和所述半导体器件的互连结构，其中，所述互连结构包括导线；从与所述衬底的所述前侧相对的所述衬底的背侧减薄所述衬底，其中，所述减薄使所述第一屏蔽阱从所述背侧暴露；以及形成衬底通孔，所述衬底通孔从所述衬底的所述背侧穿过所述衬底延伸到所述导线，其中，所述衬底通孔包括金属并且通过所述第一屏蔽阱与所述半导体器件分隔开。
本申请的实施例提供了用于背侧衬底通孔的屏蔽结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了集成电路(IC)的一些实施例的各种视图，其中屏蔽结构包括单个屏蔽阱，该单个屏蔽阱以闭合路径围绕衬底通孔(TSV)延伸以将TSV与半导体器件分隔开。
图2A和图2B示出了图1A和图1B的IC的一些可选实施例的各种视图，其中单个屏蔽阱以闭合路径围绕半导体器件延伸。
图3A和图3B示出了图1A和图1B的IC的一些可选实施例的各种视图，其中屏蔽结构包括以闭合路径围绕TSV延伸的一对屏蔽阱。
图4A和图4B示出了图3A和图3B的IC的一些可选实施例的各种视图，其中屏蔽阱分别以闭合路径围绕TSV和半导体器件延伸。
图5示出了图1A和图1B的IC的一些可选实施例的截面图，其中单个屏蔽阱以开放路径围绕TSV延伸。
图6A至图6C示出了图5的IC的一些实施例的顶视图。
图7A至图7F示出了图1A和图1B的IC的一些可选实施例的截面图，其中半导体器件改变。
图8A至图8C示出了三维集成电路(3D IC)的各个实施例的截面图，其中，图1A和图1B的屏蔽结构将TSV与半导体器件分隔开。
图9至图19示出了用于形成3D IC的方法的一些实施例的一系列截面图，其中屏蔽结构将TSV与半导体器件分隔开。
图20示出了图9至图19的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在一些实施例中，集成电路(IC)包括衬底、互连结构和半导体器件。半导体器件位于衬底的前侧上，并且部分地由衬底限定。互连结构覆盖并电耦合到衬底的前侧上的半导体器件，并且包括导线。该IC还包括从衬底的背侧穿过衬底延伸到导线的衬底通孔(TSV)。TSV可以例如促进将互连结构电耦合到衬底背侧上的焊盘，电耦合到背侧上的另一个IC或背侧上的一些其他结构。
在TSV的形成期间，对衬底的背侧执行等离子体蚀刻以形成延伸穿过衬底的通孔开口。采用等离子体蚀刻是因为它可以是高度定向的，并且因此可以形成具有各向异性蚀刻轮廓的TSV开口。然而，等离子体蚀刻通过自由基将电荷引入到衬底中。取决于TSV开口(并且因此TSV)到半导体器件的接近度，电荷可以迁移到半导体器件并被捕获在半导体器件处的浅沟槽隔离(STI)结构中。例如，STI结构可以具有在STI结构处捕获电荷的氮化硅衬垫。所捕获的电荷进而可以吸引半导体器件处的电荷载流子，并使半导体器件的操作参数偏离规范。例如，当半导体器件是高压N沟道金属氧化物半导体(HV NMOS)器件时，被捕获的电荷和/或被吸引的电荷载流子可以使半导体器件的饱和电流Isat减小约15％-17％或一些其他合适的值。
本申请的各个实施例针对一种IC，其中屏蔽结构阻止电荷从TSV附近迁移到半导体器件。在一些实施例中，IC包括衬底、互连结构、半导体器件、TSV和屏蔽结构。互连结构位于衬底的前侧上并且包括导线。半导体器件位于衬底的前侧上，位于衬底和互连结构之间。TSV从衬底的背侧完全穿过衬底延伸到导线，并且包括金属。屏蔽结构包括PN结，该PN结完全延伸穿过衬底，并且直接位于半导体器件和TSV之间。
通过将PN结直接布置在半导体器件和TSV之间，耗尽区阻止电荷从TSV附近迁移到半导体器件。此外，耗尽区的电场使半导体器件处的电荷远离半导体器件清除。例如，捕获在半导体器件中的STI结构中的电荷可以被移出并从半导体器件清除。因此，PN结防止或减少了半导体器件处的电荷的积聚。此外，PN结可以被反向偏置以在半导体器件的操作期间增强耗尽区的有效性。通过防止或以其他方式减少半导体器件处的电荷的积聚，半导体器件的操作参数受到影响的程度最小，如果有的话，是通过用于形成TSV的等离子蚀刻引入到衬底中的电荷来影响的。例如，当半导体器件是HV NMOS器件或一些其他合适的器件时，半导体器件的饱和电流Isat可以受到电荷的最小影响。
参考图1A和图1B，提供了IC的一些实施例的各种视图100A、100B，其中屏蔽结构102包括单个屏蔽阱102w，该单个屏蔽阱102w以闭合路径围绕TSV 104横向延伸以将TSV104与半导体器件106分隔开。图1A是IC的截面图100A，并且图1B是IC的顶视图100B。例如，图1A的截面图100A可以沿着图1B的顶视图100B中的线A-A’截取。
屏蔽阱102w以及因此屏蔽结构102位于衬底108中。衬底108例如可以是体单晶硅衬底或一些其他合适的半导体衬底。屏蔽阱102w垂直延伸穿过整个衬底108(见图1A)，并且如上所述，以封闭路径围绕TSV 104横向延伸(见图1B)。闭合路径例如可以是多边环形、圆环形或一些其他合适的形状。屏蔽阱102w是具有与衬底108的体区108b相反的掺杂类型的衬底108的掺杂区。例如，屏蔽阱102w可以是N型，并且衬底108的体区108b可以是P型，反之亦然。此外，屏蔽阱102w邻接衬底108的体区108b，以限定PN结110。PN结110产生将TSV 104与半导体器件106分隔开的耗尽区。
通过将TSV 104与半导体器件106分隔开，通过耗尽区阻止电荷从TSV 104附件到半导体器件106的迁移。如上所述，可以例如在等离子体蚀刻期间将电荷引入到衬底108中以形成TSV 104，并且可以例如由来自等离子体蚀刻的自由基携带电荷。此外，耗尽区的电场将半导体器件106处的电荷远离半导体器件106清除。因此，PN结110防止或以其他方式减少了半导体器件106处的电荷的积聚。
在实施例中，将屏蔽电压Vshld和体电压Vblk分别施加到屏蔽阱102w和衬底108的体区108b，以反向偏置PN结110。通过反向偏置PN结110，耗尽区更大，因此在阻止电荷向半导体器件106的迁移以及将电荷远离半导体器件106清除方面更有效。在一些实施例中，其中屏蔽阱102w和衬底108的体区108b分别是N型和P型，体电压Vblk和屏蔽电压Vshld分别处于较低的电压和较高的电压。例如，体电压Vblk可以处于IC内的最低电压，而屏蔽电压Vshld可以处于IC内的最高电压。
TSV 104从衬底108的背侧108bs上的焊盘112穿过衬底108延伸到衬底108的前侧108fs上的导线114。导线114是互连结构116的一部分，并且在一些实施例中，部分地位于半导体器件106下面。导线114和焊盘112是导电的，并且可以例如是或包括铜和/或一些其他合适的金属。TSV 104通过围绕TSV 104的TSV介电层118与衬底108分隔开。TSV104是导电的，并且可以是或包括例如铜、铝、一些其他合适的金属或前述的任何组合。
半导体器件106位于衬底108的前侧108fs上，并且部分地由衬底108限定。在一些实施例中，半导体器件106直接位于导线114的一部分上面和/或电耦合到互连结构116。在一些实施例中，半导体器件106是不对称的N沟道高压金属氧化物半导体(HVMOS)晶体管或一些其他合适的N沟道金属氧化物半导体场效应晶体管(MOSFET)。在其他实施例中，半导体器件106是一些合适的其他类型的半导体器件。如本文所使用的，HVMOS晶体管可以例如是横向扩散金属氧化物半导体(LDMOS)晶体管或一些其他合适的晶体管。
第一器件阱120和第二器件阱122从衬底108的前侧108fs延伸到衬底108中，并且第二器件阱122包括将第一器件阱120夹在中间的一对段。第一和第二器件阱120、122是衬底108的掺杂区。第一器件阱120具有与屏蔽阱102w相同的掺杂类型，并且具有与第二器件阱122相反的掺杂类型。第二器件阱122具有与衬底108的体区108b相同的掺杂类型，但是掺杂浓度不同。例如，第二器件阱122可以具有比衬底108的体区108b更高的掺杂浓度。
栅电极124和栅极介电层126堆叠在衬底108的前侧108fs上，并跨越第一器件阱120和第二器件阱122接触的界面。此外，栅电极124和栅极介电层126夹在第一源极/漏极区128和第二源极/漏极区130之间。第一和第二源极/漏极区128、130位于衬底108中并且分别位于第一器件阱120和第二器件阱122上。在一些实施例中，介电间隔件132位于栅电极124的侧壁上，并且包括将栅电极124夹在中间的一对段。在一些实施例中，源极/漏极延伸区134从第二源极/漏极区130在介电间隔件132上方延伸。第一和第二源极/漏极区128、130以及源极/漏极延伸区134是衬底108的掺杂区，具有与第一器件阱120相同的掺杂类型，但是掺杂浓度不同。例如，第一和第二源极/漏极区128、130可以具有比第一器件阱120更高的掺杂浓度。
第二器件阱接触区136位于第二器件阱122上，分别位于半导体器件106的相对侧处。第二器件阱接触区136是衬底108的掺杂区，具有与第二器件阱122相同的掺杂类型。但是掺杂浓度高于第二器件阱122。第二器件阱接触区接触第二源极/漏极区130，并且在一些实施例中，隔离阱138(以虚线示出)位于第二器件阱接触区与第二源极/漏极区130接触的界面上面并跨越该界面。隔离阱138是衬底108的掺杂区，具有与第二器件阱122相同的掺杂类型，但掺杂浓度不同。另一第二器件阱接触区与第一源极/漏极区128相邻，并通过沟槽隔离结构140与第一源极/漏极区128分隔开。
沟槽隔离结构140还划定了半导体器件106的边界，并且将第一源极/漏极区128与栅电极124上面的第一器件阱120的一部分横向分隔开。沟槽隔离结构140包括沟槽隔离主体140b和将沟槽隔离主体140b与衬底108分隔开的沟槽隔离衬垫140l。注意，沟槽隔离主体140b和沟槽隔离衬垫140l仅被标记为形成沟槽隔离结构140的一些段。沟槽隔离主体140b可以是或包括例如氧化硅和/或一些其他合适的电介质。沟槽隔离衬垫140l可以是或包括例如氮化硅和/或一些其他合适的电介质。沟槽隔离结构140可以是例如STI结构或一些其他合适的沟槽隔离结构。
在操作中，控制栅电极124上的偏置电压以使第二器件阱122中的沟道区142在非导电状态和导电状态之间变化。沟道区142从第二源极/漏极区130延伸到第一器件阱120，并且第一器件阱120从沟道区142延伸到第一源极/漏极区128。第一器件阱120用作电阻器，以减小沟道区142上的电压，并允许半导体器件106以更高的电压工作。
如上所述，屏蔽结构102处的耗尽区阻止了电荷从TSV 104附近向半导体器件106的迁移。此外，耗尽区将半导体器件106处的电荷远离半导体器件106清除。在没有屏蔽结构102的情况下，电荷可以积聚在沟槽隔离结构140中。例如，在TSV 104形成期间引入到衬底108中的正电荷可以以自由基迁移到沟槽隔离结构140并积聚在沟槽隔离结构中140。因此，屏蔽结构102防止或减少了沟槽隔离结构140中的电荷的积聚。在沟槽隔离结构140中积聚的电荷可以吸引半导体器件106处的电荷载流子，并使半导体器件106的操作参数偏离规范。例如，在沟槽隔离结构140中积聚的正电荷可以吸引电子并且减小半导体器件106的不饱和电流Isat至规范外。因此，通过防止或以其他方式减少沟槽隔离结构140中的电荷的积聚，屏蔽结构102防止半导体器件106的操作参数偏离规范，并且因此可以提高制造成品率。
参考图2A和图2B，提供了图1A和图1B的IC的一些可选实施例的各种视图200A、200B，其中单个屏蔽阱102w以闭合路径围绕半导体器件106横向地延伸，而不是以闭合路径围绕TSV 104横向地延伸。图2A是IC的截面图200A，并且图2B是IC的顶视图200B。例如，图2A的截面图200A可以沿着图2B的顶视图200B中的线B-B’截取。
通过用单个屏蔽阱102w围绕半导体器件106，单个屏蔽阱102w的耗尽区阻止了电荷从TSV 104附近向半导体器件106的迁移。这关于图1A和图1B进行描述。此外，通过用单个屏蔽阱102w围绕半导体器件106而不是TSV 104，单个屏蔽阱102w的耗尽区还阻挡了来自周围器件(未示出)的噪声到达并干扰半导体器件106的操作。
参考图3A和图3B，提供了图1A和图1B的IC的一些可选实施例的各种视图300A、300B，其中屏蔽结构102包括以单独的闭合路径围绕TSV 104横向延伸的第一屏蔽阱102w1和第二屏蔽阱102w2。这与图1A和图1B的单个屏蔽阱102w相反。图3A是IC的截面图300A，并且图3B是IC的顶视图300B。例如，图3A的截面图300A可以沿着图3B的顶视图300B中的线C-C’截取。
第一屏蔽阱102w1和第二屏蔽阱102w2分别作为图1A和图1B的单个屏蔽阱102w进行描述。第一和第二屏蔽阱102w1、102w2垂直地延伸穿过整个衬底108(见图3A)，并且如上所述，以单独的闭合路径围绕TSV 104横向延伸(见图3B)。闭合路径例如可以分别是多边环形、圆环形或一些其他合适的形状。此外，第二屏蔽阱102w2在其闭合路径中围绕第一屏蔽阱102w1横向延伸，因此第一屏蔽阱102w1位于TSV 104和第二屏蔽阱102w2之间。第一和第二屏蔽阱102w1、102w2是衬底108的掺杂区，具有与衬底108的体区108b相反的掺杂类型。此外，第一和第二屏蔽阱102w1、102w2邻接衬底的体区108b，以用体区108b限定PN结110。PN结110产生将TSV 104与半导体器件106分隔开的耗尽区。
通过将TSV 104与半导体器件106分隔开，通过耗尽区阻止了电荷从TSV 104附近向半导体器件106的迁移。此外，耗尽区将半导体器件106处的电荷远离半导体器件106清除。因此，PN结110防止或减少了半导体器件106处的电荷的积聚。通过同时具有第一和第二屏蔽阱102w1、102w2，迁移经过第一屏蔽阱102w1的耗尽区的任何电荷仍必须迁移经过第二屏蔽阱102w2的耗尽区。因此，具有两个屏蔽阱提供了多层屏蔽。
虽然将图3A和图3B描述为具有两个屏蔽阱，但是应当理解，IC的可选实施例可以具有三个或多个屏蔽阱，这些屏蔽阱以单独的闭合路径围绕TSV 104横向延伸。在这样的可选实施例中，三个或多个屏蔽阱分别作为图1A和图1B的屏蔽阱102w进行描述。此外，虽然图3A和图3B的第一和第二屏蔽阱102w1、102w2示出为围绕TSV 104，但是在IC的可选实施例中，第一屏蔽阱102w1和第二屏蔽阱102w2可以围绕半导体器件106，但是不围绕TSV 104。
参考图4A和图4B，提供图3A和图3B的IC的一些可选实施例的各种视图400A、400B，其中第二屏蔽阱102w2以闭合路径围绕半导体器件106而不是TSV 104横向延伸。第一屏蔽阱102w1继续围绕TSV104。图4A是IC的截面图400A，并且图4B是IC的顶视图400B。例如，图4A的截面图400A可以沿着图4B的顶视图400B中的线D-D’截取。
通过使第一屏蔽阱102w1和第二屏蔽阱102w2两者将TSV 104与半导体器件106分隔开，迁移经过第一屏蔽阱102w1的耗尽区的任何电荷仍然必须迁移经过第二屏蔽阱102w2的耗尽区，以到达半导体器件106。因此，具有两个屏蔽阱提供多层屏蔽。此外，通过用第二屏蔽阱102w2围绕半导体器件106而不是TSV 104，第二屏蔽阱102w2的耗尽区还阻挡了来自周围器件(未示出)的噪声到达并干扰半导体器件106的操作。
虽然图4A和图4B被描述为具有围绕TSV 104的单个屏蔽阱(即，第一屏蔽阱102w1)和围绕半导体器件106的单个屏蔽阱(即，第二屏蔽阱102w2)，但是在可选实施例中，多个屏蔽阱可以围绕TSV，和/或多个屏蔽阱可以围绕半导体器件106。关于图3A和图3B示出和描述了围绕TSV 104的多个屏蔽阱的示例。
虽然关于图1B、图2B、图3B和图4B描述了图1A、图2A、图3A和图4A，应当理解，在一些实施例中，图1A、图2A、图3A和图4A可以独立于图1B、图2B、图3B和图4B，并且在一些实施例中，图1B、图2B、图3B和图4B可以独立于图1A、图2A、图3A和图4A。例如，尽管将图1A描述为好像单个屏蔽阱102w的两个段在视图之外连接(如图1B所示)，但是在一些实施例中可能不是这种情况。在一些实施例中，两个段可以断开。
参考图5，提供了图1A和图1B的IC的一些可选实施例的截面图500，其中单个屏蔽阱102w以开放路径围绕TSV 104横向延伸，以将TSV 104与半导体器件106分隔开。这样，单个屏蔽阱102w位于TSV 104的一侧，半导体器件106位于该侧处，但从TSV 104的至少另一侧省略。在一些实施例中，在其他半导体器件(未示出)与TSV 104相邻的情况下，单个屏蔽阱102w也位于其他半导体器件所处的一个或多个侧处以给其他半导体器件提供屏蔽。此外，在一些实施例中，因为可以不需要屏蔽，所以从TSV 104的不设置半导体器件的一侧或多侧省略单个屏蔽阱102w。例如，可能没有半导体器件位于TSV 104的与半导体器件106相反的侧处，并且可以从该侧省略单个屏蔽阱102w。
通过从TSV 104的至少一侧省略单个屏蔽阱102w，减小了单个屏蔽阱102w占据的区域。这进而为其他结构和/或半导体器件留出更多空间。
参考图6A至图6C，提供了图5的IC的一些实施例的各种顶视图600A-600C。例如，图5的截面图500可以沿着图6A至图6C的顶视图600A-600C中的线E-E’截取。图6A示出了屏蔽阱102w的实施例，其中屏蔽阱102w是线形的并且位于TSV 104的单侧。图6B示出了屏蔽阱102w的实施例，其中屏蔽阱102w具有倒C形形状。图6C示出了屏蔽阱102w的实施例，其中屏蔽阱102w具有倒L形。然而，在可选实施例中，屏蔽阱102w的其他形状也是可以的。在一些实施例中，没有半导体器件位于TSV 104的与半导体器件106相反的一侧上和/或位于TSV 104的省略了屏蔽阱102w的一侧上。
虽然在图5和图6A至图6C中描述了具有将TSV 104与半导体器件106分隔开的单个屏蔽阱，但是在可选实施例中，多个屏蔽阱可以将TSV 104与半导体器件106分隔开。所述多个屏蔽阱中的每一个例如可以与图5和图6A至图6B的任何一个或组合中示出和/或描述的屏蔽阱102w相同。
参考图7A，提供了图1A的IC的一些可选实施例的截面图700A，其中沟槽隔离结构140进一步将第二源极/漏极区130与相邻的第二器件阱接触区136分隔开。半导体器件106可以是例如不对称的N沟道HVMOS或一些其他合适的半导体器件。
参考图7B，提供了图7A的IC的一些可选实施例的截面图700B，其中第二器件阱122将第一器件阱120分成两个段，第一和第二源极/漏极区128、130分别位于该两段上。第一器件阱120的两个段用作分别从第一和第二源极/漏极区128、130延伸到沟道区142的电阻器。这减小了沟道区142上的电压，并允许半导体器件106在高于原本能够达到的电压工作。另外，省略了隔离阱138和源极/漏极延伸区134，并且半导体器件106关于在第一器件阱120的两个段之间均匀间隔开的垂直轴对称。半导体器件106例如可以是对称N沟道HVMOS或一些其他合适的半导体器件。
参考图7C，提供了图1A的IC的一些可选实施例的截面图700C，其中，深阱702位于第一器件阱120上面。此外，第二器件阱122将第一器件阱120分为分别位于栅电极124的相对侧上的两个段，并且深阱702从第一器件阱120的第一段横向延伸到第一器件阱120的第二段。深阱702具有与第一器件阱120相同的掺杂类型，并且在一些实施例中，具有与第一器件阱120不同的掺杂浓度。深阱702和第一器件阱120(共享第一掺杂类型)与第二器件阱122和衬底108的体区108b(共享第二掺杂类型)形成PN结。PN结具有倒U形轮廓或一些其他合适的轮廓，并且PN结处的耗尽区在半导体器件106的沟道区142与衬底108的体区108b之间提供隔离。
第一源极/漏极区128位于第一器件阱120的第一段上，并且第一器件阱接触区704位于第一器件阱120的第二段上。此外，沟槽隔离结构140将第一器件阱接触区704与相邻的第二器件阱接触区136分隔开。第一器件阱接触区704是衬底108的掺杂区，与第一器件阱120相同的掺杂类型，但浓度比第一器件阱120高。半导体器件106可以是例如隔离的N沟道HVMOS或一些其他合适的半导体器件。
参考图7D，提供了图7C的IC的一些可选实施例的截面图700D，其中，半导体器件106的沟道区142位于第一器件阱120中，而不位于第二器件阱122中。此外，第一和第二源极/漏极区128、130具有与第一器件阱120相反的掺杂类型，而不是与第二器件阱122相反的掺杂类型，并且省略第二器件阱接触区136。半导体器件106可以例如是不对称的P沟道HVMOS或一些其他合适的半导体器件。
参考图7E，提供了图7D的IC的一些可选实施例的截面图700E，其中第一器件阱接触区704分别位于半导体器件106的相对侧上。第一器件阱接触区704的每个与图7D描述的第一器件阱接触区704相同。此外，在一些实施例中，当从顶向下观察时，第一器件阱接触区704是保护环结构的一部分，该保护环结构沿着半导体器件106的外周横向延伸。半导体器件106可以例如是不对称的P沟道HVMOS或一些其他合适的半导体器件。
参考图7F，提供了图7E的IC的一些可选实施例的截面图700F，其中，半导体器件106关于栅电极124的宽度方向的中心处的垂直轴对称。此外，第一和第二源极/漏极区128和130位于第二器件阱122的被第一器件阱120分成的两个段中。第二器件阱122的两个段用作分别从第一和第二源极/漏极区域128、130延伸到沟道区142的电阻器。这减小了沟道区142上的电压，并且允许半导体器件106以比原本能够的更高的电压进行操作。半导体器件106可以例如是对称的P沟道HVMOS或一些其他合适的半导体器件。
参考图8A，提供了三维集成电路(3D IC)的一些实施例的截面图800A，其中屏蔽结构102将TSV 104与第一半导体器件106分隔开。屏蔽结构102、TSV 104和第一半导体器件106位于第一IC芯片802中，并且如图1A和图1B中所述。第一IC芯片802位于第二IC芯片804上面并且接合到第二IC芯片804。此外，第一IC芯片802包括第一衬底108和在第一衬底108的前侧108fs上位于第一衬底108下方的第一互连结构116。
第一半导体器件106位于第一衬底108的前侧108fs上，位于第一互连结构116和第一衬底108之间。TSV104从位于第一衬底108的背侧108bs上的接触焊盘112c穿过第一衬底108延伸到第一衬底108的前侧108fs上的互连结构116。此外，TSV 104通过TSV介电层118与第一衬底108分隔开。在一些实施例中，接触焊盘112c通过背侧介电层806与第一衬底108分隔开。屏蔽结构102包括围绕TSV 104并且将TSV 104与第一半导体器件106分隔开的屏蔽阱102w。屏蔽阱102w具有与第一衬底108的体区108b相反的掺杂类型，以与体区108b形成PN结110。PN结110产生耗尽区，该耗尽区阻止电荷从TSV 104附近迁移到第一半导体器件106。如上所述，可以例如在用于形成TSV 104的等离子体蚀刻期间将电荷引入第一衬底108。
第二IC芯片804包括第二衬底808和位于第二衬底808的前侧808fs上的第二衬底808上面的第二互连结构810。第二衬底808可以是例如体单晶硅衬底或一些其他合适的半导体衬底。多个第二半导体器件812位于第二衬底808的前侧808fs上，位于第二互连结构810和第二衬底808之间。第二半导体器件812可以例如是MOSFET和/或一些其他合适的半导体器件。此外，与第一半导体器件106相比，第二半导体器件812可以例如被限制为较低的操作电压。
第二半导体器件812包括单独的栅电极814和将栅电极814与第二衬底808分隔开的单独的栅极介电层816。此外，第二半导体器件812包括具有与邻接的第二衬底808的区域相反的掺杂类型的成对的源极/漏极区818。栅电极814的每个横向地夹在相应的对的源极/漏极区818之间。在一些实施例中，介电间隔件820位于栅电极814的侧壁上，并且源极/漏极区延伸区822分别从源极/漏极区818分别在介电间隔件820下方延伸。源极/漏极区延伸区822具有与源极/漏极区818相同的掺杂类型，但是掺杂浓度低于源极/漏极区818。在一些实施例中，第二半导体器件812位于第二衬底808的单独的阱824上。每个阱824具有与第二衬底808的体区808b相反的掺杂类型和/或不同的掺杂浓度。在其他实施例中，省略一个或多个阱824。
多个沟槽隔离结构826将第二半导体器件812彼此分隔开。沟槽隔离结构826包括单独的沟槽隔离主体826b和单独的沟槽隔离衬垫826l，沟槽隔离衬垫826l将沟槽隔离主体826b与第二衬底808分隔开。沟槽隔离主体826b和沟槽隔离衬垫826l是或包括不同的介电材料。
第一和第二互连结构116、810在第一和第二衬底108、808之间的接合界面828处混合接合在一起。在可选实施例中，采用一些其他类型的接合。第一互连结构116和第二互连结构810包括单独的前侧介电层830，并且还包括堆叠在前侧介电层830中的多条导线114、多个通孔832和多个接合焊盘112b。接合焊盘112b在接合界面828处接合在一起，并且引线114和通孔832交替地堆叠，以限定从接合焊盘112b和/或从第一和第二半导体器件106、812引出的导电路径。
参考图8B，提供了图8A的3D IC的一些可选实施例的截面图800B，其中，接触焊盘112c通过通孔832与TSV 104分隔开。此外，接触焊盘112c凹进到背侧介电层806中。通路832可以例如与描述的第一和第二互连结构116、810中的对应物相同。
参考图8C，提供了图8B的3D IC的一些可选实施例的截面图800C，其中第一衬底108的背侧108bs接合到第二衬底808的前侧808fs。此外，焊盘结构834位于第一互连结构116上面并且电耦合到第一互连结构116。第一钝化层836位于焊盘结构834和第一互连结构116之间，并且焊盘结构834穿过第一钝化层836突出至第一互连结构116。第二钝化层838衬里焊盘结构834的侧壁并部分覆盖焊盘结构834。焊盘结构834可以是或包括铝和/或一些其他合适的金属。第一和第二钝化层836、838可以是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任意组合。
虽然根据图1A和图1B的实施例配置图8A至图8C中的屏蔽结构102，但是可以可可选地根据图2A和图2B、图3A和图3B、图4A和图4B、图5、图6A至图6C的任一中的实施例来配置屏蔽结构102。类似地，虽然根据图1A和图1B中的第一半导体器件106的实施例配置图8A至图8C的第一半导体器件106，但是可以可选地根据图7A至图7F的任何一个中的半导体器件106的实施例来配置第一半导体器件106。
参考图9至图19，提供了用于形成3D IC的方法的一些实施例的一系列截面图900-1900，其中屏蔽结构102将TSV 104与半导体器件106分隔开。所形成的3D IC可以例如对应于图8A的3D IC。
如图9的截面图900所示，从第一衬底108的前侧108fs掺杂第一衬底108，以形成横向延伸的深屏蔽阱102dw(当从上向下观察时)，以划定第一衬底108的TSV区902。深屏蔽阱102dw可以例如具有与图1B中的屏蔽阱102w相同的顶部布局或一些其他合适的顶部布局。深屏蔽阱102dw掩埋在第一衬底108中，并且是第一衬底108的掺杂区，具有与第一衬底108的体区108b相反的掺杂类型。例如，深屏蔽阱102dw可以是N型，并且体区108b可以是P型，反之亦然。第一衬底108可以例如是体硅衬底或一些其他合适的半导体衬底。
在一些实施例中，用于形成深屏蔽阱102dw的工艺包括：1)在第一衬底108的前侧108fs上形成第一掩模904；2)在第一掩模904就位的情况下将掺杂剂注入到第一衬底108的前侧108fs中；以及3)去除第一掩模904。但是，其他工艺也是可以的。第一掩模904可以例如是或包括光刻胶和/或硬掩模材料。
如图10的截面图1000所示，从第一衬底108的前侧108fs掺杂第一衬底108，以分别在第一衬底108的TSV区902和第一衬底108的器件区1002处形成浅屏蔽阱102sw和第一器件阱120。浅屏蔽阱102sw和第一器件阱120是第一衬底108的掺杂区，具有与深屏蔽阱102dw相同的掺杂类型，并且具有与第一衬底108的体区108b相反的掺杂类型。浅屏蔽阱102sw与深屏蔽阱102dw重叠并横向延伸(从上向下看时)，以进一步划定TSV区902。例如，浅屏蔽阱102sw可以具有与深屏蔽阱102dw相同的顶部布局和/或与图1B中的屏蔽阱102w相同的顶部布局。然而，其他合适的顶部布局也是可以的。
在一些实施例中，用于形成浅屏蔽阱102sw和第一器件阱120的工艺包括：1)在第一衬底108的前侧108fs上形成第二掩模1004；2)在第二掩模1004就位的情况下将掺杂剂注入到第一衬底108的前侧108fs中；以及3)去除第二掩模1004。然而，其他工艺也是可以的。第二掩模1004可以例如是或包括光刻胶和/或硬掩模材料。在一些可选实施例中，图9的第一掩模904在图9的注入之后没有被去除，而是被图案化为第二掩模1004。
虽然图9和图10示出了在浅屏蔽阱102sw和第一器件阱120之前形成深屏蔽阱102dw，但是在可选实施例中，深屏蔽阱102dw可以在浅屏蔽阱102sw和第一器件阱120之后形成。此外，虽然示出了形成深屏蔽阱102dw，但是在可选实施例中可以不形成深屏蔽阱102dw。因为可以或可以不形成深屏蔽阱102dw，并且深屏蔽阱102dw(如果存在的话)(在图11之后)统称为屏蔽阱102w。这些屏蔽阱之间在以后部形成区别。
如图11的截面图1100所示，从第一衬底108的前侧108fs掺杂第一衬底108以形成第二器件阱122，并且在一些实施例中，在第一衬底108的器件区1002处形成隔离阱138。第二器件阱122和隔离阱138是第一衬底108的掺杂区，具有与第一衬底108的体区108b相同的掺杂类型，并且具有与第一器件阱120相反的掺杂类型。第二器件阱122在第一器件阱120的相对侧上分别形成有一对段，并且隔离阱138形成为与这些段中的一个重叠。在一些实施例中，第二器件阱122和隔离阱138是根据上面针对第一器件阱120所述的工艺单独地形成的。然而，其他工艺也是可以的。
如图12的截面图1200所示，第一半导体器件106形成在第一和第二器件阱120、122上。第一半导体器件106例如可以是图1A和图1B示出和描述的半导体器件106。在一些实施例中，用于形成第一半导体器件106的工艺包括：1)形成延伸到第一衬底108中的沟槽隔离结构140；2)形成彼此堆叠的栅极介电层126和栅电极124；3)形成分别与栅电极124的相对侧邻接的第一源极/漏极区128和第二源极/漏极区130；以及4)在半导体器件106的外周处形成第二器件阱接触区136。在一些实施例中，该工艺还包括：1)形成源极/漏极延伸区134；以及2)在栅电极124的侧壁上形成介电间隔件132。然而，用于形成第一半导体器件106的其他工艺也是可以的。
在一些实施例中，用于形成沟槽隔离结构140的工艺包括：1)图案化第一衬底108的前侧108fs以形成具有沟槽隔离结构140的布局的沟槽；2)沉积第一介电层，第一介电层衬里沟槽并部分填充沟槽；3)沉积第二介电层，第二介电层填充沟槽的剩余部分；以及4)对第一和第二介电层执行平坦化，以分别形成沟槽隔离衬垫140l和沟槽隔离主体140b。然而，用于形成沟槽隔离结构140的其他工艺也是可以的。
如图13的截面图1300所示，第一互连结构116形成为覆盖第一衬底108的前侧108fs上的屏蔽阱102w和第一半导体器件106。第一互连结构116包括堆叠在前侧介电层830中的多条导线114、多个通孔832和多个接合焊盘112b。导线114和通孔832交替地堆叠在接合焊盘112b和第一衬底108之间以限定从第一半导体器件106和接合焊盘112b延伸的导电路径。
如图14的截面图1400所示，在第二衬底808的前侧808fs上形成多个第二半导体器件812。第二半导体器件812例如可以如图8A所示和所述。在一些实施例中，用于形成第二半导体器件812的工艺包括：1)在第二衬底808中形成位于第二衬底808的体区808b上面的阱824；2)形成延伸到第二衬底808中的沟槽隔离结构826；3)形成彼此堆叠的栅极介电层816和栅电极814；以及4)形成与栅电极814邻接的源极/漏极区818。在一些实施例中，该工艺还包括：1)形成源极/漏极延伸区822；以及2)在栅电极814的侧壁上形成介电间隔件820。然而，形成第二半导体器件812的其他工艺也是可以的。
在一些实施例中，用于形成沟槽隔离结构826的工艺与关于图12所描述的针对图12的沟槽隔离结构140的工艺相同。然而，其他工艺也是可以的。在其中根据图12的工艺形成沟槽隔离结构826的一些实施例中，沟槽隔离结构826包括单独的沟槽隔离主体826b和将沟槽隔离主体826b与第二衬底808分隔开的单独的沟槽隔离衬垫826l。
还通过图14的截面图1400示出，形成第二互连结构810，该第二互连结构810覆盖第二衬底808的前侧808fs上的第二半导体器件812。第二互连结构810包括堆叠在前侧介电层830中的多条导线114、多个通孔832和多个接合焊盘112b。导线114和通孔832交替地堆叠在接合焊盘112b和第二衬底808之间，以限定从第二半导体器件812和接合焊盘112b延伸的导电路径。
如图15的横截面图1500所示，图13的结构(也称为第一IC芯片802)垂直翻转，并且接合到图14的结构(也称为第二IC芯片804)。通过混合接合来执行接合，使得接合在第一和第二IC芯片802、804的接合焊盘112b直接接触的界面处以及在第一和第二IC芯片802、804的前侧介电层830直接接触的界面处发生。在可选实施例中，可以采用一些其他类型的接合和/或接合结构。
如图16的截面图1600所示，从第一衬底108的背侧108bs减薄第一衬底108以减小第一衬底108的厚度T并暴露屏蔽阱102w。通过暴露屏蔽阱102w，屏蔽阱102w完全延伸穿过第一衬底108，并且限定了将第一衬底108的TSV区902与第一衬底108的剩余部分分隔开的屏蔽结构102。特别地，屏蔽阱102w与第一衬底108的体区108b限定了PN结110。由于PN结110完全延伸穿过第一衬底108，所以PN结110处的耗尽区在第一衬底108的TSV区902与第一衬底108的剩余部分之间提供电隔离。
如图17的截面图1700所示，在第一衬底108的背侧108bs上形成覆盖第一衬底108的背侧介电层806。为了紧凑，从图17开始省略了第二IC芯片804，并用省略号代替。
还通过图17的截面图1700示出，从第一衬底108的背侧108bs对背侧介电层806和第一衬底108进行图案化，以在衬底的TSV区902处形成TSV开口1702。TSV开口1702从背侧介电层806完全穿过第一衬底108延伸到第一互连结构116。此外，由于TSV开口1702位于第一衬底的TSV区902处，所以TSV开口1702通过屏蔽结构102与第一半导体器件106和其他半导体器件(未示出)分隔开。在一些实施例中，屏蔽结构102以闭合路径(当从上向下看时)横向延伸，以完全围绕TSV开口1702和/或具有如图1B所示的顶部布局。然而，其他顶部布局也是可以的。
在一些实施例中，图案化包括：1)在背侧介电层806上形成第三掩模1704；2)在第三掩模1704就位的情况下对背侧介电层806和第一衬底108执行蚀刻；以及3)去除第三掩模1704。然而，其他工艺也是可以的。第三掩模1704可以例如是或包括光刻胶和/或硬掩模材料。在一些实施例中，由于TSV开口1702的高纵横比(即，高度与宽度的高比率)和/或因为等离子体蚀刻可以形成具有高度各向异性的蚀刻轮廓的TSV开口1702，所以蚀刻是等离子体蚀刻。在通过等离子体蚀刻执行蚀刻的至少实施例中，蚀刻将电荷1706引入第一衬底108的TSV区902中。电荷1706可以例如是正电荷和/或例如可以承载在自由基上。
如上所述，屏蔽阱102w与第一衬底108的体区108b限定了PN结110，因此在屏蔽阱102w处形成了耗尽区。通过利用屏蔽结构102将第一衬底108的TSV区902与第一半导体器件106分隔开，电荷1706向第一半导体器件106的迁移被耗尽区阻挡。此外，耗尽区处的电场使第一半导体器件106处的电荷远离第一半导体器件106清除。
如果没有屏蔽结构102，则电荷1706可以迁移到第一半导体器件106并在沟槽隔离结构140中的第一半导体器件106处积聚。例如，由于被沟槽隔离衬垫140l捕获，电荷1706可以在沟槽隔离结构140中积聚。如果电荷1706积聚在沟槽隔离结构140中，则电荷1706可以吸引相反极性的电荷载流子，并且使第一半导体器件106的饱和电流Isat和/或第一半导体器件106的其他操作参数偏离规范。因此，通过防止或以其他方式减少在沟槽隔离结构140处的电荷的积聚，屏蔽结构102可以例如防止第一半导体器件106的操作参数偏离规范。
如图18的截面图1800所示，形成TSV介电层118，TSV介电层118衬里TSV开口1702的侧壁。在一些实施例中，用于形成TSV介电层118的工艺包括：1)沉积TSV介电层118，TSV介电层118覆盖背侧介电层806并且共形地衬里TSV开口1702；以及2)对TSV介电层118执行回蚀刻以去除TSV介电层118的横向段，但不去除垂直段。然而，其他工艺也是可以的。
还由图18的截面图1800示出，对第一互连结构116的前侧介电层830执行蚀刻，以将TSV开口1702延伸至第一互连结构116的导线114。蚀刻可以例如通过等离子体蚀刻或一些其他合适的蚀刻工艺来执行。此外，可以例如使用背侧介电层806和TSV介电层118作为掩模来选择性地执行蚀刻。
如图19的截面图1900所示，形成TSV 104和接触焊盘112c。在TSV开口1702(见图18)中形成TSV 104，通过TSV介电层118将TSV 104与第一衬底108分隔开。在TSV 104上形成接触焊盘112c。在一些实施例中，用于形成TSV 104和接触焊盘112c的工艺包括：1)沉积金属层，金属层填充TSV开口1702并覆盖背侧介电层806；2)对金属层执行平坦化以使金属层的顶面平坦；以及3)通过光刻/蚀刻工艺图案化金属层以限定接触焊盘112c。然而，其他工艺也是可以的。例如，TSV 104和接触焊盘112c可以由分隔开的金属层形成。
虽然图参考方法描述了图9至图19的结构，但是应当理解，图9至图9所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图9至图19描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然将图9至图19示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，在其他实施例中，可以包括未示出和/或描述的动作。虽然图9至图19示出了根据图1A和图1B的实施例的屏蔽结构102的形成，但是图9至图19可以可选地根据图2A、图2B、图3A、图3B、图4A、图4B、图5和图6A至图6C中的任一个的实施例形成屏蔽结构102。在这些其他实施例中，可以修改分别在图9和图10处的第一和第二掩模904、1004的顶部布局以具有与屏蔽结构102的相应实施例中的一个或多个屏蔽阱匹配的开口。此外，虽然图9至图19示出了根据图1A和图1B的半导体器件106的实施例的第一半导体器件106的形成，但是图9至图19可以可选地根据图7A至图7F中的任一个的半导体器件106的实施例形成第一半导体器件106。
参考图20，提供了图9至图19的方法的一些实施例的框图2000。
在2002处，从第一衬底的前侧掺杂第一衬底以形成部分地延伸穿过第一衬底并且由第一衬底的体区围绕的屏蔽阱，其中，屏蔽阱和体区邻接并且分别具有相反的掺杂类型。例如，参见图9和图10。
在2004处，在第一衬底的前侧上形成第一半导体器件。例如，参见图10至图12。
在2006处，形成第一互连结构，第一互连结构覆盖第一衬底的前侧上的的第一半导体器件和屏蔽阱，其中，第一互连结构包括导线。例如，参见图13。
在2008处，在第二衬底的前侧上形成第二半导体器件。例如，参见图14。
在2010处，形成第二互连结构，该第二互连结构覆盖并电耦合至第二衬底的前侧上的第二半导体器件。例如，参见图14。
在2012处，将第一互连结构接合到第二互连结构，使得第一衬底的前侧面向第二衬底的前侧。例如，参见图15。
在2014处，从与第一衬底的前侧相对的第一衬底的背侧减薄第一衬底，以暴露屏蔽阱。例如，参见图16。
在2016处，图案化第一衬底的背侧以形成延伸穿过第一衬底的通孔开口，其中通孔开口通过屏蔽阱与第一半导体器件分隔开并且位于导线上面，其中该图案化包括等离子体蚀刻，等离子体蚀刻将带电荷的自由基引入第一衬底，并且其中屏蔽阱处的耗尽区会阻止电荷向外迁移。例如，参见图17和图18。
在2018处，在通孔开口中形成TSV，TSV从第一衬底的背侧穿过第一衬底延伸到导线。例如，参见图19。
在2020处，形成焊盘，焊盘位于TSV上面并电耦合至TSV。例如，参见图19。
虽然在此将图20的框图2000示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的图示顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文图示和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种IC，该IC包括：衬底；互连结构，位于衬底的前侧上；半导体器件，位于衬底的前侧上，位于衬底和互连结构之间；TSV，从衬底的背侧穿过衬底延伸到互连结构；以及屏蔽结构，包括第一PN结，其中第一PN结完全延伸穿过衬底，并且位于半导体器件和TSV之间。在一些实施例中，互连结构包括导线，TSV延伸至导线，其中导线从TSV横向延伸至半导体器件正下方的位置。在一些实施例中，衬底包括分别具有相反掺杂类型的体区和第一屏蔽阱，其中体区和第一屏蔽阱完全延伸穿过衬底并且限定第一PN结，并且其中第一屏蔽阱具有以闭合路径横向延伸以围绕TSV的顶部布局，同时保持通过体区与TSV间隔开。在一些实施例中，第一PN结具有顶部布局，该顶部布局以闭合路径横向延伸以围绕半导体器件。在一些实施例中，衬底包括限定第一PN结的体区和第一屏蔽阱，并且还包括与体区限定第二PN结的第二屏蔽阱，其中体区具有第一掺杂类型，并且第一屏蔽阱和第二屏蔽阱具有与第一掺杂类型相反的第二掺杂类型，并且其中，第一屏蔽阱和第二屏蔽阱的每个完全延伸穿过衬底并且直接位于TSV与半导体器件之间。在一些实施例中，第一屏蔽阱和第二屏蔽阱的每个具有顶部布局，该顶部布局以闭合路径围绕TSV延伸。在一些实施例中，第一屏蔽阱具有以闭合路径围绕TSV横向延伸的第一顶部布局，并且其中，第二屏蔽阱具有以闭合路径围绕半导体器件横向延伸的第二顶部布局。在一些实施例中，TSV和半导体器件沿着公共轴间隔开，并且其中，第一PN结具有顶部布局，该顶部布局是线形的并且在与公共轴垂直的方向上横向伸长。
在一些实施例中，本发明提供了另一IC，包括：衬底，包括具有第一掺杂类型的体区，并且还包括具有与第一掺杂类型相反的第二掺杂类型的第一屏蔽阱，其中，体区和第一屏蔽阱从衬底的前侧表面至与前侧表面相对的衬底的背侧表面直接连续地接触；互连结构，位于衬底的前侧表面上，其中该互连结构包括导线；半导体器件，位于衬底的前侧表面上，位于衬底和互连结构之间；以及硅通孔(TSV)，从衬底的背侧表面穿过衬底的体区延伸到导线，其中，TSV、第一屏蔽阱和半导体器件沿着公共轴彼此隔开，其中第一屏蔽阱的至少一部分位于TSV和半导体器件之间。在一些实施例中，第一屏蔽阱以闭合路径围绕TSV横向延伸，并且通过衬底的体区与TSV间隔开。在一些实施例中，第一屏蔽阱以闭合路径围绕半导体器件而不是围绕TSV横向延伸。在一些实施例中，第一屏蔽阱具有在垂直于公共轴的方向上为线形和伸长的顶部布局，并且其中，第一屏蔽阱在该方向上的尺寸大于半导体器件的尺寸。在一些实施例中，衬底还包括具有第二掺杂类型的第二屏蔽阱，其中，体区和第二屏蔽阱从衬底的前侧表面到衬底的背侧表面连续地直接接触，并且其中，第二屏蔽阱的至少一部分沿着第一屏蔽阱和半导体器件之间的公共轴。在一些实施例中，体区将第一屏蔽阱和第二屏蔽阱彼此分隔开，并且还将第一屏蔽阱与TSV和半导体器件分隔开，并且其中，第一屏蔽阱和第二屏蔽阱以均围绕衬底通孔的单独的闭合路径连续延伸。在一些实施例中，体区将第一屏蔽阱和第二屏蔽阱彼此分隔开，并且还将第一屏蔽阱与TSV和半导体器件分隔开，并且其中，第一屏蔽阱和第二屏蔽阱以单独的闭合路径连续延伸，以分别围绕TSV和半导体器件。
在一些实施例中，本发明提供了一种用于形成IC的方法，该方法包括：从衬底的前侧掺杂衬底以形成第一屏蔽阱，该第一屏蔽阱部分地延伸穿过衬底并且由衬底的体区围绕，其中第一屏蔽阱和体区分别具有相反的掺杂类型；在衬底的前侧上形成半导体器件；在衬底的前侧上形成覆盖第一屏蔽阱和半导体器件的互连结构，其中，互连结构包括导线；从与衬底的前侧相对的衬底的背侧减薄衬底，其中减薄使第一屏蔽阱从背侧暴露；以及形成TSV，TSV从衬底的背侧穿过衬底延伸到导线，其中TSV包括金属并且通过第一屏蔽阱与半导体器件分隔开。在一些实施例中，第一屏蔽阱形成为具有围绕TSV或半导体器件但不是两者的环形顶部布局。在一些实施例中，TSV的形成包括：对衬底的背侧执行蚀刻以形成沟槽，沟槽通过第一屏蔽阱与半导体器件横向分隔开，其中，该蚀刻将携带正电荷的自由基引入衬底中；以及其中，第一屏蔽阱处的耗尽区阻止自由基向半导体器件的迁移；以及用金属填充沟槽。在一些实施例中，TSV的形成包括：对衬底的背侧执行第一蚀刻以形成暴露互连结构的沟槽，其中，第一蚀刻是等离子体蚀刻；用通孔介电层衬里沟槽的侧壁；在通孔介电层就位的情况下，对互连结构执行第二蚀刻，以扩展沟槽并且暴露导线；在沟槽中沉积导电层；以及对导电层执行平坦化。在一些实施例中，该方法还包括将IC芯片混合接合到互连结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路(IC)，包括：
衬底；
互连结构，位于所述衬底的前侧上；
半导体器件，位于所述衬底的所述前侧上，位于所述衬底和所述互连结构之间；
衬底通孔(TSV)，从所述衬底的背侧穿过所述衬底延伸到所述互连结构；以及
屏蔽结构，包括第一PN结，其中，所述第一PN结完全延伸穿过所述衬底，并且位于所述半导体器件和所述衬底通孔之间。
2.根据权利要求1所述的集成电路，其中，所述互连结构包括导线，所述衬底通孔延伸至所述导线，并且其中，所述导线从所述衬底通孔横向延伸至所述半导体器件正下方的位置。
3.根据权利要求1所述的集成电路，其中，所述衬底包括分别具有相反掺杂类型的体区和第一屏蔽阱，其中，所述体区和所述第一屏蔽阱完全延伸穿过所述衬底并且限定所述第一PN结，并且其中，所述第一屏蔽阱具有以闭合路径横向延伸以围绕所述衬底通孔的顶部布局，同时所述第一屏蔽阱保持通过所述体区与所述衬底通孔间隔开。
4.根据权利要求1所述的集成电路，其中，所述第一PN结具有以闭合路径横向延伸以围绕所述半导体器件的顶部布局。
5.根据权利要求1所述的集成电路，其中，所述衬底包括限定所述第一PN结的体区和第一屏蔽阱，并且还包括与所述体区限定第二PN结的第二屏蔽阱，其中，所述体区具有第一掺杂类型，并且所述第一屏蔽阱和所述第二屏蔽阱具有与所述第一掺杂类型相反的第二掺杂类型，并且其中，所述第一屏蔽阱和所述第二屏蔽阱的每个完全延伸穿过所述衬底并且直接位于所述衬底通孔与所述半导体器件之间。
6.根据权利要求5所述的集成电路，其中，所述第一屏蔽阱和所述第二屏蔽阱的每个具有以闭合路径围绕所述衬底通孔延伸的顶部布局。
7.根据权利要求5所述的集成电路，其中，所述第一屏蔽阱具有以闭合路径围绕所述衬底通孔横向延伸的第一顶部布局，并且其中，所述第二屏蔽阱具有以闭合路径围绕所述半导体器件横向延伸的第二顶部布局。
8.根据权利要求1所述的集成电路，其中，所述衬底通孔和所述半导体器件沿着公共轴间隔开，并且其中，所述第一PN结具有顶部布局，所述顶部布局是线形的并且在与所述公共轴垂直的方向上横向伸长。
9.一种集成电路(IC)，包括：
衬底，包括具有第一掺杂类型的体区，并且还包括具有与所述第一掺杂类型相反的第二掺杂类型的第一屏蔽阱，其中，所述体区和所述第一屏蔽阱从所述衬底的前侧表面至与所述前侧表面相对的所述衬底的背侧表面直接连续地接触；
互连结构，位于所述衬底的所述前侧表面上，其中，所述互连结构包括导线；
半导体器件，位于所述衬底的所述前侧表面上，位于所述衬底和所述互连结构之间；以及
衬底通孔(TSV)，从所述衬底的所述背侧表面穿过所述衬底的所述体区延伸到所述导线，其中，所述衬底通孔、所述第一屏蔽阱和所述半导体器件沿着公共轴彼此隔开，其中，所述第一屏蔽阱的至少一部分位于所述衬底通孔和所述半导体器件之间。
10.一种形成集成电路(IC)的方法，所述方法包括：
从衬底的前侧掺杂所述衬底以形成第一屏蔽阱，所述第一屏蔽阱部分地延伸穿过所述衬底并且由所述衬底的体区围绕，其中，所述第一屏蔽阱和所述体区分别具有相反的掺杂类型；
在所述衬底的所述前侧上形成半导体器件；
在所述衬底的所述前侧上形成覆盖所述第一屏蔽阱和所述半导体器件的互连结构，其中，所述互连结构包括导线；
从与所述衬底的所述前侧相对的所述衬底的背侧减薄所述衬底，其中，所述减薄使所述第一屏蔽阱从所述背侧暴露；以及
形成衬底通孔，所述衬底通孔从所述衬底的所述背侧穿过所述衬底延伸到所述导线，其中，所述衬底通孔包括金属并且通过所述第一屏蔽阱与所述半导体器件分隔开。
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