CN102208438B - 近乎无衬底的复合功率半导体器件及其方法 - Google Patents

近乎无衬底的复合功率半导体器件及其方法 Download PDF

Info

Publication number
CN102208438B
CN102208438B CN2011100884761A CN201110088476A CN102208438B CN 102208438 B CN102208438 B CN 102208438B CN 2011100884761 A CN2011100884761 A CN 2011100884761A CN 201110088476 A CN201110088476 A CN 201110088476A CN 102208438 B CN102208438 B CN 102208438B
Authority
CN
China
Prior art keywords
face
carrier
power semiconductor
semiconductor device
close
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2011100884761A
Other languages
English (en)
Other versions
CN102208438A (zh
Inventor
冯涛
何约瑟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alpha and Omega Semiconductor Cayman Ltd
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Publication of CN102208438A publication Critical patent/CN102208438A/zh
Application granted granted Critical
Publication of CN102208438B publication Critical patent/CN102208438B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提出了一种近乎无衬底的复合功率半导体器件(VSLCPSD)及方法。该近乎无衬底的复合功率半导体器件具有一个功率半导体器件(PSD)，一个由载体材料制成的前端面器件载体(FDC)，以及一个中介粘合层(IBL)。载体和中介粘合层的材料都可以是导电的或不导电的。功率半导体器件具有一个背面衬底部分以及一个正面半导体器件部分，正面半导体器件部分带有带图案的前端面器件金属垫，以及一个衬底近乎消失的减少的器件的厚度TPSD。前端面器件载体具有带图案的后端面载体金属化，连接前端面器件金属垫、带图案的前端面金属垫以及多个穿过载体的导电通孔，它们分别将后端面载体金属化连接到前端面载体金属垫上。前端面器件载体还具有一个足够大的厚度TFDC，能够为近乎无衬底的复合功率半导体器件提供充足的结构刚性。减少的器件厚度TPSD会引起很低的背部衬底电阻，并且穿过载体的导电通孔会对前端面器件金属垫，产生很低的前端面接触电阻。

Description

近乎无衬底的复合功率半导体器件及其方法
技术领域
本发明主要涉及半导体器件结构领域。更确切地说，本发明是涉及制备功率半导体器件(例如功率金属-氧化物-半导体场效应管(MOSFET)和绝缘栅双极晶体管(IGBT))的近乎无衬底芯片的器件结构和制备方法。
背景技术
带有降低的衬底厚度(厚度小于10密耳)的薄芯片的功率半导体器件，因其具有在保持小体积的同时，降低体型器件电阻、减少体型器件热阻等优势，因此半导体产业中迫切需要制备这种功率半导体器件。以下是一些利用原有技术制备薄半导体晶圆的简介。其特点是，半导体器件形成在一个具有重掺杂厚衬底的晶圆上，一个较薄的外延层形成在它上面。半导体器件的有源元件形成在外延层中的晶圆顶面附近。在半导体器件中处理厚衬底的同时，厚衬底还能为晶圆提供稳定性和机械支持。然而，尤其是对于垂直功率器件而言，即使当衬底是重掺杂时，衬底也增加了器件的电阻。因此，当处理完晶圆前端时，衬底的背面通常被磨成薄衬底。但是，当晶圆较薄时，尤其是厚度小于50微米时，晶圆会变得更加易碎，而且难以处理。
在第一个原有技术示例中，提出了一种用于制备薄芯片的研磨前的切割(DicingBefore Grinding，简称DBG)系统。第一步，用切割刀切割半导体晶圆的前端，切割到一个定义将来的独立芯片的浅部分切割深度。接下来，带-1压辊到切割后的晶圆正面。然后，将半导体晶圆上下颠倒过来，利用研磨头使其背部磨平，直到独立芯片分离出来，却仍然保留在带-1上。然后，将带-2压辊到切割后的晶圆背面。将半导体晶圆再次翻转，使它的正面露出来，然后剥去带-1，而独立芯片此时保留在了带-2上。将分离后却带有带子的芯片传送到晶圆正面的堆垛机上，用于拾取并封装独立芯片。DBG工艺除了非常复杂并且含有两个传送带之外，还不允许在晶圆背部研磨之后，进行背部处理。
第二个原有技术示例包括利用晶圆支持系统(Wafer Support System，简称WSS)，制备20微米以下的薄芯片。第一步，利用紫外光固化液体粘合剂，在一个光至热能转换(Light to heat conversion，简称LTHC)释放装置和支撑玻璃上方，背面朝上安装半导体晶圆。LTHC释放装置涂敷在支撑玻璃上。然后将晶圆背面用砂轮研磨至所需厚度。当减薄晶圆仍然附着在装置上时，可以进行背面半导体晶圆处理。然后，将装置反转，其背面粘合到切割框上的切割带上。接下来，通过支撑玻璃进行集中的激光辐照，将LTHC释放装置从紫外光固化液体粘合剂和支撑玻璃上分开。从而在后续工艺中，除去支撑玻璃，并剥去紫外光固化液体粘合剂，使已经减薄后的晶圆裸露出来，用于接下来的处理过程。尽管，晶圆减薄后允许背面半导体晶圆处理很有优势，但是，来自LTHC释放装置以及紫外光固化液体粘合剂的电势进程内的逸出值所带来的该过程的复杂性仍令人担忧。而且，相关的专用处理装置相当昂贵。
图1表示于2008年8月28日公开的Tao Feng等人发明的题为“超薄晶圆背面处理的方法及装置”美国专利申请号为20080207094的专利中的俯视图。装置100用于处理超薄晶圆140的背面145。装置100含有普通环形结构的外环110，外环110是由金属或半导体等任一种刚性材料制成的。外环110可以具有任一种结构，但最好是具有一个矩形横截面，以便使用带有夹具的装置。设计外环110的尺寸，使其可以容纳晶圆140。在一个典型实施例中，外环110的外径为8英寸，以容纳一个6英寸的晶圆。装置100还含有一个高温研磨和/或切割带120，固定或粘合在底面上的外环110周围。外环110可用于为高温带120提供锁紧机构和刚性支撑。出于这个目的，外环110也可以形成在其他结构中，并与其他结构集成。带120含有一个背部研磨和/或切割带，可以抵抗与金属化等晶圆背面处理有关的热度。在实际应用中，超薄晶圆或切割晶圆粘合在外环110内的高温带120上，用于晶圆背面处理。当晶圆在支撑结构中时，晶圆背面处理包括离子植入、退火、刻蚀、溅射和蒸发。尽管，晶圆减薄后允许背面半导体晶圆处理很有优势，但是当晶圆背面减薄至一个非常薄的水平时，例如厚度小于2密耳时，半导体材料会变得非常易损，从而很难处理晶圆。因此，制备工艺的产量也会受到影响。
图2A和2B分别表示于2000年12月19日授权的题为“自支撑式超薄硅晶圆工艺”美国专利6162702的仰视图和剖面图。美国专利6162702提出了一个具有超薄中心部分2的硅晶圆1，较厚的硅的圆周边3支撑着中心部分2。根据传统方法，利用传统的移除装置，减薄中心区域。作为一个可选方法，可以利用光致抗蚀剂掩膜或光致抗蚀剂掩膜、硬掩膜和刻蚀的组合，除去中心部分。与上述原有技术一样，美国专利6162702也面临难以处理晶圆的问题，当晶圆减薄至一个非常低的水平时，例如厚度小于2密耳时，半导体材料会变得非常易损。另一缺点在于，必须根据与圆周边缘特殊结构，修改标准的晶圆处理设备。简而言之，通过减薄后晶圆的处理过程，在避免超薄晶圆的处理难题，以及利用非标准的晶圆处理设备的同时，制备超薄功率半导体芯片，仍然具有挑战性。
本申请与以下专利申请案有关：
于2007年3月30日存档的Tao Feng等人发明的题为“制备功率器件的超薄芯片的方法”申请号为11/694888的专利。特此引用上述专利内容，作为用于任何及所有目的的参考。
发明内容
提出了一种近乎无衬底(或称作近似无衬底)的复合功率半导体器件(VSLCPSD)。该近乎无衬底的复合功率半导体器件具有：
一个三明治结构(或称作三层复合结构)包括一个由半导体器件材料制成的功率半导体器件(PSD)，一个由载体材料制成的前端面器件载体(FDC)，以及一个中介粘合层(IBL)。载体材料可以是导电的或不导电的。与之类似，中介粘合层也可以由绝缘材料或导电材料制成。
功率半导体器件具有一个背面衬底部分以及一个正面半导体器件部分，正面半导体器件部分带有带图案的前端面器件金属垫。此外，功率半导体器件具有衬底近乎消失的减少的器件厚度TPSD，该厚度可以与正面半导体器件部分的厚度相比拟。
前端面器件载体具有连接前端面器件金属垫的带图案的后端面载体金属，还具有带图案的前端面金属垫以及多个穿过载体的导电通孔，多个导电通孔分别将后端面载体金属连接到前端面载体金属垫上。很重要的一点是，前端面器件载体的厚度TFDC足够大，能够为近乎无衬底的复合功率半导体器件提供充足的结构刚性。另一方面，减少的器件厚度TPSD会引起很低的背部衬底电阻，并且穿过载体的导电通孔会对前端面器件金属垫，产生很低的前端面接触电阻。
在一个较典型的实施例中，每个穿过载体的导电通孔都是由一个导电核心加上一个包围着导电核心的绝缘套管制成的，绝缘套管将穿过载体的导电通孔相互分隔开。导电核心可以以导电层的形式植入，导电层通过绝缘套管，布满穿过载体的导电通孔的侧壁。
作为一个重要的实施例，配置多个将后端面载体金属连接到单独的前端面载体金属垫上的穿过载体的导电通孔，相互并联，因此所有这样连接的后端面载体金属都接触到一个单独的前端面器件金属垫上，从而降低了对前端面器件金属垫的前端面接触电阻。
在一个较详细的实施例中，后端面载体金属是由穿过载体的导电通孔通过中介粘合层的延伸部分构成的。
在一个较佳实施例中，所选的载体材料与半导体器件材料相同。
在一个关于材料的典型实施例中，半导体器件材料为硅，中介粘合层是由氧化硅或聚合物材料制成的，聚合物材料为BCB(苯并环丁烯)或聚酰亚胺，并且所有的前端面载体金属垫、后端面载体金属以及导电核心都是由铜制成的，绝缘套管是由氧化物套管制成的。
在一个关于几何形状的典型实施例中，前端面器件载体的厚度约为100微米至40微米，中介粘合层的厚度约为5微米至30微米，功率半导体器件的厚度约为5微米至50微米。
一种制备所提出的近乎无衬底的复合功率半导体器件的方法如下：
利用传统的半导体晶圆工艺，在一个厚度TIBS＞TPSD的临时背部衬底(Interim backsubstrate，简称IBS)上，制备功率半导体器件，临时背部衬底的厚度TIBS足够大，以便与传统的半导体晶圆工艺兼容。作为示例，TIBS可以从500微米至800微米之间选择。
制备厚度TFDC足够大的前端面器件载体，以便为近乎无衬底的复合功率半导体器件提供充足的结构刚性。作为示例，TFDC可以在100微米至400微米之间选择。制备中介粘合层，并将前端面器件载体连接到带有中介粘合层的功率半导体器件上，从而构成一个三明治式的前端面器件载体、中介粘合层和功率半导体器件。
在前端面器件载体上，制备多个前端面载体金属垫和多个穿过载体的导电通孔，它们分别将前端面载体金属垫连接到前端面器件金属垫上。
将临时背部衬底从TIBS减薄至TPSD，然后在它上面形成背部金属化。
在一个较详细的实施例中，制备前端面载体金属垫和穿过载体的导电通孔的过程如下：
掩膜前端面器件载体的顶面，然后通过前端面器件载体的主体，各向异性地刻蚀出多个通孔沟槽。
在通孔沟槽的所有表面上方，沉积绝缘材料，以构成包围载体材料的绝缘套管。
各向异性地连续刻蚀出绝缘材料和中介粘合层材料。
用金属同时填充通孔沟槽并形成前端面载体金属垫。
在一个较详细的实施例中，用金属同时填充通孔沟槽并形成前端面载体金属垫的过程如下：
在前端面器件载体所有的裸露表面上方沉积一个种子层。
在种子层上方电镀厚金属，直到厚金属同时填充通孔沟槽并形成前端面载体金属层。作为示例，厚金属为铜，种子层由钛或铜制成。
将前端面载体金属层形成前端面载体金属垫的图案。
对于本领域的技术人员，阅读本说明的以下内容后，本发明的这些方面及其多个实施例将显而易见。
附图说明
为了更加完整地说明本发明的各种实施例，可参照附图。但是，这些附图仅用作解释说明，并不作为本发明范围的局限。
图1表示美国专利号为20080207094所提出的用于超薄晶圆背部处理的方法和装置；
图2A和2B表示美国专利号为6162702由Morcom等人所提出的自支撑式超薄硅晶圆工艺；
图3表示本发明的一个实施例，近乎无衬底的复合功率半导体器件近乎无衬底的复合功率半导体器件的剖面图；
图4表示本发明的一个可选实施例，近乎无衬底的复合功率半导体器件近乎无衬底的复合功率半导体器件的部分切除的剖面图；
图5表示表示本发明的另一个可选实施例，近乎无衬底的复合功率半导体器件近乎无衬底的复合功率半导体器件的剖面图；
图6A至图6L表示用于制备图3所示的本发明的近乎无衬底的复合功率半导体器件的详细工艺流程；以及
图7A至图7C表示用于制备图3所示的本发明的近乎无衬底的复合功率半导体器件的一种可选工艺流程。
具体实施方式
本文所含的上述及以下说明和附图仅用于说明本发明的一个或多个现有的较佳实施例，以及一些典型的可选件和/或可选实施例。说明及附图用于解释说明，就其本身而言，并不局限本发明。因此，本领域的技术人员将轻松掌握各种改动、变化和修正。这些改动、变化和修正也应认为属于本发明的范围。
图3表示本发明的一个实施例，近乎无衬底的复合功率半导体器件(Virtuallysubstrate-less composite power semiconductor device，简称VSLCPSD)1的剖面图。近乎无衬底的复合功率半导体器件1具有一个三明治结构(Sandwich structure)，包括一个功率半导体器件(Power semiconductor device，简称PSD)20、一个前端面器件载体(Front-face device carrier，简称FDC)40，以及一个中介粘合层(Intervening bondinglayer，简称IBL)60，中介粘合层60的厚度为TIBL，由中介粘合材料60a构成。在一个典型实施例中，TIBL约为5微米至30微米。功率半导体器件20由半导体器件材料20a和20b构成，带有背部金属25。例如，半导体器件材料20b可以是一种重掺杂的半导体衬底，半导体器件材料20a可以是一个形成在衬底上方的外延层。前端面器件载体40由载体材料40a构成，载体材料40a可以是导电的或不导电的，并且具有多个带图案的前端面载体金属垫42a、42b。与之类似，中介粘合材料60a也可以是绝缘的或导电的材料。在一个较佳实施例中，所选的载体材料40a与半导体器件材料20a相同，以便简化近乎无衬底的复合功率半导体器件1的制备过程，并且降低由于热膨胀的微分系数产生的内部器件应力。功率半导体器件20具有一个带有半导体材料20b和背部金属25的背面衬底部分21，以及一个带有顶部钝化24和带图案的前端面器件金属垫23a、23b以及半导体器件材料20a的正面半导体器件部分22。例如，带图案的前端面器件金属垫23a可以是一种源极金属垫，而前端面器件金属垫23b却可以是一种栅极金属垫。此外，功率半导体器件20具有衬底近乎消失的减少的器件厚度TPSD(即功率半导体器件20包含的衬底在厚度上减少并近乎消失，以致功率半导体器件20最终具有器件厚度TPSD，该器件厚度TPSD是功率半导体器件20原本的厚度经减少后所获得的厚度)，该厚度可以与正面半导体器件部分22的厚度相比拟。例如，正面半导体器件部分22的厚度通常在几微米的范围内，而TPSD却可以从5微米至50微米。前端面器件载体40具有带图案的后端面载体金属41a、41b、41c、41d、41e、41f、41g，连接前端面器件金属垫23a、23b、带图案的前端面金属垫42a、42b以及多个穿过载体的导电通孔43a-43f，并且穿过载体的导电通孔43a-43f和43g分别将后端面载体金属41a-41f以及后端面载体金属41g连接到前端面载体金属垫42a和42b上。后端面载体金属41a-41g分别是由穿过载体的导电通孔43a-43g通过中介粘合层60的延伸部分构成的。例如，穿过载体的导电通孔43a-43f，相互并联，从而配置多个将后端面载体金属41a-41f连接到一个单独带图案的前端面载体金属垫23a上。在本实施例中，每个穿过载体的导电通孔都是由一个实心导电核心加上一个包围着实心导电核心的绝缘套管制成的，绝缘套管将穿过载体的导电通孔相互分隔开。例如，穿过载体的导电通孔43a是由一个实心导电核心44a加上一个绝缘套管45a制成的，穿过载体的导电通孔43b是由一个实心导电核心44b加上一个绝缘套管45b制成的，……，穿过载体的导电通孔43g是由一个实心导电核心44g加上一个绝缘套管45g制成的。有必要指出，鉴于功率半导体器件20的衬底近乎消失的减少的器件的厚度TPSD，前端面器件载体40的厚度TFDC应足够大，以便为近乎无衬底的复合功率半导体器件1提供充足的结构刚性，用于在制备过程中的处理，这在下文中还将详细介绍。例如，TFDC可以从100微米至400微米之间选择。至此，本领域的技术人员应理解，本发明所述的近乎无衬底的复合功率半导体器件1能为功率半导体器件20的性能提供以下有利条件：
减少的器件厚度TPSD产生很低的背部衬底电阻(包括电阻和热阻)。
并联的穿过载体的导电通孔43a-43f以及穿过载体的导电通孔43g，会对前端面器件金属垫23a、23b产生很低的前端面接触电阻，同时使前端面器件载体40为结构近乎无衬底的复合功率半导体器件1提供机械支持。
在一个关于材料选择的典型实施例中，半导体器件材料20a和20b为硅，中介粘合层60由氧化硅或BCB(苯并环丁烯)或聚酰亚胺等复合材料制成。前端面载体金属垫42a、42b、后端面载体金属41a-41g以及实心导电核心44a-44g都是由铜制成的，绝缘套管45a-45g是由氧化硅制成的。在一个实施例中，如果前端面器件载体40的载体材料40a已经是由绝缘材料制成的话，则绝缘套管45a-45g就不是必须的了。
为了简便，图4表示本发明所述的近乎无衬底的复合功率半导体器件1a的一个可选实施例的部分切除的剖面图。近乎无衬底的复合功率半导体器件1a中除了穿过载体的导电通孔在结构上略有变化之外，其他都与近乎无衬底的复合功率半导体器件1相同。近乎无衬底的复合功率半导体器件1a的穿过载体的导电通孔43a、43b分别是由空心壳体导电核心46a、46b加上绝缘套管45a、45b构成的，而不是实心导电线芯。因此，壳体导电核心46a是一个穿过绝缘套管45a，布满穿过载体的导电通孔43a等侧壁的导电层。在空心壳体导电核心46a、46b的中心处，留有空间47。然而，壳体导电核心的电阻大于同种材料制成的实心导电核心的电阻，这是因为，只要壳体导电核心的电阻仍然比功率半导体器件20的器件内部电阻小得多，对于前端面器件金属垫23a、23b的前端面接触电阻就会仍保持在较低水平。在这种情况下，壳体导电核心有利于减少材料损耗，降低内置的材料应力，并且比其他的实心导电核心更加容易制备。
图5表示本发明所述的近乎无衬底的复合功率半导体器件1b的另一个可选实施例的剖面图。近乎无衬底的复合功率半导体器件1b除了中介粘合层60含有在前端面器件金属垫23a、23b上方的导电材料60b(例如铜)之外，其他都与近乎无衬底的复合功率半导体器件1相同。在本实施例中，带图案的后端面载体金属41a、41b、41c、41d、41e、41f、41g，都通过导电中介粘合层60，接触前端面器件金属垫23a、23b。导电材料60b也可以是一种焊锡等导电粘合材料或低共熔的粘合合金，或者仅仅是铜与铜粘合剂的直接接触面。
图6A至图6L表示用于制备图3所示的本发明所述的近乎无衬底的复合功率半导体器件的详细工艺流程图。在图6A中，利用传统的半导体晶圆工艺，将两个被分界线A-A分隔开的功率半导体器件晶片，制备在一个厚度TIBS＞TPSD的半导体衬底121上。TIBS应足够大，以便于传统的半导体晶圆工艺兼容。作为示例，TIBS可以约为500微米至800微米，能够承受与传统半导体晶圆工艺有关的应力。分界线A-A左侧的功率半导体器件，具有一个正面半导体器件部分122，依次包括半导体层120a、前端面器件金属垫123a、123b以及顶部钝化124。正面半导体器件部分122的其他细节部分，例如源极和栅极区等等，在该领域已经为人所熟知，特此略去，以免产生混淆。但是，应注意的是，半导体器件的有源部分形成在器件的顶面附近，也就是说，主要是在半导体层120a的顶面附近。与之类似，分界线A-A右侧的功率半导体器件，具有一个正面半导体器件部分22，依次包括前端面器件金属垫23a、23b、顶部钝化24以及半导体层20a。正如下文将要介绍的那样，在制备过程的最后阶段，这两个功率半导体器件单元将在单独的近乎无衬底的复合功率半导体器件中，被相互分隔开。因此，本发明既可以应用于单独制备近乎无衬底的复合功率半导体器件，也可应用于批量制备近乎无衬底的复合功率半导体器件。在图6B中，所提供的前端面器件载体40带有载体前端面氧化物151、载体后端面氧化物152，并且厚度TFDC足够大，以便为近乎无衬底的复合功率半导体器件1提供充足的结构刚性(Structural rigidity)。如上所述，TFDC可以从100微米至400微米之间选择。
在图6C中，前端面器件载体40通过一个单独提供的中介粘合层60，粘合到功率半导体器件晶片(包括所制备的正面半导体器件部分122/22)的前端，从而构成一个三明治式的前端面器件载体、中介粘合层和功率半导体器件。作为示例，中介粘合层60可以由形成在功率半导体器件21前端的BCB等聚合材料制成，并且前端面器件载体40的后端面氧化物152可以连接到中介粘合层60的上方。还可选择，在将两部分中介粘合层60合并之前，一部分中介粘合层60形成在功率半导体器件21的前端上方，一部分形成在后端面氧化物152上。
图6D至图6I表示下一步的工艺流程，其中制备在前端面器件载体40上的多个前端面载体金属垫(左功率半导体器件单元：142a、142b，右功率半导体器件单元：42a、42b)以及多个穿过载体的导电通孔(左功率半导体器件单元：143a-143g，右功率半导体器件单元：43a-43g)分别将前端面载体金属垫连接到前端面器件金属垫(左功率半导体器件单元：123a、123b，右功率半导体器件单元：23a、23b)上。由于左功率半导体器件单元和右功率半导体器件单元的结构和工艺都相同，因此为了简便，下文的工艺流程将仅以右功率半导体器件单元为例加以说明。
在图6D中，前端面器件载体40的顶面覆盖有一个带图案的光致抗蚀剂70，然后各向异性地刻蚀出带图案的载体前端面氧化物151，在载体材料40a处终止，从而在氧化物151外面形成一个硬掩膜。然后剥去光致抗蚀剂70。在图6E中，各向异性地刻蚀出大部分的前端面器件载体载体材料40a，通过带图案的载体前端面氧化物151，在载体后端面氧化物152处终止，从而制成多个通孔沟槽72a-72g。
在图6F中，在通孔沟槽72a-72g的所有表面上方，沉积一种氧化硅或聚合材料等绝缘材料，以形成包围载体材料40a的绝缘套管74a-74g。在图6G中，各向异性地连续刻蚀出绝缘套管74a-74g以及中介粘合材料60a，例如通过等离子刻蚀，在前端面器件金属垫23a、23b处终止，从而形成各向异性刻蚀的套管76a-76g。在各向异性的刻蚀绝缘套管74a-74g时，仅仅刻蚀掉套管的底部，而保留在载体材料40a的侧壁上的绝缘材料。制备中介粘合层60的材料，相比于载体前端面电介质151和绝缘套管76a-76g而言，该材料可以优先刻蚀，这作为示例，不作为局限。
图6H至图6I表示下一步的工艺流程，其中用金属填充通孔沟槽72a-72g，并形成带图案的前端面载体金属垫42a、42b。在图6H中，在前端面器件载体40的所有裸露表面上方，沉积一个种子层(图中没有表示出)。然后，在种子层上方电镀厚金属78，直到电镀的厚金属78同时填满了通孔沟槽72a-72g，并形成一个前端面载体金属层80。作为示例，厚金属为铜，种子层由钛和铜制成。还可选择，利用化学机械抛光(CMP)使电镀的厚金属78的顶面平整，并利用制备中的半导体器件退火，消除其内部应力。在图6I中，利用光致抗蚀剂(图中没有表示出)，在前端面载体金属垫42a、42b中，形成前端面载体金属层80的图案。至此，多个穿过载体的导电通孔43a-43g就完成了。
在图6J中，利用机械研磨、化学刻蚀或CMP等不同的方法，向下减薄半导体衬底121的底部，使功率半导体器件20达到所需的厚度TPSD。例如，该方法可使功率半导体器件20中的半导体材料研磨至小于50微米，而且由于前端面器件载体40的结构支持，不会变得过于易碎。尽管保留一小部分重掺杂的衬底121，有利于与背部金属形成良好的电接触，但是在极端的情况下，半导体衬底121甚至可以被完全磨去，仅保留半导体层20a。作为一种规避该问题的可选方法，在形成背部金属之前，半导体层的研磨底部，可以掺杂很高的掺杂浓度。在图6K中，背部金属25形成在制备中的半导体器件的底部。在图6L中，在近乎无衬底的复合功率半导体器件1和近乎无衬底的复合功率半导体器件100中，例如通过切割工艺，制备中的器件最终沿分界线A-A分隔开。
如上所述，以下事实：
所制备的前端面器件载体40的厚度TFDC足够大，能够为近乎无衬底的复合功率半导体器件1提供充足的结构刚性，用于在其制备过程中的处理。
当功率半导体器件20向下减薄至所需厚度TPSD时，有利于轻松、稳定地进行制备。尽管TFDC足够大，但是含有多个并联的穿过载体的导电通孔43a-43f以及穿过载体的导电通孔43g，仍然会对前端面器件金属垫23a、23b产生很低的前端面接触电阻，就像前端面器件载体40的变得更薄一样。至此，本领域的技术人员还应明确，根据上述制备本发明近乎无衬底的复合功率半导体器件的工艺流程，标准的晶圆处理设备可以有效地应用于整个过程。
尽管上述说明含有多种特殊性，但是不应据此认为这些特殊性是对本发明范围的限定，而应仅仅作为本发明的多个现有的较佳实施例的说明。例如，除了MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)以以外，本发明还可应用于垂直功率半导体器件(Vertical power semiconductor devices，简称VPSD)，一般而言，就是器件电流主要流经其前端面和背部衬底之间，例如绝缘栅双极晶体管(Insulated GateBipolar Transistor，简称IGBT)。又例如，当功率半导体器件20向下减薄至所需厚度后，由于可以进行轻松、稳定地制备，因此，最初可使用一个单独的轻掺杂衬底层20a′，代替带有半导体衬底121的顶部半导体材料20a，其厚度T总体如图7A所示(否则，该厚度与图6I相同)。接下来，如图7B所示，减薄单独的轻掺杂衬底20a′，在单独的轻掺杂衬底20a′的底部植入，以形成一个重掺杂的表面层20b′，如图7C所示，用于接触背部金属25。
通过说明和附图，给出了关于典型结构的各种典型实施例。对于本领域的技术人员应显而易见，本发明可以用于各种其他特殊形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。本专利文件旨在说明，本发明的范围不应局限于上述说明中的典型实施例，而应由以下的权利要求书来界定。任何和所有来自于权利要求书中内容或同等范围中的修正，都将被认为属于本发明的保护范围之内。

Claims (21)

1.一种近乎无衬底的复合功率半导体器件（VSLCPSD），其特征在于，包括：
一个三明治结构包括一个由半导体器件材料制成的功率半导体器件（PSD），一个由载体材料制成的前端面器件载体（FDC），以及一个中介粘合层（IBL）；
所述的功率半导体器件具有一个背面衬底部分以及一个正面半导体器件部分，正面半导体器件部分带有带图案的前端面器件金属垫，所述的功率半导体器件还具有衬底近乎消失的减少的器件厚度TPSD，功率半导体器件的减少的器件厚度为5微米至50微米，该厚度可以与正面半导体器件部分的厚度相比拟；以及
所述的前端面器件载体具有带图案的后端面载体金属，连接前端面器件金属垫、带图案的前端面载体金属垫以及多个穿过载体的导电通孔，它们分别将后端面载体金属连接到前端面载体金属垫上，前端面器件载体还具有一个足够大的厚度TFDC；
其中：
前端面器件载体为近乎无衬底的复合功率半导体器件提供充足的结构刚性，减少的器件厚度TPSD引起背部衬底电阻近乎消失，并且穿过载体的导电通孔与前端面器件金属垫具有很低的前端面接触电阻，多个将后端面载体金属连接到单独的前端面载体金属垫上的穿过载体的导电通孔，相互并联，因此所有这样连接的后端面载体金属都接触到一个单独的前端面器件金属垫上，从而降低了对前端面器件金属垫的前端面接触电阻。
2.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，中介粘合层可以由绝缘材料或导电材料制成。
3.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，每个穿过载体的导电通孔都是由一个导电线芯加上一个包围着导电线芯的绝缘套管制成的，绝缘套管将穿过载体的导电通孔相互分隔开。
4.如权利要求3所述的近乎无衬底的复合功率半导体器件，其特征在于，导电线芯是由布满穿过载体的导电通孔的侧壁的导电层构成的。
5.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，后端面载体金属是由穿过载体的导电通孔通过中介粘合层的延伸部分构成的。
6.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，载体材料与半导体器件材料相同。
7.如权利要求6所述的近乎无衬底的复合功率半导体器件，其特征在于，半导体器件材料为硅。
8.如权利要求7所述的近乎无衬底的复合功率半导体器件，其特征在于，中介粘合层是由氧化硅或聚合物材料制成的。
9.如权利要求8所述的近乎无衬底的复合功率半导体器件，其特征在于，聚合物材料为苯并环丁烯（BCB）或聚酰亚胺。
10.如权利要求3所述的近乎无衬底的复合功率半导体器件，其特征在于，所有的前端面载体金属垫、后端面载体金属以及导电线芯都是由铜制成的，绝缘套管是由氧化物制成的。
11.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，其中：
半导体器件材料为硅；
前端面器件载体的厚度为100微米至400微米；
中介粘合层的厚度为5微米至30微米。
12.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，其中：
半导体器件材料为硅；并且
功率半导体器件中半导体材料的厚度小于50微米。
13.如权利要求1所述的近乎无衬底的复合功率半导体器件，其特征在于，功率半导体器件为垂直功率半导体器件（VPSD）。
14.一种制备近乎无衬底的复合功率半导体器件（VSLCPSD）的方法，其特征在于，该近乎无衬底的复合功率半导体器件包括一个具有由半导体器件材料制成的功率半导体器件（PSD），一个由载体材料制成的前端面器件载体（FDC），以及一个中介粘合层（IBL），其中功率半导体器件具有一个背面衬底部分以及一个正面半导体器件部分，正面半导体器件部分带有带图案的前端面器件金属垫，并且其中功率半导体器件还具有衬底近乎消失的减少的器件厚度TPSD，功率半导体器件的减少的器件厚度为5微米至50微米，该厚度可以与正面半导体器件部分的厚度相比拟，该方法包括：
利用传统的半导体晶圆工艺，在一个厚度为TIBS的临时背部衬底上，制备功率半导体器件，TIBS与传统的半导体晶圆工艺兼容；
制备厚度为TFDC的前端面器件载体，以便为近乎无衬底的复合功率半导体器件提供充足的结构刚性；
制备中介粘合层，并将前端面器件载体连接到带有中介粘合层的功率半导体器件上，从而构成一个三明治式的前端面器件载体、中介粘合层和功率半导体器件；
在前端面器件载体上，制备多个前端面载体金属垫和多个穿过载体的导电通孔，它们分别将前端面载体金属垫连接到前端面器件金属垫上；并且
将临时背部衬底厚度从TIBS减薄，达到功率半导体器件的厚度TPSD，然后在它上面形成背部金属。
15.如权利要求14所述的方法，其特征在于，其中TIBS为500微米至800微米，TFDC为100微米至400微米。
16.如权利要求14所述的方法，其特征在于，制备前端面载体金属垫和穿过载体的导电通孔包括：
掩膜前端面器件载体的顶面，然后通过前端面器件载体的主体，各向异性地刻蚀出多个通孔沟槽；并且
用金属同时填充通孔沟槽并形成前端面载体金属垫。
17.如权利要求16所述的方法，其特征在于，还包括在填充通孔沟槽之前，在通孔沟槽的所有表面上方，沉积绝缘材料，以构成包围载体材料的绝缘套管。
18.如权利要求17所述的方法，其特征在于，绝缘材料为半导体氧化物或聚合物材料。
19.如权利要求18所述的方法，其特征在于，还包括各向异性地连续刻蚀出绝缘材料和中介粘合层材料。
20.如权利要求16所述的方法，其特征在于，用金属同时填充通孔沟槽并形成前端面载体金属垫还包括：
在前端面器件载体所有的裸露表面上方沉积一个种子层；
在种子层上方电镀厚金属，直到厚金属同时填充通孔沟槽并形成前端面载体金属层；并且
将前端面载体金属层形成前端面载体金属垫的图案。
21.如权利要求20所述的方法，其特征在于，厚金属为铜，种子层由钛或铜制成。
CN2011100884761A 2010-03-30 2011-03-29 近乎无衬底的复合功率半导体器件及其方法 Active CN102208438B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/749,696 US8242013B2 (en) 2010-03-30 2010-03-30 Virtually substrate-less composite power semiconductor device and method
US12/749,696 2010-03-30

Publications (2)

Publication Number Publication Date
CN102208438A CN102208438A (zh) 2011-10-05
CN102208438B true CN102208438B (zh) 2013-10-30

Family

ID=44697185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100884761A Active CN102208438B (zh) 2010-03-30 2011-03-29 近乎无衬底的复合功率半导体器件及其方法

Country Status (3)

Country Link
US (2) US8242013B2 (zh)
CN (1) CN102208438B (zh)
TW (1) TWI431758B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987878B2 (en) 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
JP2012256846A (ja) * 2011-05-16 2012-12-27 Elpida Memory Inc 半導体装置の製造方法
CN103065985B (zh) * 2011-10-21 2015-04-22 中国科学院上海微系统与信息技术研究所 双面布线封装的圆片级大厚度光敏bcb背面制作方法
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9659805B2 (en) * 2015-04-17 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and methods forming the same
DE102016116499B4 (de) * 2016-09-02 2022-06-15 Infineon Technologies Ag Verfahren zum Bilden von Halbleiterbauelementen und Halbleiterbauelemente
DE102016219275B3 (de) 2016-10-05 2017-08-10 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Technologisches Verfahren zur Verhinderung von vertikalen/ lateralen Inhomogenitäten beim Ätzen von Silizium - Durchkontaktierungen mittels vergrabener Ätzstoppschichten
EP3944290A1 (en) * 2020-07-21 2022-01-26 Infineon Technologies Austria AG Chip-substrate composite semiconductor device
CN114078749A (zh) * 2020-08-18 2022-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
EP4216268A1 (en) * 2022-01-21 2023-07-26 Infineon Technologies Austria AG Chip-substrate composite semiconductor device
EP4216271A1 (en) * 2022-01-21 2023-07-26 Infineon Technologies Austria AG Semiconductor package including a chip-substrate composite semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233603A (zh) * 2005-07-25 2008-07-30 飞兆半导体公司 形成在衬底上的半导体结构及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074585A1 (en) * 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US5486715A (en) * 1993-10-15 1996-01-23 Ixys Corporation High frequency MOS device
JP4024990B2 (ja) * 2000-04-28 2007-12-19 株式会社ルネサステクノロジ 半導体装置
US6927493B2 (en) * 2003-10-03 2005-08-09 Texas Instruments Incorporated Sealing and protecting integrated circuit bonding pads
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
DE102006033319B4 (de) * 2006-07-17 2010-09-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
US8084854B2 (en) * 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233603A (zh) * 2005-07-25 2008-07-30 飞兆半导体公司 形成在衬底上的半导体结构及其制造方法

Also Published As

Publication number Publication date
TWI431758B (zh) 2014-03-21
US20120235306A1 (en) 2012-09-20
CN102208438A (zh) 2011-10-05
US20110241214A1 (en) 2011-10-06
TW201135911A (en) 2011-10-16
US8242013B2 (en) 2012-08-14
US8796858B2 (en) 2014-08-05

Similar Documents

Publication Publication Date Title
CN102208438B (zh) 近乎无衬底的复合功率半导体器件及其方法
EP3803972B1 (en) Die stacking for multi-tier 3d integration
KR20230061496A (ko) 상호접속 구조를 갖는 접합 구조체
US9666573B1 (en) Methods of forming integrated circuitry
US7935571B2 (en) Through substrate vias for back-side interconnections on very thin semiconductor wafers
US5087585A (en) Method of stacking semiconductor substrates for fabrication of three-dimensional integrated circuit
US6524890B2 (en) Method for manufacturing semiconductor device having element isolation structure
US20050164490A1 (en) Methods of forming backside connections on a wafer stack
US9034732B2 (en) Semiconductor-on-insulator with back side support layer
US7091604B2 (en) Three dimensional integrated circuits
TW200905842A (en) Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
TW201119014A (en) Semiconductor-on-insulator with back side heat dissipation
CN109148415A (zh) 多晶圆堆叠结构及其形成方法
US11107794B2 (en) Multi-wafer stack structure and forming method thereof
KR20010070316A (ko) 다적층 3차원 고밀도 반도체 디바이스 및 그 제조 방법
US9496227B2 (en) Semiconductor-on-insulator with back side support layer
CN101188216B (zh) 半导体器件
US20240186214A1 (en) Three Dimensional IC Package with Thermal Enhancement
CN104979226B (zh) 一种铜的混合键合方法
KR20230031146A (ko) 반도체 다이 어셈블리를 위한 전도성 버퍼층 및 관련 시스템 및 방법
CN108074897A (zh) 在半导体部分的相反侧上具有金属化结构的半导体装置
US9761445B2 (en) Methods and structures for forming microstrip transmission lines on thin silicon carbide on insulator (SICOI) wafers
US20230075263A1 (en) Wafer bonding method using selective deposition and surface treatment
JP2017509136A (ja) 双方向デバイス製造のためのシステムおよび方法
KR20240059601A (ko) 반도체 다이, 반도체 디바이스 및 반도체 다이를 형성하기 위한 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200512

Address after: Ontario, Canada

Patentee after: World semiconductor International Limited Partnership

Address before: 475 oakmead Avenue, Sunnyvale, California 94085, USA

Patentee before: Alpha and Omega Semiconductor Inc.