KR20230088087A - 팬아웃 반도체 패키지 - Google Patents

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KR20230088087A
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fan
capacitor
wiring
package
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김준성
이석원
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삼성전자주식회사
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Abstract

본 발명의 팬아웃 반도체 패키지는 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고; 상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 및 상기 제1 칩 및 상기 커패시터 칩 모두 상에 배치된 제2 칩을 포함하고; 상기 패키지 바디의 하면 및 상기 팬인 칩 구조체의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 및 상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아를 포함한다.

Description

팬아웃 반도체 패키지{Fan-Out Semiconductor Package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 팬아웃(Fan-Out) 반도체 패키지(Semiconductor Package)에 관한 것이다.
전자 산업의 경량화, 고속화, 다기능화, 및 고성능화를 위한 패키지의 경박, 단소화 요구가 증가하고 있다. 이를 해결하기 위해 팬아웃(Fan-Out) 반도체 패키지(Semiconductor Package)가 제안되었다. 더하여, 팬아웃 반도체 패키지가 복수개의 칩을 포함할 경우 파워 특성 및 휨 특성을 개선하는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 파워 특성 및 휨 특성을 개선할 있는 팬아웃 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지는 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고; 상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 및 상기 제1 칩 및 상기 커패시터 칩 모두 상에 배치된 제2 칩을 포함하고; 상기 패키지 바디의 하면 및 상기 팬인 칩 구조체의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 및 상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지는 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고; 상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 상기 제1 칩과 상기 커패시터 칩 사이에 형성된 제1 봉지층, 및 상기 제1 칩, 상기 커패시터 칩 및 상기 제1 봉지층 모두 상에 제2 칩이 본딩되되 상기 제1 칩 및 상기 커패시터 칩의 상면들과 상기 제2 칩의 상면이 본딩되고; 상기 패키지 바디의 하면 및 상기 제1 칩의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 및 상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지는 하부 패키지; 및 상기 하부 패키지 상에 적층된 상부 패키지를 포함한다. 상기 하부 패키지는, 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고; 상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 상기 제1 칩 및 상기 커패시터 칩 모두 상에 배치된 제2 칩을 포함하고; 상기 패키지 바디의 하면 및 상기 팬인 칩 구조체의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 상기 패키지 바디의 하면 상에 상기 재배선 구조체와 전기적으로 연결된 제1 외부 연결 단자; 및 상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아 및 배선 패드를 포함한다.
상기 상부 패키지는, 상부 배선 기판; 상기 상부 배선 기판 상에 형성된 상부 반도체 칩; 및 상기 상부 배선 기판의 하면에 형성되고 상기 하부 패키지의 상기 배선 패드와 전기적으로 연결된 제2 외부 연결 단자를 포함한다.
본 발명의 팬아웃 반도체 패키지는 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 배선 기판, 관통홀에 배치된 팬인 칩 구조체를 포함한다.
팬인 칩 구조체는 제1 칩, 제1 칩과 이격되어 배치된 커패시터 칩, 및 제1 칩 및 커패시터 칩 모두 상에 배치된 제2 칩을 포함할 수 있다. 이에 따라, 본 발명의 팬아웃 반도체 패키지는 파워 특성 및 휨 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 2는 도 1의 "EN1" 부분의 확대도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 커패시터 칩의 요부 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 커패시터 칩의 요부 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 레이아웃도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 10a 내지 도 10c는 일 실시예에 따라 도 1 및 도 2의 팬아웃 반도체 패키지의 팬인 칩 구조체(FICS)의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 11은 일 실시예에 따라 팬아웃 반도체 패키지의 팬인 칩 구조체의 제조 방법을 설명하기 위한 요부 단면도이다.
도 12 내지 도 16은 일 실시예에 따라 도 1 및 도 2의 팬아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 17 내지 도 20은 일 실시예에 따라 도 8의 팬아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 팬아웃 반도체 패키지의 구성을 나타낸 블록도이다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 팬아웃 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일하거나 비슷한 참조부호 또는 참조 번호를 사용하고, 이들에 대한 중복 설명은 간단히 설명하거나 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이고, 도 2는 도 1의 "EN1" 부분의 확대도이다.
구체적으로, 팬아웃(Fan-out) 반도체 패키지(100)는 내부에 배치된 관통홀(101h)에 대응되는 팬인(Fan-In) 영역(FI), 및 팬인 영역(FI)의 양측에 위치하는 팬아웃(Fan-Out) 영역(FO)을 가지는 배선 기판(106)을 포함할 수 있다. 팬아웃 영역(FO)은 평면적으로 팬인 영역(FI)을 둘러쌀 수 있다.
배선 기판(106)은 패키지 바디(PB1)일 수 있다. 배선 기판(106)은 절연 기판일 수 있다. 배선 기판(106)은 인쇄 회로 기판일 수 있다. 배선 기판(106)은 프레임 기판으로 명명될 수 있다. 팬아웃 반도체 패키지(100)는 FOPLP(Fan Out Panel Level Package) 형태의 패키지일 수 있다. 배선 기판(106)은 관통홀(101h)의 양측에 위치하는 바디(101), 바디(101) 내에 형성된 바디 배선 구조체(104), 및 바디 배선 패드들(107, 109)을 포함할 수 있다.
관통홀(101h)은 바디(101)의 상면(101a) 및 하면(101b)을 관통할 수 있다. 바디(101)는 페놀 수지, 에폭시 수지, 폴리이미드중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 바디(101)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
바디 배선 구조체(104)는 바디(101) 내에 형성된 바디 배선층(103), 및 바디 배선층(103)을 서로 연결하는 바디 비아(105)를 포함할 수 있다. 바디 배선 패드들(107, 109)은 바디(101)의 하면(101b)에 위치하고 바디 배선 구조체(104)와 전기적으로 연결되는 제1 바디 배선 패드(107), 바디(101)의 상면(101a)에 위치하고 바디 배선 구조체(104)와 전기적으로 연결되는 제2 바디 배선 패드(109)를 포함할 수 있다.
제1 바디 배선 패드(107)는 바디(101)의 하면(101b)에 위치하는 바디 배선층(103)의 일부분일 수 있다. 제2 바디 배선 패드(109)는 바디(101)의 상면(101a)에 위치하는 바디 배선층(103)의 일부분일 수 있다.
바디 배선층(103), 바디 비아(105) 및 바디 배선 패드들(107, 109)은 금속층으로 이루어질 수 있다. 예를 들면, 바디 배선층(103) 및 바디 배선 패드들(107, 109)은 ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 예를 들면, 바디 비아(105)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
팬아웃 반도체 패키지(100)는 관통홀(101h)에 배치된 팬인 칩 구조체(FICS)를 포함할 수 있다. 팬인 칩 구조체(FICS)는 팬인 칩 패키지 구조체라 명명할 수 있다. 관통홀(101h)을 제외한 배선 기판(106)의 바디(101) 부분이 팬아웃 영역(FO)에 해당할 수 있다. 일부 실시예에서, 팬인 칩 구조체(FICS)에 대응되는 배선 기판(106)의 바디(101) 부분이 팬인 영역(FI)에 해당할 수 있다.
일부 실시예에서, 팬인 칩 구조체(FICS)의 상면은 배선 기판(106)의 상면보다 낮은 레벨에 위치할 수 있다. 팬인 칩 구조체(FICS)는 관통홀(101h)에 임베딩(또는 삽입)되어 있을 수 있다.
팬인 칩 구조체(FICS)는 제1 칩(111), 제1 칩(111)과 이격되어 배치된 커패시터 칩(112), 및 제1 칩(111) 및 커패시터 칩(112) 모두 상에 배치된 제2 칩(113)을 포함할 수 있다. 팬인 칩 구조체(FICS)는 제1 칩(111) 및 커패시터 칩(112) 모두 상에 배치된 제2 칩(113)을 포함하는 적층 칩일 수 있다.
커패시터 칩(112)은 제1 칩(111)의 양측에 배치된 복수개의 커패시터 칩들을 포함할 수 있다. 커패시터 칩(112)은 트랜지스터 등이 형성되지 않은 수동 소자 칩일 수 있다. 커패시터 칩(112)은 X 방향이나 Y 방향으로 제1 칩(111) 및 제2 칩(113)보다 크기(또는 길이)가 작을 수 있다. 후에 설명하는 바와 같이 제2 칩(113)의 평면 면적은 제1 칩(111)의 평면 면적 및 커패시터 칩(112)의 평면 면적의 합보다 작을 수 있다.
팬인 칩 구조체(FICS)를 구성하는 제1 칩(111) 및 커패시터 칩(112)은 관통홀(101h) 내에서 동일 평면 상에 배치될 수 있다. 제1 칩(111) 및 커패시터 칩(112)은 관통홀(101h)의 바닥이나 바디(101)의 하면(101b) 상에 배치될 수 있다. 제1 칩(111) 및 커패시터 칩(112) 사이에는 제1 봉지층(131, first encapsulation layer)이 배치될 수 있다. 제1 봉지층(131)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
일부 실시예에서, 제1 칩(111) 및 제2 칩(113)은 개별 소자(individual device)를 포함할 수 있다. 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일부 실시예에서, 제1 칩(111)은 제2 칩(113)과 이종의 칩일 수 있다. 일부 실시예에서, 제1 칩(111)은 메모리 칩이고, 제2 칩(113)은 로직 칩일 수 있다. 일부 실시예에서, 로직 칩은 메모리 컨트롤러 칩, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시예에서, 메모리 칩은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
제1 칩(111)은 상면(111a) 및 하면(111b)을 가질 수 있다. 상면(111a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(111b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제1 칩(111)은 개별 소자들이 형성되는 활성면인 상면(111a)이 위쪽에 위치할 수 있다.
제2 칩(113)은 상면(113a) 및 하면(113b)을 가질 수 있다. 상면(113a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(113b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제2 칩(113)은 개별 소자들이 형성되는 활성면인 상면(113a)이 아래쪽에 위치할 수 있다.
제2 칩(113)의 상면(113a)에는 제2 칩 패드(116)가 배치될 수 있다. 제2 칩 패드(116)는 신호 패드 또는 파워 패드일 수 있다. 제1 칩(111)의 상면(111a)과 제2 칩(113)의 상면(113a)이 제2 칩 패드(116)를 이용하여 본딩될 수 있다. 제1 칩(111)은 상면(111a) 및 하면(111b) 사이를 관통하는 제1 관통 비아(117)를 포함할 수 있다.
제1 관통 비아(117)는 제1 관통 실리콘 비아 또는 제1 관통 도전 비아라고 명명될 수 있다. 제1 관통 비아(117)는 제2 칩 패드(116)와 본딩될 수 있다. 제1 관통 비아(117)는 제2 칩 패드(116)와 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 관통 비아(117)는 금속층, 예컨대 구리, 알루미뮴, 텅스텐 등으로 형성될 수 있다.
제1 칩(111)의 하면(111b)에는 칩 연결 패드(133)가 배치될 수 있다. 칩 연결 패드(133)는 하부 칩 연결 패드라고 명명할 수도 있다. 칩 연결 패드(133)는 제1 관통 비아(117)의 하면 상에 형성될 수 있다. 칩 연결 패드(133)는 제1 관통 비아(117)와 전기적으로 연결될 수 있다.
칩 연결 패드(133)는 신호 패드 또는 파워 패드일 수 있다. 일부 실시예에서, 칩 연결 패드(133)는 재배선에 의해 형성된 재배선 패드일 수 있고, 칩 연결 패드(133)는 후술하는 재배선 구조체(145)에 포함될 수 있다. 칩 연결 패드(133) 및 제2 칩 패드(116)는 전기적으로 도통하는 도전 패드일 수 있다.
일부 실시예에서, 칩 연결 패드(133) 및 제2 칩 패드(116)는 서로 다른 구조로 형성될 수 있다. 일부 실시예에서, 칩 연결 패드(133)는 구리층으로 이루어진 단일층 패드일 수 있고, 제2 칩 패드(116)는 구리층, 니켈층 및 금층으로 이루어진 삼중층 패드일 수 있다.
커패시터 칩(112)은 상면(112a) 및 하면(112b)을 가질 수 있다. 상면(112a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(112b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 커패시터 칩(112)은 개별 소자들이 형성되는 활성면인 상면(111a)이 위쪽에 위치할 수 있다.
커패시터 칩(112)은 상면(112a) 및 하면(112b) 사이를 관통하는 제2 관통 비아(119)를 포함할 수 있다. 제2 관통 비아(119)는 제2 관통 실리콘 비아 또는 제2 관통 도전 비아라고 명명될 수 있다. 제2 관통 비아(119)는 제2 칩 패드(116)와 본딩될 수 있다. 제2 관통 비아(119)는 제2 칩 패드(116)와 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 관통 비아(119)는 금속층, 예컨대 구리, 알루미뮴, 텅스텐 등으로 형성될 수 있다.
커패시터 칩(112)은 상면(112a)과 인접하여 트랜치 커패시터(125)가 형성될 수 있다. 필요에 따라서, 트랜치 커패시터(125)는 하면(112b)과 인접하여 형성될 수도 있다. 트랜치 커패시터(125) 상에는 제2 칩 패드(116)가 형성될 수 있다. 제2 칩 패드(116)들중 트랜치 커패시터(125) 상에 형성되는 제2 칩 패드(116)는 상부 커패시터 칩 연결 패드(116c)라고 명명할 수 있다.
일부 실시예에서, 제2 칩 패드(116)들중 어느 하나는 상부 커패시터 칩 연결 패드(116c)와 전기적으로 연결 될 수 있다. 상부 커패시터 칩 연결 패드(116c)는 트랜치 커패시터(125) 상에 형성될 수 있다. 상부 커패시터 칩 연결 패드(116c)는 트랜치 커패시터(125)와 전기적으로 연결될 수 있다.
커패시터 칩(112)은 하면 상에는 하부 커패시터 칩 연결 패드(133c)가 형성될 수 있다. 하부 커패시터 칩 연결 패드(133c)는 제2 관통 비아(119)의 하면 상에 형성될 수 있다. 하부 커패시터 칩 연결 패드(133c)는 제2 관통 비아(119)와 전기적으로 연결될 수 있다. 하부 커패시터 칩 연결 패드(133c)는 후술하는 재배선 구조체(145)에 포함될 수 있다.
상부 커패시터 칩 연결 패드(116c) 및 하부 커패시터 칩 연결 패드(133c)는 제2 칩 패드(116) 및 칩 연결 패드(133)와 동일한 물질로 형성될 수 있다. 커패시터 칩(112)에 대하여는 후에 보다 더 자세하게 설명한다.
팬아웃 반도체 패키지(100)는 재배선 구조체(145)를 포함할 수 있다. 재배선 구조체(145)는 배선 기판(106)의 하면 및 팬인 칩 구조체(FICS)의 하면 상에 배치될 수 있다. 재배선 구조체(145)는 칩 연결 패드(133) 및 하부 커패시터 칩 연결 패드(133c)를 포함할 수 있다. 재배선 구조체(145)는 재배선 절연층(143) 내에서 팬아웃 영역(FO)으로 연장됨과 아울러 재배선된 재배선 요소(141)를 포함할 수 있다. 재배선 요소(141)는 재배선층(137), 및 재배선층(137)을 연결하는 재배선 비아(139)를 포함할 수 있다.
재배선 요소(141)는 팬인 영역(FI)에서 칩 연결 패드(133) 및 하부 커패시터 칩 연결 패드(133c)와 전기적으로 연결되어 있을 수 있다. 재배선 요소(141)는 바디 배선 구조체(104)와 동일한 물질로 형성될 수 있다.
재배선 구조체(145)는 재배선 요소(141)와 전기적으로 연결된 재배선 패드(149)를 포함할 수 있다. 재배선 패드(149)는 재배선 절연층(143)의 상면에 위치하는 재배선층(137)의 일부분일 수 있다. 재배선 패드(149)는 바디 배선 패드들(107, 109)과 동일한 물질로 형성될 수 있다. 재배선 패드(149) 상에는 배리어 금속층(153), 예컨대 니켈층이나 구리층이 형성될 수 있다. 배리어 금속층(153)은 제1 보호층(151)에 의해 전기적으로 분리될 수 있다.
제1 보호층(151)의 하면은 배리어 금속층(153)의 하면과 동일면을 가질 수 있다. 재배선 패드(149)는 제1 보호층(151)에 의해 전기적으로 분리될 수 있다. 배리어 금속층(153) 상에는 제1 외부 연결 단자(167), 예컨대 솔더볼이 형성될 수 있다.
팬아웃 반도체 패키지(100)는 제2 봉지층(135, second encapsulation layer)을 포함할 수 있다. 제2 봉지층(135)은 관통홀(101h) 내에 임베딩(embedding)된 팬인 칩 구조체(FICS) 및 배선 기판(106) 상에 형성될 수 있다. 제2 봉지층(135)은 관통홀(101h) 내에 위치한 팬인 칩 구조체(FICS)를 밀봉할 수 있다.
제2 봉지층(135)은 관통홀(101h) 내의 팬인 칩 구조체(FICS)의 양측면에 형성될 수 있다. 제2 봉지층(135)은 평면적으로 관통홀(101h) 내의 팬인 칩 구조체(FICS)를 둘러쌀 수 있다. 제2 봉지층(135)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
팬아웃 반도체 패키지(100)는 배선 비아(157)를 포함할 수 있다. 배선 비아(157)는 배선 기판(106)의 상면(101a) 상에 배치될 수 있다. 필요에 따라서, 배선 비아(157)는 추가적으로 절연층(155)에 의해 전기적으로 절연될 수 있다. 배선 비아(157)는 팬아웃 영역(FO)에서 제2 바디 배선 패드(109) 상에 형성될 수 있다. 배선 비아(157)는 팬아웃 영역(FO)에서 제2 바디 배선 패드(109)와 전기적으로 연결될 수 있다.
배선 비아(157)는 제2 바디 배선 패드(109), 바디 배선 구조체(104) 및 제1 바디 배선 패드(107)를 통해 재배선 요소(141)와 전기적으로 연결되어 있을 수 있다. 배선 비아(157)는 바디 배선 구조체(104)와 동일한 물질로 형성될 수 있다.
팬아웃 반도체 패키지(100)는 배선 비아(157)와 전기적으로 연결된 배선 패드(163)를 포함할 수 있다. 배선 패드(163)는 제2 보호층(161)에 의해 전기적으로 분리될 수 있다. 배선 패드(163)는 바디 배선 패드들(107, 109)과 동일한 물질로 형성될 수 있다. 배선 패드(163)는 패드 노출홀(165)에 의해 외부로 노출될 수 있다. 배선 패드(163) 상에는 제2 외부 연결 단자(미도시), 예컨대 제2 솔더 볼이 형성될 수 있다.
이상과 같이 본 발명의 팬아웃 반도체 패키지(100)는 제2 칩(113)과 제1 칩(111)을 제2 칩 패드(116)를 이용하여 최단거리로 부착하고, 제1 칩(111)의 양측에 커패시터 칩(112)을 위치시킨다. 이에 따라, 팬아웃 반도체 패키지(100)는 제1 칩(111) 및 제2 칩(113) 모두에 효과적으로 전력 공급을 원할하게 함과 아울러 커패시터 칩(112)을 포함하여 임피던스를 낮추어 파워 특성을 향상시킬 수 있다.
더하여, 본 발명의 팬아웃 반도체 패키지(100)는 제2 칩(113)의 하부에 크기가 작은 커패시터 칩(112)을 위치시킴으로써 제2 칩(113) 및 커패시터 칩(112)간의 평면 면적 차이를 줄여 휨 특성을 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 커패시터 칩의 요부 단면도이다.
구체적으로, 도 3은 도 2의 "EN2" 부분의 확대도이다. 커패시터 칩(112)은 상면(112a) 및 하면(112b)을 가질 수 있다. 커패시터 칩(112)은 커패시터 바디(CAB)를 가질 수 있다. 커패시터 바디(CAB)는 실리콘을 포함할 수 있다.
커패시터 칩(112)은 트랜치 커패시터(125)를 포함할 수 있다. 트랜치 커패시터(125)는 커패시터 바디(CAB) 내의 트랜치(TRE2)에 형성된 유전층(121) 및 금속층(123)을 포함할 수 있다. 예를 들면, 유전층(121)은 실리콘 산화층일 수 있고, 금속층(123)은 구리, 알루미늄, 텅스텐 등으로 형성될 수 있다.
트랜치 커패시터(125)는 제1 폭(W1) 및 제1 깊이(D1)를 가질 수 있다. 예를 들면, 제1 폭(W1)은 수 내지 수십 마이크로 미터(um)일 수 있고, 제1 깊이(D1)는 수십 내지 수백 마이크로 미터(um)일 수 있다. 트랜치 커패시터(125) 상에는 상부 커패시터 칩 연결 패드(116c)가 형성될 수 있다. 트랜치 커패시터(125)는 커패시터 바디(CAB) 및 상부 커패시터 칩 연결 패드(116c)에 각각 접지 전압 및 동작 전압을 인가될 경우 커패시터 기능을 수행할 수 있다.
커패시터 바디(CAB) 내에는 상면(112a) 및 하면(112b)을 관통하는 트랜치(TRE1)내에 제2 관통 비아(119)가 형성될 수 있다. 제2 관통 비아(119)는 제2 폭(W2)을 가질 수 있다. 일부 실시예에서, 제2 폭(W2)은 제1 폭(W1)과 동일할 수 있다. 예를 들면, 제2 폭(W2)은 수 내지 수십 마이크로 미터(um)일 수 있다.
제2 관통 비아(119)는 상면에서 제2 칩 패드(116)와 본딩될 수 있다. 제2 칩 패드(116)는 제1 두께(TH1)를 가질 수 있다. 일부 실시예에서, 제2 칩 패드(116)는 구리층(116-1), 니켈층(116-2) 및 금층(116-3)으로 이루어진 삼중층 패드일 있다. 제2 칩 패드(116)의 두께(TH1)는 수십 마이크로 미터(um)일 수 있다. 제2 칩 패드(116)를 삼중층 패드로 형성할 경우, 제2 칩(도 1의 113)과 제1 칩(도 1의 111)을 용이하게 본딩할 수 있다.
제2 관통 비아(119)는 하면에서 하부 커패시터 칩 연결 패드(133c)와 본딩될 수 있다. 하부 커패시터 칩 연결 패드(133c)는 제2 칩 패드(116)와 다른 구조 및 다른 두께로 구성될 수 있다. 일부 실시예에서, 하부 커패시터 칩 연결 패드(133c)는 구리층으로 이루어진 단일층 패드일 수 있다.
하부 커패시터 칩 연결 패드(133c)의 제2 두께(TH2)는 제1 두께(TH1)보다 작을 수 있다. 일부 실시예에서, 하부 커패시터 칩 연결 패드(133c)의 제2 두께(TH2)는 수 마이크로 미터(um)일 수 있다. 하부 커패시터 칩 연결 패드(133c) 및 칩 연결 패드(도 1의 133)를 단일층 패드로 형성할 경우 재배선 구조체(도 1의 145)의 배선 저항을 낮출 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 커패시터 칩의 요부 단면도이다.
구체적으로, 도 4는 도 2의 "EN2" 부분의 변형 실시예일 수 있다. 도 4는 도 3과 비교할 때 커패시터 칩(112)이 트랜치 커패시터가 아닌 관통 비아 커패시터(125-1)를 포함하는 것을 제외하고는 동일할 수 있다. 도 4에서, 도 3과 동일 내지 유사한 참조 번호는 동일 내지 유사 부재를 나타낸다. 도 4에서, 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
커패시터 칩(112)은 관통 비아 커패시터(125-1)를 포함할 수 있다. 관통 비아 커패시터(125-1)는 커패시터 바디(CAB) 내의 트랜치(TRE-1)에 형성된 유전층(121-1) 및 제2 관통 비아(119-1)를 포함할 수 있다.
관통 비아 커패시터(125-1)는 트랜치(TRE-1)의 내벽에 형성된 제1 서브 관통 비아(119-1a), 제1 서브 관통 비아(119-1a)의 내벽에 형성된 유전층(121-1), 및 유전층(121-1)의 내벽에 형성된 제2 서브 관통 비아(119-1b)를 포함할 수 있다.
제2 관통 비아(119-1)는 제1 서브 관통 비아(119-1a) 및 제2 서브 관통 비아(119-1b)를 포함할 수 있다. 제1 서브 관통 비아(119-1a) 및 제2 서브 관통 비아(119-1b) 사이에는 유전층(121-1)이 형성될 수 있다. 일부 실시예에서, 제2 관통 비아(119-1)는 금속층, 예컨대 구리, 알루미늄, 텅스텐 등으로 형성될 수 있고, 유전층(121-1)은 실리콘 산화층으로 형성될 수 있다.
관통 비아 커패시터(125-1)는 제3 폭(W3)을 가질 수 있다. 예를 들면, 제3 폭(W3)은 수 내지 수십 마이크로 미터(um)일 수 있다. 제3 폭(W3)은 앞서 도 2의 제2 폭(W2)과 동일할 수 있다.
관통 비아 커패시터(125-1)는 상면에서 제2 칩 패드(116)와 본딩될 수 있다. 제2 칩 패드(116)는 제1 두께(TH1)를 가질 수 있다. 관통 비아 커패시터(125-1)는 하면에서 하부 커패시터 칩 연결 패드(133c)와 본딩될 수 있다. 하부 커패시터 칩 연결 패드(133c)는 제2 칩 패드(116)와 다른 구조 및 다른 두께로 구성될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 레이아웃도이다.
구체적으로, 도 5는 도 1의 팬아웃 반도체 패키지(100)의 레이아웃도이다. 팬아웃 반도체 패키지(100)는 제1 칩(111), 및 제1 칩(111)과 이격되어 양측에 배치되는 커패시터 칩(112)을 포함할 수 있다.
제1 칩(111)은 X 방향 및 Y 방향으로 각각 제3 길이(L3) 및 제4 길이(L4)를 가질 수 있다. 커패시터 칩(112)은 X 방향 및 Y 방향으로 각각 제5 길이(L5) 및 제6 길이(L6)를 가질 수 있다.
제1 칩(111) 및 커패시터 칩(112) 모두 상에는 제2 칩(113)이 배치될 수 있다. 제1 칩(111) 및 커패시터 칩(112)은 평면적으로 제2 칩(113)의 내부에서 오버랩되어 배치될 수 있다. 제2 칩(113)은 X 방향 및 Y 방향으로 각각 제1 길이(L1) 및 제2 길이(L2)를 가질 수 있다. 일부 실시예에서, 제1 길이(L1), 제2 길이(L2). 제3 길이(L3) 및 제4 길이(L4), 제5 길이(L5) 및 제6 길이(L6)는 수 내지 수십 밀리미터(mm)일 수 있다.
팬아웃 반도체 패키지(100)에서, 제2 칩(113)의 평면 면적, 즉 L1 X L2값은 제1 칩(111)의 평면 면적, 즉 L3 X L4값, 및 커패시터 칩(112)의 평면 면적, 즉 2X L5 X L6값의 합계보다 작을 수 있다. 일부 실시예에서, 팬아웃 반도체 패키지(100)에서, 제1 칩(111)의 평면 면적, 즉 L3 X L4값, 및 커패시터 칩(112)의 평면 면적, 즉 2 X L5 X L6값의 합계는 제2 칩(113)의 평면 면적, 즉 L1 X L2값의 50% 내지 95%일 수 있다. 이와 같이 팬아웃 반도체 패키지(100)는 제2 칩(113) 평면 면적과, 제1 칩(111) 및 커패시터 칩(112)의 평면 면적의 합계의 차이를 조절하여 휨 특성을 개선할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(100-1)는 도 1 및 도 2의 팬아웃 반도체 패키지(100)와 비교할 때, 배선 기판(106-1)이 다른 것을 제외하고는 거의 동일할 수 있다. 도 6에서, 도 1 및 도 2와 동일 내지 유사한 참조번호는 동일 내지 유사한 부재를 나타낸다. 도 6에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
팬아웃 반도체 패키지(100-1)는 배선 기판(106-1)을 포함한다. 배선 기판(106-1)은 패키지 바디(PB2)일 수 있다. 배선 기판(106-1)은 반도체 기판일 수 있다. 배선 기판(106-1)은 인터포저 기판이라 명명할 수도 있다. 팬아웃 반도체 패키지(100-1)는 FOWLP(Fan Out wafer Level Package) 형태의 패키지일 수 있다. 배선 기판(106-1)은 바디(101-1) 및 바디(101-1) 내에 위치하는 바디 배선 구조체(104-1) 및 바디 배선 패드들(107, 109)을 포함할 수 있다.
바디(101-1)는 반도체 물질, 예를 들면 실리콘이나 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
바디 배선 구조체(104-1)는 바디(101-1) 내에 형성된 바디 비아층을 포함할 수 있다. 바디 배선 구조체(104-1)는 금속층, 예컨대 구리로 이루어질 수 있다. 바디 배선 구조체(104-1)는 상부 부분 및 하부의 폭이 동일할 수 있다. 이상과 같이 팬아웃 반도체 패키지(100-1)는 반도체 기판을 배선 기판(106-1)으로 이용할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(100-2)는 도 1 및 도 2의 팬아웃 반도체 패키지(100)와 비교할 때, 패키지 바디(PB3) 및 바디 배선 구조체(104-2)가 다른 것을 제외하고는 거의 동일할 수 있다. 도 7에서, 도 1 및 도 2와 동일 내지 유사한 참조번호는 동일 내지 유사한 부재를 나타낸다. 도 7에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
팬아웃 반도체 패키지(100-2)는 제2 봉지층(135)을 포함한다. 제2 봉지층(135)은 패키지 바디(PB3)일 수 있다. 팬아웃 반도체 패키지(100-2)는 FOWLP(Fan Out wafer Level Package) 형태의 패키지일 수 있다.
제2 봉지층(135) 내에는 바디 배선 구조체(104-2)가 형성될 수 있다. 바디 배선 구조체(104-2)는 금속 포스트층, 예컨대 구리 포스트층으로 구성될 수 있다. 제2 봉지층(135) 상에는 배선 비아(157)를 절연하는 절연층(155)이 형성될 수 있다. 절연층(155)은 도 1 및 도 2의 팬아웃 반도체 패키지(100)보다 조금 두껍게 형성한다. 이상과 같이 팬아웃 반도체 패키지(100-2)는 제2 봉지층(135)을 패키지 바디(PB3)로 이용할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(100-3)는 도 7의 팬아웃 반도체 패키지(100-2)와 비교할 때, 팬인 칩 구조체(FICS)와 재배선 구조체(145)와의 연결 관계가 다른 것을 제외하고는 동일할 수 있다. 도 8에서, 도 1, 도 2 및 도 7과 동일 내지 유사한 참조번호는 동일 내지 유사한 부재를 나타낸다. 도 8에서, 도 1, 도 2 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
팬아웃 반도체 패키지(100-3)에서, 제1 칩(111)은 하부 제1 칩 패드(114-1)를 포함하고, 커패시터 칩(112)은 하부 커패시터 칩 패드(114c-1)를 포함한다. 팬아웃 반도체 패키지(100-3)에서, 제1 칩(111) 하부의 재배선 구조체(145) 상에는 칩 연결 패드(133-1)가 위치하고, 커패시터 칩(112) 하부의 재배선 구조체(145) 상에는 하부 커패시터 칩 연결 패드(133c-1)가 위치할 수 있다.
재배선 구조체(145) 상에서 칩 연결 패드(133-1) 및 하부 제1 칩 패드(114-1)는 매개 솔더볼(134)을 이용하여 전기적으로 연결될 수 있다. 재배선 구조체(145) 상에서 하부 커패시터 칩 연결 패드(133c-1) 및 하부 커패시터 칩 패드 (114c-1)는 매개 솔더볼(134c-1)을 이용하여 전기적으로 연결될 수 있다.
이상과 같이 팬아웃 반도체 패키지(100-3)는 팬인 칩 구조체(FICS)와 재배선 구조체(145)를 매개 솔더볼(134, 134c-1)을 이용하여 용이하게 연결할 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(100-4)는 도 8의 팬아웃 반도체 패키지(100-3)와 비교할 때, 팬인 칩 구조체(FICS)와 재배선 구조체(145)와의 연결 관계가 다른 것을 제외하고는 동일할 수 있다. 도 9에서, 도 1, 도 2, 및 도 8과 동일 내지 유사한 참조번호는 동일 내지 유사한 부재를 나타낸다. 도 9에서, 도 1, 도 2 및 도 8과 동일한 내용은 간단히 설명하거나 생략한다.
팬아웃 반도체 패키지(100-4)에서, 제1 칩(111)은 하부 제1 칩 패드(114-1)를 포함하고, 커패시터 칩(112)은 하부 커패시터 칩 패드(114c-1)를 포함한다. 팬아웃 반도체 패키지(100-4)에서, 제1 칩(111) 하부의 재배선 구조체(145) 상에는 칩 연결 패드(133-1)가 위치하고, 커패시터 칩(112) 하부의 재배선 구조체(145) 상에는 하부 커패시터 칩 연결 패드(133c-1)가 위치할 수 있다.
재배선 구조체(145) 상에서 칩 연결 패드(133-1) 및 하부 제1 칩 패드(114-1)는 직접적으로 본딩되어 전기적으로 연결될 수 있다. 재배선 구조체(145) 상에서 하부 커패시터 칩 연결 패드(133c-1) 및 하부 커패시터 칩 패드 (114c-1)는 직접적으로 본딩되어 전기적으로 연결될 수 있다.
이상과 같이 팬아웃 반도체 패키지(100-3)는 팬인 칩 구조체(FICS)와 재배선 구조체(145)를 직접적으로 본딩하여 용이하게 연결할 수 있다.
도 10a 내지 도 10c는 일 실시예에 따라 도 1 및 도 2의 팬아웃 반도체 패키지의 팬인 칩 구조체(FICS)의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 10a 내지 도 10c는 도 1 및 도 2의 팬인 칩 구조체(FICS)의 제조 방법을 설명하기 위한 도면들이다. 도 10a 내지 도 10c에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 10a 내지 도 10c에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
도 10a를 참조하면, 제2 칩(113)을 준비한다. 제2 칩(113)은 상면(113a) 및 하면(113b)을 가질 수 있다. 제2 칩(113)은 제2 칩 바디(CB2)를 포함할 수 있다. 제2 칩 바디(CB2)는 실리콘을 포함할 수 있다.
앞서 설명한 바와 같이 상면(113a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(113b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제2 칩(113)은 개별 소자들이 형성되는 활성면인 상면(113a)이 위쪽에 위치한 것을 도시한 것이다. 제2 칩(113)의 상면(113a)에는 제2 칩 패드(116)가 배치될 수 있다. 제2 칩 패드(116)는 후에 트랜치 커패시터(125)와 본딩되는 상부 커패시터 칩 연결 패드(116c)를 포함할 수 있다.
도 10b를 참조하면, 제2 칩(113) 상에 제1 칩(111) 및 커패시터 칩(112)을 탑재한다. 제2 칩(113)의 중앙 부분에 제1 칩(111)을 탑재한다. 제1 칩(111)은 상면(111a) 및 하면(111b)을 가질 수 있다. 제1 칩(111)은 제1 칩 바디(CB1)를 포함할 수 있다. 제1 칩 바디(CB1)는 실리콘을 포함할 수 있다.
상면(111a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(111b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 제1 칩(111)은 개별 소자들이 형성되는 활성면인 상면(111a)이 아래쪽에 위치할 수 있다.
제1 칩(111)의 상면(111a), 즉 활성면과 제2 칩(113)의 상면(113a), 즉 활성면은 마주 보게 탑재될 수 있다. 제1 칩(111)은 제1 칩 바디(CB1)의 상면(111a) 및 하면(111b) 사이를 관통하는 제1 관통 비아(117)를 포함할 수 있다. 제2 칩(113)의 제2 칩 패드(116)는 제1 칩(111)의 제1 관통 비아(117)와 본딩될 수 있다.
제2 칩(113)의 양측에 제2 칩(113)과 이격되어 커패시터 칩(112)을 탑재한다. 커패시터 칩(112)은 상면(112a) 및 하면(112b)을 가질 수 있다. 커패시터 칩(12)은 커패시터 바디(CAB)를 가질 수 있다. 커패시터 바디(CAB)는 실리콘을 포함할 수 있다.
상면(112a)은 개별 소자들이 형성되는 활성면일 수 있고, 하면(112b)은 개별 소자들이 형성되지 않은 비활성면일 수 있다. 커패시터 칩(112)은 개별 소자들이 형성되는 활성면인 상면(112a)이 아래쪽에 위치할 수 있다. 커패시터 칩(112)은 트랜치 커패시터(125)를 포함할 수 있다. 트랜치 커패시터(125)는 커패시터 바디(CAB) 내에 형성된 유전층(121) 및 금속층(123)을 포함할 수 있다. 커패시터 칩(112)은 커패시터 바디(CAB)의 상면(111a) 및 하면(111b) 사이를 관통하는 제2 관통 비아(119)를 포함할 수 있다.
커패시터 칩(112)의 상면(112a), 즉 활성면과 제2 칩(113)의 상면(113a), 즉 활성면은 마주 보게 탑재될 수 있다. 제2 칩(113)의 커패시터 칩 연결 패드(116c)는 커패시터 칩(112)의 제2 관통 비아(119)와 본딩될 수 있다.
도 10c를 참조하면, 앞서 설명한 바와 같이 제2 칩(113) 상에 제1 칩(111) 및 커패시터 칩(112)을 탑재한 후, 제2 칩(113) 상에서 제1 칩(111)과 커패시터 칩(112) 사이에 제1 봉지층(131)을 형성한다.
제1 봉지층(131)은 제2 칩(113) 상의 제2 칩 패드(116)들 사이, 커패시터 칩 연결 패드(116c)들 사이에 형성될 수 있다. 제1 봉지층(131)은 제1 칩(111)과 커패시터 칩(112) 사이 및 제2 칩(113) 상에 형성한다.
제1 봉지층(131)의 상면(표면)은 제1 칩(111)의 하면(111b) 및 커패시터 칩(112)의 하면(112b)과 동일 평면을 가질 수 있다. 이와 같은 공정을 통하여 앞서 설명한 팬인 칩 구조체(FICS)가 제조될 수 있다.
도 11은 일 실시예에 따라 팬아웃 반도체 패키지의 팬인 칩 구조체의 제조 방법을 설명하기 위한 요부 단면도이다.
구체적으로, 도 11은 도 10b의 변형예일 수 있다. 도 11은 제2 칩(113) 상에 제1 칩(111) 및 커패시터 칩(112)을 탑재하는 변형 예일 수 있다. 도 11에서, 도 10a 내지 도 10c와 동일한 참조번호는 동일한 부재를 나타낸다. 도 11에서, 도 10a 내지 도 10c와 동일한 내용은 간단히 설명하거나 생략한다.
도 11에 도시한 바와 같이 제1 칩(111)은 제1 칩 바디(CB1)의 상면(111a) 상에 상부 제1 칩 패드(129)가 형성될 수 있다. 제1 칩(111)의 상면(111a), 즉 활성면과 제2 칩(113)의 상면(113a), 즉 활성면은 마주 보게 탑재될 수 있다.
제1 칩(111)은 제1 칩 바디(CB1)의 상면(111a) 및 하면(111b) 사이를 관통하는 제1 관통 비아(117)를 포함할 수 있다. 제2 칩(113)의 제2 칩 패드(116)는 제1 칩(111)의 상부 제1 칩 패드(129)와 본딩될 수 있다.
커패시터 칩(112)은 커패시터 바디(CAB)의 상면(111a) 상에 상부 커패시터 칩 패드(130)가 더 형성될 수 있다. 제1 칩(111)의 상면(111a), 즉 활성면과 커패시터 칩(112)의 상면(112a), 즉 활성면은 마주 보게 탑재될 수 있다.
커패시터 칩(112)은 커패시터 바디(CAB)의 상면(111a) 및 하면(111b) 사이를 관통하는 제2 관통 비아(119)를 포함할 수 있다. 제2 칩(113)의 커패시터 칩 연결 패드(116c)는 커패시터 칩(112)의 상부 커패시터 칩 패드(130)와 본딩될 수 있다.
계속하여, 도 10c에 도시한 바와 같이 제2 칩(113) 상에 제1 칩(111) 및 커패시터 칩(112)을 탑재한 후, 제2 칩(113) 상에서 제1 칩(111)과 커패시터 칩(112) 사이에 제1 봉지층(131)을 형성함으로써 팬인 칩 구조체(FICS)가 제조될 수 있다.
도 12 내지 도 16은 일 실시예에 따라 도 1 및 도 2의 팬아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 12 내지 도 16에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 12 내지 도 16에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
도 12를 참조하면, 관통홀(101h)을 갖는 배선 기판(106)을 준비한다. 배선 기판(106)은 패키지 바디(PB1)를 구성한다. 배선 기판(106)은 절연 기판일 수 있다. 배선 기판(106)은 관통홀(101h)의 양측에 위치하는 바디(101), 바디(101) 내에 형성된 바디 배선 구조체(104), 및 바디 배선 패드들(107, 109)을 포함할 수 있다.
바디 배선 구조체(104)는 바디(101) 내에 형성된 바디 배선층(103), 및 바디 배선층(103)을 서로 연결하는 바디 비아(105)를 포함할 수 있다. 바디 배선 패드들(107, 109)은 바디(101)의 하면(101b)에 위치하는 제1 바디 배선 패드(107), 바디(101)의 상면(101a)에 위치하는 제2 바디 배선 패드(109)를 포함할 수 있다. 제1 바디 배선 패드(107)는 바디(101)의 하면(101b)에 위치하는 바디 배선층(103)의 일부분일 수 있다. 제2 바디 배선 패드(109)는 바디(101)의 상면(101a)에 위치하는 바디 배선층(103)의 일부분일 수 있다.
계속하여, 관통홀(101h)이 형성된 배선 기판(106)을 테이프 기판(171) 상에 부착한다. 최하면에 위치하는 제2 바디 배선 패드(109)가 테이프 기판(171)에 부착되게 배선 기판(106)을 테이프 기판(171) 상에 부착한다. 이렇게 되면, 테이프 기판(171)의 중앙 부분에 관통홀(101h)이 위치하며, 테이프 기판(171)의 양측 부분에 바디(101)가 위치할 수 있다.
도 13을 참조하면, 도 10c의 팬인 칩 구조체(FICS)를 뒤집어 배선 기판(106)의 관통홀(101h) 내의 테이프 기판(171)에 부착시킨다. 배선 기판(106)의 관통홀(101h) 내에 제1 관통 비아(117) 및 제2 관통 비아(119)를 아래로 하여 팬인 칩 구조체(FICS)를 테이프 기판(171)에 부착시킨다. 제1 칩(111)의 하면(111b) 및 커패시터 칩(112)의 하면(112b)을 아래로 하여 팬인 칩 구조체(FICS)를 테이프 기판(171)에 부착시킨다.
이렇게 되면, 제1 칩(111), 제1 칩(111)의 양측에 위치하는 커패시터 칩(112), 제1 칩(111) 및 커패시터 칩(112) 모두 상에 위치하는 제2 칩(113)을 포함하는 팬인 칩 구조체(FICS)가 관통홀(101h) 내에 위치할 수 있다. 팬인 칩 구조체(FICS)의 상면은 배선 기판(106)을 구성하는 바디(101)의 상면(101a)보다 낮은 레벨에 위치할 수 있다.
팬인 칩 구조체(FICS)를 테이프 기판(171)에 부착할 때, 팬인 칩 구조체(FICS)는 배선 기판(106)의 일 측면과 이격되어 위치시킬 수 있다. 팬인 칩 구조체(FICS)가 배선 기판(106)과 이격되면 테이프 기판(171)의 표면이 노출될 수 있다.
도 14를 참조하면, 테이프 기판(171) 상에서 팬인 칩 구조체(FICS) 및 배선 기판(106)을 밀봉하는 제2 봉지층(135)을 형성한다. 제2 봉지층(135)은 팬인 칩 구조체(FICS) 및 배선 기판(106)을 충분히 밀봉하도록 두껍게 형성한다. 제2 봉지층(135)은 바디(101)의 상면(101a) 및 바디(101)의 상면(101a)보다 두껍게 형성한다.
도 15를 참조하면, 테이프 기판(도 13의 171)을 제거한다. 계속하여, 팬인 칩 구조체(FICS)를 구성하는 제1 칩(111), 커패시터 칩, 및 배선 기판(106)의 하부에 재배선 구조체(145)를 형성한다. 재배선 구조체(145)는 배선 기판(106)의 하면(101b) 및 팬인 칩 구조체(FICS)의 하면 상에 배치될 수 있다.
재배선 구조체(145)는 칩 연결 패드(133), 하부 커패시터 칩 연결 패드(133c), 재배선 절연층(143), 재배선 요소(141) 및 재배선 패드(149)를 포함할 수 있다. 재배선 요소(141)는 재배선층(137), 및 재배선층(137)을 연결하는 재배선 비아(139)를 포함할 수 있다.
재배선 요소(141)는 칩 연결 패드(133)와 전기적으로 연결될 수 있다. 재배선 요소(141)는 하부 커패시터 칩 연결 패드(133c)와 전기적으로 연결될 수 있다. 커패시터 재배선 구조체(145)는 앞서 설명한 바와 같이 팬아웃 영역(도 1의 FO)으로 연장되어 제1 바디 배선 패드(107)와 전기적으로 연결될 수 있다.
재배선 패드(149)는 재배선 구조체(145)와 전기적으로 연결될 수 있다. 재배선 패드(149)는 재배선 절연층(143)의 상면에 위치하는 재배선층(137)의 일부분일 수 있다. 계속하여, 재배선 패드(149) 상에 제1 보호층(151)에 의해 분리되는 배리어 금속층(153)이 형성될 수 있다. 제1 보호층(151)은 절연층, 예컨대 산화층이나 질화층으로 형성한다.
도 16을 참조하면, 배리어 금속층(153) 및 제1 보호층(151) 상에 제2 캐리어 기판(175)을 부착한다. 제2 캐리어 기판(175)은 절연 기판이나 반도체 기판일 수 있다.
배선 기판(106)의 상면(101a) 상에 제2 봉지층(135) 내에 배선 비아(157)를 형성한다. 배선 비아(157)는 절연층(155)에 의해 절연될 수 있다. 배선 비아(157)는 팬아웃 영역(FO)에서 제2 봉지층(135) 내의 제2 바디 배선 패드(109) 상에 형성한다. 팬아웃 영역(FO)에서 배선 비아(157)와 전기적으로 연결되는 배선 패드(163)를 형성한다.
배선 패드(163)는 팬인 영역(도 1의 FI) 및 팬아웃 영역(FO) 상에 형성될 수 있다. 배선 패드(163)는 제2 보호층(161)에 의해 전기적으로 분리될 수 있다. 배선 패드(163)는 패드 노출홀(165)에 의해 외부로 노출될 수 있다.
계속하여, 제2 캐리어 기판(175)을 제거한 후, 배리어 금속층(153) 상에는 제1 외부 연결 단자(167), 예컨대 솔더볼을 형성하면 도 1 및 도 2에 도시한 팬아웃 반도체 패키지(100)가 제조될 수 있다.
도 17 내지 도 20은 일 실시예에 따라 도 8의 팬아웃 반도체 패키지의 제조 방법을 설명하기 위한 요부 단면도들이다.
구체적으로, 도 17 내지 도 20은 도 8의 팬아웃 반도체 패키지(100-4)의 제조 방법을 설명하기 위한 것이다. 도 17 내지 도 20은 도 12 내지 도 16과 비교할 때 재배선 배선 구조체(145) 및 팬인 칩 구조체(FICS)의 배치 순서가 다를 수 있다. 도 17 내지 도 20에서, 도 12 내지 도 16과 동일한 참조번호는 동일한 부재를 나타낸다. 도 17 내지 도 20에서, 도 12 내지 도 16과 동일한 내용은 간단히 설명하거나 생략한다.
도 17을 참조하면, 캐리어 기판(177) 상에 재배선 구조체(145)를 형성한다. 캐리어 기판(177)은 절연 기판이나 반도체 기판일 수 있다. 앞서 설명한 바와 같이 재배선 구조체(145)는 재배선 절연층(143), 재배선 요소(141) 및 재배선 패드(149)를 포함할 수 있다. 재배선 요소(141)는 재배선층(137), 및 재배선층(137)을 연결하는 재배선 비아(139)를 포함할 수 있다.
재배선 패드(149)는 재배선 구조체(145)와 전기적으로 연결될 수 있다. 재배선 패드(149)는 재배선 절연층(143)의 상면에 위치하는 재배선층(137)의 일부분일 수 있다.
도 18을 참조하면, 재배선 구조체(145) 상에 칩 연결 패드(133) 및 하부 커패시터 칩 연결 패드(133)를 형성한다. 칩 연결 패드(133) 및 하부 커패시터 칩 연결 패드(133) 상에 매개 솔더볼(134, 134c-1)을 형성한다.
하부 제1 칩 패드(144-1)를 포함하는 제1 칩(111), 하부 커패시터 칩 패드(114c-1)을 포함하는 커패시터 칩, 제1 칩 및 커패시터 칩을 포함하는 팬인 칩 구조체(FICS)를 준비한다.
이어서, 매개 솔더볼(134, 134c-1) 상에 팬인 칩 구조체(FICS)를 탑재한다. 이에 따라, 칩 연결 패드(133-1) 및 하부 제1 칩 패드(114-1)는 매개 솔더볼(134)를 이용하여 전기적으로 연결될 수 있다. 하부 커패시터 칩 연결 패드(133c-1) 및 하부 커패시터 칩 패드 (114c-1)는 매개 솔더볼(134c-1)를 이용하여 전기적으로 연결될 수 있다.
계속하여, 재배선 구조체(145) 상에 바디 배선 구조체(104-2)를 형성한다. 바디 배선 구조체(104-2)는 도 8에 도시한 바와 같이 팬아웃 영역(도 6의 FO)에 형성될 수 있다. 바디 배선 구조체(104-2)는 금속 포스트, 예컨대 구리 포스트로 구성될 수 있다. 바디 배선 구조체(104-2)는 재배선 구조체(145)와 전기적으로 연결될 수 있다.
도 19를 참조하면, 재배선 구조체(145) 상에서 팬인 칩 구조체(FICS) 및 바디 배선 구조체(104-2)를 충분한 두께로 밀봉하도록 제2 봉지층(135)을 형성한다. 제2 봉지층(135)은 패키지 바디(PB3)를 구성할 수 있다. 필요에 따라서, 제2 봉지층(135)은 평탄화 공정을 이용하여 바디 배선 구조체(104-2)와 동일 평면을 가지게 할 수 있다.
도 20을 참조하면, 제2 봉지층(135), 팬인 칩 구조체(FICS) 및 바디 배선 구조체(104-2) 상에 절연층(155)에 의해 절연되는 배선 비아(157)를 형성한다. 배선 비아(157) 상에는 제2 보호층(161)에 의해 절연되는 배선 패드(163)를 형성한다. 배선 패드(163)는 제2 보호층(161)에 의해 전기적으로 분리될 수 있다. 배선 패드(163)는 패드 노출홀(165)에 의해 외부로 노출될 수 있다.
계속하여, 캐리어 기판(177)을 제거한 후, 도 8에 도시한 바와 같이 재배선 패드(149) 상에 제1 보호층(151)에 의해 분리되는 배리어 금속층(153)을 형성한다. 배리어 금속층(153) 상에는 제1 외부 연결 단자(167), 예컨대 솔더볼을 형성하면 팬아웃 반도체 패키지(100-4)가 제조될 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(300)는 도 1 및 도 2의 팬아웃 반도체 패키지(100) 상에 상부 패키지(200T)가 더 적층된 적층 패키지인 것을 제외하고는 동일할 수 있다. 도 21에서, 도 1 및 도 2와 동일한 참조 번호는 간단히 설명하거나 생략한다. 여기서, 도 1 및 도 2의 팬아웃 반도체 패키지(100)는 하부 패키지(200B)로 명명한다.
팬아웃 반도체 패키지(300)는 하부 패키지(200B) 및 상부 패키지(200T)를 포함하는 적층 패키지일 수 있다. 하부 패키지(200B)의 배선 패드(163) 상에 제2 외부 연결 단자(204), 예컨대 제2 솔더 볼이 형성될 수 있다. 제2 외부 연결 단자(204) 상에 상부 패키지(200T)가 부착될 수 있다.
상부 패키지(200T)는 상부 배선 기판(202) 상에 부착된 상부 칩(206)을 포함할 수 있다. 상부 배선 기판(202)과 상부 칩(206)은 본딩 와이어나 범프를 통하여 전기적으로 연결될 수 있다. 도 21에서는, 상부 칩(206)은 범프(미도시)를 이용하여 상부 배선 기판(202)과 연결될 수 있다. 상부 칩(206)은 메모리 칩일 수 있다. 메모리 칩의 예는 앞서 설명한 바와 같을 수 있다.
상부 패키지(200T)는 상부 칩(206)의 적어도 일부를 감싸는 상부 봉지층(208)을 포함할 수 있다. 상부 봉지층(208)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 상부 봉지층(208)은 상부 칩(206)의 비활성면(상부 칩(206)의 상면)을 덮는 것으로 도시되었으나, 이에 한정되지 않는다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(400)는 도 21의 팬아웃 반도체 패키지(300)와 비교할 때 복수개의 상부 칩들(231)을 포함하는 상부 패키지(200T-1)가 적층된 적층 패키지인 것을 제외하고는 동일할 수 있다. 도 22에서, 도 21과 동일한 참조 번호는 간단히 설명하거나 생략한다. 여기서, 팬아웃 반도체 패키지(100)는 하부 패키지(200B)로 명명한다.
팬아웃 반도체 패키지(400)는 하부 패키지(200B) 및 상부 패키지(200T-1)를 포함하는 적층 패키지일 수 있다. 하부 패키지(200B)의 배선 패드(163) 상에 제2 외부 연결 단자(204), 예컨대 제2 솔더 볼이 형성될 수 있다. 제2 외부 연결 단자(204) 상에 상부 패키지(200T)가 부착될 수 있다.
상부 패키지(200T-1)는 상부 배선 기판(202) 상에 부착된 상부 칩(214)을 포함할 수 있다. 상부 칩(214)은 제1 상부 칩(210) 및 제2 상부 칩(212)을 포함할 수 있다. 제1 상부 칩(210) 및 제2 상부 칩(212)은 본딩 와이어(216)에 의해 상부 배선 기판(202)과 연결될 수 있다. 상부 칩(221)은 메모리 칩이나 컨트롤러 칩을 포함할 수 있다. 상부 패키지(200T-1)는 상부 칩(214)의 적어도 일부를 감싸는 상부 봉지층(218)을 포함할 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 팬아웃 반도체 패키지의 요부 단면도이다.
구체적으로, 팬아웃 반도체 패키지(500)는 도 21의 팬아웃 반도체 패키지(300)와 비교할 때 마더 보드 기판(502) 상에 하부 패키지(200B)가 부착되어 있는 것을 제외하고는 동일할 수 있다. 도 23에서, 도 21과 동일한 참조 번호는 간단히 설명하거나 생략한다. 팬아웃 반도체 패키지(100)는 하부 패키지(200B)로 명명한다.
팬아웃 반도체 패키지(500)는 마더 보드 기판(502), 하부 패키지(200B) 및 상부 패키지(200T)를 포함하는 적층 패키지일 수 있다. 마더 보드 기판(502) 상에 하부 패키지(200B)의 제1 외부 연결 단자(167)가 탑재될 수 있다.
마더 보드 기판(502)은 인쇄 회로 기판일 수 있다. 마더 보드 기판(502) 상에는 복수개의 추가 반도체 패키지나 수동 소자 등이 탑재될 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 팬아웃 반도체 패키지의 구성을 나타낸 블록도이다.
구체적으로, 팬아웃 반도체 패키지(1000)는 본 발명의 팬아웃 반도체 패키지(300, 400, 500)에 해당할 수 있다. 팬아웃 반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함할 수 있다. 팬아웃 반도체 패키지(1000)는 컨트롤러 칩(1020), 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)에 각각 동작 전압의 전류를 공급하는 전원 관리 칩(power management integrated circuit, PMIC, 1022)을 더 포함할 수 있다. 각 구성 요소들에 인가되는 각 동작 전압은 동일하게 또는 서로 다르게 설계될 수 있다.
컨트롤러 칩(1020) 및 전원 관리 칩(1022)을 포함하는 하부 패키지(1030)는 앞서 설명한 본 발명의 하부 패키지(100B) 일 수 있다. 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043)를 포함하는 상부 패키지(1040)는 앞서 설명한 본 발명의 상부 패키지(200T, 200T-1)일 수 있다.
팬아웃 반도체 패키지(1000)는 개인용 컴퓨터(personal computer, PC) 또는 모바일 장치 내에 포함되도록 구현될 수 있다. 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라(digital video camera), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
컨트롤러 칩(1020)은 제1 메모리 칩(1041), 제2 메모리 칩(1045), 및 메모리 컨트롤러(1043) 각각의 동작을 제어할 수 있다. 예컨대, 컨트롤러 칩(1020)은 집적 회로 (IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 모바일 AP, 칩셋(chip set), 또는 칩들의 집합으로 구현될 수 있다. 컨트롤러 칩(1020)는 중앙 처리 유닛(central processing unit, CPU), 그래픽 처리 유닛 (graphics processing unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 컨트롤러 칩(1020)은 모뎀의 기능과 AP의 기능을 수행할 수 있다.
메모리 컨트롤러(1043)는 컨트롤러 칩(1020)의 제어에 따라, 제2 메모리 칩(1045)을 제어할 수 있다. 제1 메모리 칩(1041)은 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)으로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 스토리지 메모리 장치로 구현될 수 있다. 스토리지 메모리 장치는 불휘발성 메모리 장치로 구현될 수 있다.
스토리지 메모리 장치는 플래시-기반 메모리 장치로 구현될 수 있으나 이에 한정되는 것은 아니다. 제2 메모리 칩(1045)은 NAND-타입 플래시 메모리 장치로 구현될 수 있다. NAND-타입 플래시 메모리 장치는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있고, 상기 복수의 메모리 셀들 각각은 1-비트의 정보 또는 2-비트 이상의 정보를 저장할 수 있다.
제2 메모리 칩(1045)이 플래시-기반 메모리 장치로 구현될 때, 메모리 컨트롤러(1043)는 멀티미디어 카드 인터페이스(multimedia card(MMC)) 인터페이스, 임베디드 MMC(embedded MMC(eMMC)) 인터페이스, 또는 유니버셜 플래시 스토리지 (universal flash storage(UFS)) 인터페이스를 사용(또는 지원)할 수 있으나 이에 한정되는 것은 아니다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 팬아웃 반도체 패키지의 구성을 개략적으로 나타낸 블록도이다.
구체적으로, 팬아웃 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 팬아웃 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
팬아웃 반도체 패키지(1100)는 앞서 본 발명에서 예시한 팬아웃 반도체 패키지(300, 400, 500)일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 앞서 예시한 하부 패키지(200B)일 수 있다. 메모리(1120)는 앞서 예시한 상부 패키지(200T, 200T-1)일 수 있다. 인터페이스(1130) 및 기능 블록들(1150)은 앞서 예시한 하부 패키지(200B)의 일부분에 해당될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 팬아웃 반도체 패키지, 111,113: 칩, 112: 커패시터 칩, 106: 배선 기판, FICS: 팬인 칩 구조체

Claims (20)

  1. 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고;
    상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 및 상기 제1 칩 및 상기 커패시터 칩 모두 상에 배치된 제2 칩을 포함하고;
    상기 패키지 바디의 하면 및 상기 팬인 칩 구조체의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 및
    상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  2. 제1항에 있어서, 상기 배선 기판은 절연 기판 또는 반도체 기판으로 구성되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  3. 제1항에 있어서, 상기 커패시터 칩은 트랜치 커패시터 또는 관통 비아 커패시터를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 칩의 하면에는 제2 칩 패드가 형성되어 있고,
    상기 커패시터 칩 및 상기 제1 칩의 하면에는 칩 연결 패드가 형성되어 있고,
    상기 제2 칩 패드는 상기 칩 연결 패드와 구조가 다른 것을 특징으로 하는 팬아웃 반도체 패키지.
  5. 제1항에 있어서, 상기 제2 칩은 제2 칩 패드를 포함하고,
    상기 제1 칩은 제1 관통 비아를 포함하고,
    상기 커패시터 칩은 제2 관통 비아를 포함하고,
    상기 제2 칩 패드는 상기 제1 관통 비아 및 상기 제2 관통 비아와 전기적으로 연결되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지.
  6. 제1항에 있어서, 상기 제1 칩은 제1 관통 비아를 포함하고,
    상기 커패시터 칩은 제2 관통 비아를 포함하고, 및
    상기 재배선 구조체는 상기 제1 관통 비아 및 상기 제2 관통 비아와 연결된 칩 연결 패드를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  7. 제1항에 있어서, 상기 제1 칩은 제1 관통 비아, 및 상기 제1 관통 비아와 연결된 제1 칩 패드를 포함하고,
    상기 재배선 구조체는 칩 연결 패드를 더 포함하고,
    상기 제1 칩 패드는 상기 칩 연결 패드를 통해 상기 재배선 요소와 전기적으로 연결되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지.
  8. 제1항에 있어서, 상기 커패시터 칩은 제2 관통 비아, 및 상기 제2 관통 비아와 연결된 커패시터 칩 패드를 포함하고,
    상기 재배선 구조체는 칩 연결 패드를 더 포함하고,
    상기 커패시터 칩 패드는 상기 칩 연결 패드를 통해 상기 재배선 요소와 전기적으로 연결되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지.
  9. 제1항에 있어서, 상기 패키지 바디는 내측 영역에 위치하는 관통홀을 갖는 배선 기판으로 구성되고,
    상기 팬인 칩 구조체는 상기 제1 칩과 상기 커패시터 칩 사이에 형성된 제1 봉지층을 더 포함하고, 및
    상기 관통홀 내에 임베딩된 상기 팬인 칩 구조체를 밀봉하는 제2 봉지층이 더 형성되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지.
  10. 제1항에 있어서, 상기 패키지 바디는 내측 영역에 위치하는 상기 관통홀을 갖는 배선 기판으로 구성되고,
    상기 패키지 바디는, 내부에 위치하는 바디 배선 구조체, 하면에 위치하고 상기 바디 배선 구조체와 전기적으로 연결되는 제1 바디 배선 패드, 및 상면에 위치하고 상기 바디 배선 구조체와 전기적으로 연결되는 제2 바디 배선 패드를 포함하고,
    상기 재배선 구조체는 상기 팬아웃 영역에서 상기 제1 바디 배선 패드와 전기적으로 연결되고, 및
    상기 배선 비아는 상기 팬아웃 영역에서 상기 제2 바디 배선 패드와 전기적으로 연결되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  11. 제1항에 있어서, 상기 패키지 바디는 상기 팬인 영역에 배치된 팬인 칩 구조체를 밀봉하면서 상기 팬아웃 영역에 형성된 봉지층을 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  12. 내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고;
    상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 상기 제1 칩과 상기 커패시터 칩 사이에 형성된 제1 봉지층, 및 상기 제1 칩, 상기 커패시터 칩 및 상기 제1 봉지층 모두 상에 제2 칩이 본딩되되 상기 제1 칩 및 상기 커패시터 칩의 상면들과 상기 제2 칩의 상면이 본딩되고;
    상기 패키지 바디의 하면 및 상기 제1 칩의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체; 및
    상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  13. 제11항에 있어서, 상기 제1 칩, 상기 커패시터 칩, 및 상기 제2 칩의 상면은 활성면이고, 및
    상기 제1 칩, 상기 커패시터 칩, 및 상기 제2 칩의 하면은 비활성면인 것을 특징으로 하는 팬아웃 반도체 패키지.
  14. 제11항에 있어서, 상기 패키지 바디는 내부에 관통홀이 배치된 배선 기판이고, 및
    상기 관통홀 내의 상기 팬인 칩 구조체의 양측면과 상기 패키지 바디 상에는 제2 봉지층이 더 형성되어 있는 것을 특징으로 하는 팬아웃 반도체 패키지.
  15. 제11항에 있어서, 상기 커패시터 칩은 트랜치 커패시터 또는 관통 비아 커패시터를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  16. 제11항에 있어서, 상기 제1 칩 및 상기 커패시터 칩은 평면적으로 상기 제2 칩의 내부에서 오버랩되어 배치되는 것을 특징으로 하는 팬아웃 반도체 패키지.
  17. 제11항에 있어서, 상기 패키지 바디는, 상기 팬인 영역에 배치된 팬인 칩 구조체를 밀봉하면서 상기 팬아웃 영역에 형성된 제2 봉지층을 더 포함하고, 및
    상기 바디 배선 구조체는 상기 제2 봉지층 내에 형성되어 상기 재배선 구조체 및 상기 배선 비아를 전기적으로 연결하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  18. 하부 패키지;
    상기 하부 패키지 상에 적층된 상부 패키지를 포함하고,
    상기 하부 패키지는,
    내부에 배치된 관통홀에 대응되는 팬인 영역, 및 상기 팬인 영역을 둘러싸는 팬아웃 영역을 가지는 패키지 바디를 포함하고, 상기 팬아웃 영역의 상기 패키지 바디에는 바디 배선 구조체가 형성되고;
    상기 관통홀에 배치된 팬인 칩 구조체를 포함하고, 상기 팬인 칩 구조체는 제1 칩, 상기 제1 칩과 이격되어 배치된 커패시터 칩, 상기 제1 칩 및 상기 커패시터 칩 모두 상에 배치된 제2 칩을 포함하고;
    상기 패키지 바디의 하면 및 상기 팬인 칩 구조체의 하면 상에 배치되고 상기 팬아웃 영역으로 연장된 재배선 요소를 포함하는 재배선 구조체;
    상기 패키지 바디의 하면 상에 상기 재배선 구조체와 전기적으로 연결된 제1 외부 연결 단자; 및
    상기 패키지 바디의 상면 상에 배치되고 상기 팬아웃 영역에서 상기 재배선 요소와 전기적으로 연결된 배선 비아 및 배선 패드를 포함하고,
    상기 상부 패키지는
    상부 배선 기판;
    상기 상부 배선 기판 상에 형성된 상부 반도체 칩; 및
    상기 상부 배선 기판의 하면에 형성되고 상기 하부 패키지의 상기 배선 패드와 전기적으로 연결된 제2 외부 연결 단자를 포함하는 것을 특징으로 하는 팬아웃 반도체 패키지.
  19. 제18항에 있어서, 상기 패키지 바디는 바디 비아층으로 구성된 바디 배선 구조체를 포함하고, 상기 바디 배선 구조체의 상부 및 하부 부분의 폭은 동일한 것을 특징으로 하는 팬아웃 반도체 패키지.
  20. 제18항에 있어서, 상기 팬인 칩 구조체는 상기 제1 칩과 상기 커패시터 칩 사이에 형성된 제1 봉지층을 더 포함하고,
    상기 패키지 바디는 상기 팬인 영역에 배치된 팬인 칩 구조체를 밀봉하면서 상기 팬아웃 영역에 형성된 제2 봉지층을 더 포함하고, 및
    상기 바디 배선 구조체는 상기 제2 봉지층 내에 형성되어 상기 재배선 구조체 및 상기 배선 비아를 전기적으로 연결하는 것을 특징으로 하는 팬아웃 반도체 패키지.
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