TWI843940B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：上部基板，具有彼此相對的第一表面與第二表面；半導體晶片，位於上部基板的第一表面上；緩衝層，位於上部基板的第二表面上；模製層，位於上部基板的第二表面與緩衝層之間；多個貫通電極，穿透上部基板及模製層；內連線層，位於上部基板的第一表面與半導體晶片之間，且被配置成將半導體晶片電性連接至所述多個貫通電極；以及多個凸塊，設置於緩衝層上、與模製層間隔開且電性連接至所述多個貫通電極。模製層包含熱膨脹係數大於上部基板的熱膨脹係數的絕緣材料。

Description

半導體封裝

本發明概念的實施例是有關於一種半導體封裝，且更具體而言有關於一種其中安裝有多個半導體晶片的半導體封裝。

積體電路晶片可以半導體封裝的形式達成，以便適當地應用於電子產品。在典型的半導體封裝中，半導體晶片可安裝於印刷電路板（printed circuit board，PCB）上，且可藉由結合導線（bonding wire）或凸塊電性連接至PCB。隨著電子工業的發展，需要小型、輕型及多功能的電子裝置，且因此已提出多晶片封裝（multi-chip package）及/或系統級封裝（system-in package）。多晶片封裝可為其中堆疊晶片的單一半導體封裝，且系統級封裝可為其中安裝不同種類的晶片以作為系統進行操作的單一半導體封裝。

本發明概念的實施例可提供一種能夠容易地控制翹曲的半導體封裝。

本發明概念的實施例亦可提供一種具有極佳可靠性的半導體封裝。

根據本發明的示例性實施例，一種半導體封裝包括：上部基板，具有彼此相對的第一表面與第二表面；半導體晶片，位於所述上部基板的所述第一表面上；緩衝層，位於所述上部基板的所述第二表面上；模製層，位於所述上部基板的所述第二表面與所述緩衝層之間；多個貫通電極，穿透所述上部基板及所述模製層；內連線層，位於所述上部基板的所述第一表面與所述半導體晶片之間，且被配置成將所述半導體晶片電性連接至所述多個貫通電極；以及多個凸塊，設置於所述緩衝層上、與所述模製層間隔開且電性連接至所述多個貫通電極。所述模製層包含熱膨脹係數大於所述上部基板的熱膨脹係數的絕緣材料。

根據本發明的示例性實施例，一種半導體封裝包括：上部基板，具有彼此相對的第一表面與第二表面；多個半導體晶片，位於所述上部基板的所述第一表面上；模製層，位於所述上部基板的所述第二表面上，所述模製層包含熱膨脹係數大於所述上部基板的熱膨脹係數的材料；多個第一貫通電極，穿透所述上部基板；以及多個第二貫通電極，穿透所述模製層。所述多個第一貫通電極中的每一者連接至所述多個第二貫通電極中對應的一者。所述多個第一貫通電極中的每一者在平行於所述上部基板的所述第一表面的第一方向上具有第一寬度。所述多個第二貫通電極中的每一者在所述第一方向上具有第二寬度，所述第二寬度大於所述第一寬度。

根據本發明的示例性實施例，一種半導體封裝包括：上部基板，位於下部基板上；多個半導體晶片，安裝於所述上部基板上；內連線層，位於所述上部基板與所述多個半導體晶片之間，所述多個半導體晶片連接至所述內連線層中的多個金屬內連線線（metal interconnection line）；模製層，位於所述上部基板與所述下部基板之間；緩衝層，位於所述模製層與所述下部基板之間，其中所述緩衝層包括與所述模製層接觸的第一表面及與所述緩衝層的所述第一表面相對的第二表面；多個凸塊，設置於所述模製層與所述下部基板之間且連接至所述下部基板；以及多個貫通電極，穿透所述上部基板及所述模製層。所述多個凸塊中的每一者包括頭部分及柱部分。所述柱部分自所述頭部分延伸至所述緩衝層中，且連接至所述多個貫通電極中對應的貫通電極。所述頭部分連接至所述柱部分，且設置於所述緩衝層的所述第二表面上。所述模製層包含熱膨脹係數大於所述上部基板的熱膨脹係數的絕緣材料。

在下文中，將參照附圖詳細闡述本發明概念的實施例。

圖1是示出根據本發明概念一些實施例的半導體封裝的平面圖。圖2是沿圖1所示的線I-I’截取的剖視圖。

參照圖1及圖2，半導體封裝1000可包括下部基板100、位於下部基板100上的上部基板210、位於下部基板100與上部基板210之間的模製層240、位於下部基板100與模製層240之間的緩衝層260、設置於上部基板210上的多個半導體晶片300、以及設置於上部基板210與所述多個半導體晶片300之間的內連線層220。

上部基板210可具有彼此相對的第一表面210a與第二表面210b。上部基板210可以使得上部基板210的第二表面210b面對下部基板100的頂表面100U的方式設置於下部基板100上。所述多個半導體晶片300可設置於上部基板210的第一表面210a上，且內連線層220可設置於上部基板210的第一表面210a與所述多個半導體晶片300之間。緩衝層260可設置於上部基板210的第二表面210b與下部基板100之間，且模製層240可設置於上部基板210的第二表面210b與緩衝層260之間。在示例性實施例中，緩衝層260可包括與模製層240接觸的第一表面及與緩衝層260的第一表面相對的第二表面。應理解，當一個元件被稱為「連接」或「耦合」至另一元件或「位於」另一元件「上」時，所述元件可直接連接至或直接耦合至另一元件或直接位於另一元件上，抑或可存在中間元件。相比之下，當一個元件被稱為「直接連接」或「直接耦合」至另一元件，或者被稱為「接觸」另一元件或「與」另一元件「接觸」時，在接觸點處不存在中間元件。

上部基板210及內連線層220可被稱為中介層基板200。內連線層220可包括設置於上部基板210的第一表面210a上的金屬內連線線222、位於金屬內連線線222上的第一導電接墊224、以及覆蓋金屬內連線線222及第一導電接墊224的內連線絕緣層223。金屬內連線線222中的最上金屬內連線線222可連接至第一導電接墊224，且內連線絕緣層223可暴露出第一導電接墊224的頂表面。

上部基板210可為例如矽基板。上部基板210中可設置有多個貫通電極250，且所述多個貫通電極250可連接至金屬內連線線222中的最下金屬內連線線222。所述多個貫通電極250中的每一者可穿透上部基板210，且可連接至金屬內連線線222中對應的一者。所述多個貫通電極250中的每一者可延伸至模製層240中以穿透模製層240。所述多個貫通電極250可包含導電材料（例如，銅（Cu））。上部基板210與所述多個貫通電極250中的每一者之間可設置有絕緣襯墊252。在一些實施例中，絕緣襯墊252可在模製層240與所述多個貫通電極250中的每一者之間延伸。絕緣襯墊252可包含絕緣材料。

在一些實施例中，上部基板210的第二表面210b與模製層240之間可設置有絕緣層230。舉例而言，絕緣層230可包含氧化矽及/或氮化矽。所述多個貫通電極250中的每一者可穿透絕緣層230，且可延伸至模製層240中。絕緣襯墊252可在絕緣層230與所述多個貫通電極250中的每一者之間延伸。

模製層240可為或可包含熱膨脹係數大於上部基板210的熱膨脹係數的絕緣材料。模製層240可包含填充物（filler）（例如，矽石）。舉例而言，模製層240可包含環氧模製化合物（epoxy molding compound，EMC），所述環氧模製化合物（EMC）包含填充物（例如，矽石）。模製層240可覆蓋所述多個貫通電極250中的每一者的側壁的一部分。在一些實施例中，絕緣襯墊252可設置於模製層240與所述多個貫通電極250中的每一者的側壁之間。

上部基板210及模製層240中的每一者可在垂直於上部基板210的第一表面210a的第一方向D1上具有厚度。模製層240的厚度240T可小於上部基板210的厚度210T。舉例而言，上部基板210的厚度210T可具有在約30微米至約110微米範圍內的值，且模製層240的厚度240T可具有在約5微米至約100微米範圍內的值。絕緣層230可在第一方向D1上具有厚度230T，且絕緣層230的厚度230T可小於模製層240的厚度240T。舉例而言，絕緣層230的厚度230T可具有在約1微米至約2微米範圍內的值。內連線層220可在第一方向D1上具有厚度。舉例而言，內連線層220的厚度可具有在約10微米至約20微米範圍內的值。例如「約」或「近似」等用語可反映僅以相對較小的方式及/或以不顯著變更某些元件的操作、功能性或結構的方式變化的量、大小、定向或佈局。舉例而言，「約0.1至約1」的範圍可囊括例如圍繞0.1偏差為0%至5%且圍繞1偏差為0%至5%等範圍，特別是若此種偏差維持與所列範圍相同的效果。

舉例而言，緩衝層260可包含感光絕緣材料（例如，可光成像介電質（photo imageable dielectric，PID））。緩衝層260可在第一方向D1上具有厚度260T，且緩衝層260的厚度260T可小於模製層240的厚度240T。絕緣層230的厚度230T可小於緩衝層260的厚度260T。舉例而言，緩衝層260的厚度260T可具有在約3微米至約7微米範圍內的值。

在一些實施例中，模製層240與緩衝層260之間可設置有第二導電接墊264。在示例性實施例中，第二導電接墊264可隱埋於緩衝層260中，且相鄰於緩衝層260的第一表面。所述多個貫通電極250中的每一者可穿透模製層240，以便連接至第二導電接墊264中對應的一者。在一些實施例中，第二導電接墊264的大小（或節距）可大於第一導電接墊224的大小（或節距）。緩衝層260可覆蓋第二導電接墊264，且可在第二導電接墊264之間延伸，以便與模製層240接觸。

下部基板100與緩衝層260之間可設置有多個凸塊270。所述多個凸塊270可設置於緩衝層260上，且可與模製層240間隔開。在一些實施例中，所述多個凸塊270中的每一者可延伸至緩衝層260中，且可連接至第二導電接墊264中對應的一者。所述多個凸塊270中的每一者可藉由對應的第二導電接墊264電性連接至所述多個貫通電極250中對應的一者。所述多個凸塊270中的每一者可包含導電材料，且可具有焊球形狀、凸塊形狀或柱形狀中的至少一者。在示例性實施例中，所述多個凸塊270中的每一者可包括頭部分及柱部分。每一凸塊270的柱部分可自頭部分延伸至緩衝層260中，以與對應的第二導電接墊264接觸。每一凸塊270的頭部分可連接至其柱部分，且可設置於緩衝層260的第二表面上。

下部基板100可包括相鄰於下部基板100的頂表面100U的第一下部基板接墊110、以及相鄰於下部基板100的底表面100L的第二下部基板接墊120。第一下部基板接墊110及第二下部基板接墊120可包含導電材料。在一些實施例中，下部基板100可為印刷電路板（PCB）。外部端子130可設置於下部基板100的底表面100L上，且可分別連接至第二下部基板接墊120。所述多個凸塊270可分別連接至第一下部基板接墊110中對應的一者。第一下部基板接墊110可藉由設置於下部基板100中的內部內連線線（未示出）電性連接至第二下部基板接墊120。

下部基板100與緩衝層260之間可設置有下部底部填充層280，且下部底部填充層280可填充所述多個凸塊270之間的空間。下部底部填充層280可包含例如環氧樹脂等絕緣聚合物材料。

所述多個半導體晶片300可設置於位於上部基板210的第一表面210a上的內連線層220上。所述多個半導體晶片300可在內連線層220上在平行於上部基板210的第一表面210a的第二方向D2上彼此水平地間隔開。所述多個半導體晶片300中的每一者的第一表面300S可面對上部基板210的第一表面210a。所述多個半導體晶片300中的每一者可包括相鄰於所述多個半導體晶片300中的每一者的第一表面300S的電路層310。電路層310可包括多個電晶體以形成積體電路。

所述多個半導體晶片300中的每一者可包括相鄰於所述多個半導體晶片300中的每一者的第一表面300S的晶片接墊320。晶片接墊320可包含導電材料。晶片接墊320可連接至第一導電接墊224中對應的一者。在一些實施例中，晶片接墊320與第一導電接墊224之間可設置有連接凸塊330。晶片接墊320中的每一者可藉由連接凸塊330中對應的一者連接至對應的第一導電接墊224。連接凸塊330中的每一者可包含導電材料，且可具有焊球形狀、凸塊形狀或柱形狀中的至少一者。

在一些實施例中，內連線層220與所述多個半導體晶片300中的每一者的第一表面300S之間可設置有上部底部填充層340。上部底部填充層340可局部地設置於所述多個半導體晶片300中的每一者的第一表面300S上，且可填充連接凸塊330之間的空間。上部底部填充層340可包含例如環氧樹脂等絕緣聚合物材料。在某些實施例中，不同於圖2，可省略連接凸塊330及上部底部填充層340。晶片接墊320可與對應的第一導電接墊224接觸且直接結合至所述對應的第一導電接墊224。

在一些實施例中，所述多個半導體晶片300可為相同種類的半導體晶片。舉例而言，所述多個半導體晶片300可對應於記憶體晶片、邏輯晶片、應用處理器（application processor，AP）晶片或系統晶片（system-on-chip，SOC）。在某些實施例中，所述多個半導體晶片300可包括彼此為不同種類的半導體晶片。舉例而言，所述多個半導體晶片300可包括選自由記憶體晶片、邏輯晶片、應用處理器（AP）晶片及系統晶片（SOC）組成的群組的不同半導體晶片。在某些實施例中，所述多個半導體晶片300中的至少一者可為高頻寬記憶體（high bandwidth memory，HBM）晶片，其包括在垂直於上部基板210的第一表面210a的第一方向D1上堆疊的多個記憶體晶片。

所述多個半導體晶片300中的每一者可藉由晶片接墊320、對應的連接凸塊330及對應的第一導電接墊224電性連接至金屬內連線線222。所述多個半導體晶片300中的每一者可藉由對應的金屬內連線線222及對應的貫通電極250電性連接至下部基板100。所述多個半導體晶片300可藉由內連線層220中的金屬內連線線222電性連接至彼此。

當金屬內連線線222設置於內連線層220中且貫通電極250設置於上部基板210中時，中介層基板200可能由於金屬內連線線222與貫通電極250之間的結構不平衡而發生翹曲。舉例而言，貫通電極250的分佈圖案與金屬內連線線222的分佈圖案可彼此不同，且分佈圖案中的此種差異可導致中介層基板200的翹曲。

根據本發明概念的實施例，內連線層220可設置於上部基板210的第一表面210a上，且模製層240可設置於上部基板210的第二表面210b上。模製層240可包含熱膨脹係數大於上部基板210的熱膨脹係數的絕緣材料，且因此中介層基板200的翹曲可減少。模製層240可包含填充物（例如，矽石）。模製層240的熱膨脹係數可根據模製層240中填充物的量來調節。因此，可容易地調節中介層基板200的翹曲。

此外，緩衝層260可設置於上部基板210的第二表面210b上，且模製層240可設置於上部基板210的第二表面210b與緩衝層260之間。所述多個凸塊270可設置於緩衝層260上，以便與模製層240間隔開。緩衝層260可減少施加至所述多個凸塊270的應力。

因此，可容易地控制翹曲，且可提供具有極佳可靠性的半導體封裝。

圖3至圖8是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。在下文中，出於易於及便於闡釋的目的，將省略對與參照圖1及圖2提及的半導體封裝1000中的特徵相同的特徵的說明。

參照圖3，可在上部基板210中形成多個貫通電極250及多個絕緣襯墊252。舉例而言，所述形成所述多個貫通電極250及所述多個絕緣襯墊252可包括：形成穿透上部基板210的一部分的貫通孔（through-hole）250H，在上部基板210的第一表面210a上形成填充貫通孔250H中的每一者的一部分的絕緣襯墊層，在絕緣襯墊層上形成填充貫通孔250H中的每一者的其餘部分的電極層，且對電極層及絕緣襯墊層進行平坦化以暴露出上部基板210的第一表面210a。貫通孔250H中的每一者可自上部基板210的第一表面210a朝向上部基板210的初步第二表面210b-P延伸，且可與上部基板210的第二表面210b間隔開。可藉由平坦化製程將所述多個貫通電極250及所述多個絕緣襯墊252局部地形成於貫通孔250H中。可將所述多個絕緣襯墊252中的每一者設置於上部基板210與所述多個貫通電極250中的每一者之間。

參照圖4，可在上部基板210的第一表面210a上形成內連線層220。所述形成內連線層220可包括：在上部基板210的第一表面210a上形成金屬內連線線222，在金屬內連線線222上形成第一導電接墊224，且形成覆蓋金屬內連線線222及第一導電接墊224的內連線絕緣層223。

可對上部基板210的初步第二表面210b-P執行第一蝕刻製程。可藉由第一蝕刻製程選擇性地蝕刻上部基板210的一部分，且因此所述多個貫通電極250中的每一者的一部分及所述多個絕緣襯墊252中的每一者的一部分可自上部基板210的第二表面210b突出。在一些實施例中，可在上部基板210的第二表面210b上形成初步絕緣層230-P，且初步絕緣層230-P可覆蓋所述多個貫通電極250中的每一者的突出部分及所述多個絕緣襯墊252中的每一者的突出部分。可使用例如化學氣相沈積（chemical vapor deposition，CVD）製程形成絕緣層230。

參照圖5，可對上部基板210的第二表面210b執行第二蝕刻製程。可藉由第二蝕刻製程選擇性地蝕刻初步絕緣層230-P的一部分，且因此所述多個貫通電極250中的每一者的一部分及所述多個絕緣襯墊252中的每一者的一部分可自絕緣層230突出。在某些實施例中，不同於圖式，可省略所述形成絕緣層230以及第二蝕刻製程。

可在上部基板210的第二表面210b上形成初步模製層240-P，且初步模製層240-P可覆蓋絕緣層230、所述多個貫通電極250中的每一者的突出部分、及所述多個絕緣襯墊252中的每一者的突出部分。模製層240可由具有較上部基板210的熱膨脹係數大的熱膨脹係數的絕緣材料形成，且可包含填充物（例如，矽石）。

參照圖6，可對初步模製層240-P執行磨製製程（grinding process）。可藉由磨製製程移除初步模製層240-P的一部分、所述多個貫通電極250中的每一者的一部分及所述多個絕緣襯墊252中的每一者的一部分。因此，所述多個貫通電極250中的每一者的端部及所述多個絕緣襯墊252中的每一者的端部可被暴露出。

參照圖7，根據一些實施例，可在模製層240的磨製表面（ground surface）上形成第二導電接墊264。第二導電接墊264中的每一者可覆蓋所述多個貫通電極250中的每一者的端部。可在模製層240的磨製表面上形成緩衝層260，且緩衝層260可覆蓋第二導電接墊264。緩衝層260可在第二導電接墊264之間延伸，以便與模製層240接觸。

可在位於上部基板210的第二表面210b上的緩衝層260上形成多個凸塊270。舉例而言，所述形成所述多個凸塊270可包括移除緩衝層260的一部分以形成暴露出第二導電接墊264中的每一者的一部分的凹陷。可將所述多個凸塊270中的每一者形成為填充所述凹陷，且可將所述多個凸塊270中的每一者連接至對應的第二導電接墊264。

上部基板210、內連線層220、絕緣層230、模製層240、緩衝層260、所述多個貫通電極250、所述多個絕緣襯墊252、第二導電接墊264及所述多個凸塊270可構成堆疊結構SS。

參照圖8，可在下部基板100上安裝堆疊結構SS。下部基板100可包括相鄰於下部基板100的頂表面100U的第一下部基板接墊110及相鄰於下部基板100的底表面100L的第二下部基板接墊120。可以使得上部基板210的第二表面210b面對下部基板100的頂表面100U的方式在下部基板100上設置堆疊結構SS。可將所述多個凸塊270連接至第一下部基板接墊110中對應的一者。在示例性實施例中，可將每一凸塊270連接至第一下部基板接墊110中對應的一者。

可在下部基板100與緩衝層260之間形成下部底部填充層280。可將下部底部填充層280形成為填充所述多個凸塊270之間的空間。可在下部基板100的底表面100L上設置外部端子130，且可將外部端子130分別連接至第二下部基板接墊120。

重新參照圖1及圖2，可在第一導電接墊224上形成連接凸塊330。可在第一導電接墊224中對應的一者上形成連接凸塊330中的每一者，且可將連接凸塊330中的每一者連接至對應的第一導電接墊224。

可在上部基板210的第一表面210a上設置多個半導體晶片300，且可將所述多個半導體晶片300安裝於內連線層220上。所述多個半導體晶片300中的每一者可包括晶片接墊320，且可將晶片接墊320設置成相鄰於所述多個半導體晶片300中的每一者的第一表面300S。可以使得晶片接墊320與連接凸塊330中對應的一者接觸的方式在內連線層220上設置所述多個半導體晶片300中的每一者。在示例性實施例中，每一晶片接墊320可與連接凸塊330中對應的一者接觸。所述多個半導體晶片300中的每一者可包括相鄰於所述多個半導體晶片300中的每一者的第一表面300S的電路層310。所述多個半導體晶片300可在內連線層220上彼此水平地間隔開。

可在內連線層220與所述多個半導體晶片300中的每一者的第一表面300S之間形成上部底部填充層340。可將上部底部填充層340形成為填充連接凸塊330之間的空間。

圖9是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝1100的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1100與參照圖1及圖2闡述的半導體封裝1000之間的差異。

參照圖9，根據一些實施例，模製層240與緩衝層260之間可設置有重佈線層290。重佈線層290可包括重佈線圖案292及覆蓋重佈線圖案292的重佈線絕緣層293。重佈線絕緣層293可在重佈線圖案292之間延伸，以便與模製層240接觸。重佈線圖案292可包含導電材料，且重佈線絕緣層293可包含絕緣材料。所述多個貫通電極250中的每一者可穿透模製層240，以便連接至重佈線圖案292中對應的一者。緩衝層260可與模製層240間隔開，重佈線層290夾置於緩衝層260與模製層240之間。

所述多個凸塊270可設置於下部基板100與緩衝層260之間。所述多個凸塊270可設置於緩衝層260上，且可與模製層240間隔開。在一些實施例中，所述多個凸塊270中的每一者可延伸至緩衝層260中，且可連接至重佈線圖案292中對應的一者。所述多個凸塊270中的每一者可藉由對應的重佈線圖案292電性連接至所述多個貫通電極250中對應的一者。

圖10是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述本實施例與參照圖1至圖8闡述的以上實施例之間的差異。

如參照圖6所述，可如圖5中所示對初步模製層240-P執行磨製製程，且因此可移除初步模製層240-P的一部分、所述多個貫通電極250中的每一者的一部分、及所述多個絕緣襯墊252中的每一者的一部分。因此，所述多個貫通電極250中的每一者的端部及所述多個絕緣襯墊252中的每一者的端部可被暴露出。

參照圖10，可在模製層240的磨製表面上形成重佈線層290。所述形成重佈線層290可包括：在模製層240的磨製表面上形成重佈線圖案292，且在模製層240的磨製表面上形成覆蓋重佈線圖案292的重佈線絕緣層293。可將重佈線圖案292形成為分別連接至所述多個貫通電極250。重佈線絕緣層293可在重佈線圖案292之間延伸，以便與模製層240接觸。

可在位於上部基板210的第二表面210b上的重佈線層290上形成緩衝層260。可在位於上部基板210的第二表面210b上的緩衝層260上形成多個凸塊270。舉例而言，所述形成所述多個凸塊270可包括移除緩衝層260的一部分以形成暴露出重佈線圖案292中對應的一者的凹陷。可將所述多個凸塊270中的每一者形成為填充凹陷，且可將所述多個凸塊270中的每一者連接至對應的重佈線圖案292。

除如上所述的差異以外，根據本實施例的製造半導體封裝的方法可與參照圖1至圖8闡述的製造半導體封裝的方法實質上相同。

圖11是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝1200的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1200與參照圖1及圖2闡述的半導體封裝1000之間的差異。

參照圖11，根據一些實施例，可省略第二導電接墊264。所述多個凸塊270可設置於緩衝層260上，且所述多個凸塊270中的每一者可穿透緩衝層260，以便直接連接至所述多個貫通電極250中對應的一者。所述多個凸塊270中的每一者可與對應的貫通電極250接觸。緩衝層260可在所述多個凸塊270之間與模製層240接觸。

圖12是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述本實施例與參照圖1至圖8闡述的以上實施例之間的差異。

如參照圖6所述，可如圖5中所示對初步模製層240-P執行磨製製程，且因此可移除初步模製層240-P的一部分、所述多個貫通電極250中的每一者的一部分、及所述多個絕緣襯墊252中的每一者的一部分。因此，所述多個貫通電極250中的每一者的端部及所述多個絕緣襯墊252中的每一者的端部可被暴露出。

參照圖12，可在模製層240的磨製表面上形成緩衝層260。緩衝層260可覆蓋所述多個貫通電極250中的每一者的端部及所述多個絕緣襯墊252中的每一者的端部。可在緩衝層260上形成多個凸塊270。舉例而言，所述形成所述多個凸塊270可包括移除緩衝層260的一部分以形成暴露出所述多個貫通電極250中的每一者的端部的凹陷。可將所述多個凸塊270中的每一者形成為填充凹陷，且可將所述多個凸塊270中的每一者直接連接至對應的貫通電極250。

除如上所述的差異以外，根據本實施例的製造半導體封裝的方法可與參照圖1至圖8闡述的製造半導體封裝的方法實質上相同。

圖13是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝1300的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1300與參照圖1及圖2闡述的半導體封裝1000之間的差異。

參照圖13，所述多個貫通電極250中的每一者可包括穿透上部基板210的第一貫通電極250a及穿透模製層240的第二貫通電極250b。第一貫通電極250a可連接至金屬內連線線222中的最下金屬內連線線222，且可連接至第二貫通電極250b。在一些實施例中，第一貫通電極250a可穿透絕緣層230，以便直接連接至第二貫通電極250b。應理解，儘管本文中可能使用用語第一（first）、第二（second）、第三（third）等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應由該些用語所限制。除非上下文另有說明，否則該些用語僅用於區分各個元件、組件、區、層或區段，例如作為命名慣例。因此，在不背離本發明的教示內容的情況下，下面在說明書的一個章節中論述的第一元件、組件、區、層或區段可在說明書的另一章節中或在申請專利範圍中被稱為第二元件、組件、區、層或區段。另外，在某些情形中，即使未使用「第一」、「第二」等來闡述用語，在說明書中，所述用語仍然可在請求項中被稱為「第一」或「第二」，以便將不同的所主張元件彼此區分。

絕緣襯墊252可設置於第一貫通電極250a與上部基板210之間。在一些實施例中，絕緣襯墊252可在第一貫通電極250a與絕緣層230之間延伸。第一貫通電極250a可包含導電材料（例如，銅（Cu））。舉例而言，第二貫通電極250b可包含與第一貫通電極250a相同的導電材料。作為另一選擇，第二貫通電極250b可包含與第一貫通電極250a的導電材料不同的導電材料。

第一貫通電極250a及第二貫通電極250b中的每一者可在平行於上部基板210的第一表面210a的第二方向D2上具有寬度。第一貫通電極250a的第一寬度W1可小於第二貫通電極250b的第二寬度W2（即，W1＜W2）。第一貫通電極250a與第二貫通電極250b可在垂直於上部基板210的第一表面210a的第一方向D1上彼此重疊。第二貫通電極250b可與第一貫通電極250a接觸，且可與絕緣襯墊252的最底表面接觸。模製層240可與第二貫通電極250b的側壁接觸。

第二貫通電極250b可穿透模製層240，以便連接至第二導電接墊264中對應的一者。第二貫通電極250b可藉由對應的第二導電接墊264電性連接至所述多個凸塊270中對應的一者。

圖14至圖16是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述本實施例與參照圖1至圖8闡述的以上實施例之間的差異。

參照圖14，可在上部基板210中形成多個第一貫通電極250a及多個絕緣襯墊252。可在上部基板210的第一表面210a上形成內連線層220，且可在上部基板210的第二表面210b上形成絕緣層230。可藉由與參照圖3及圖4闡述的形成所述多個貫通電極250、所述多個絕緣襯墊252、內連線層220及絕緣層230實質上相同的方法來形成所述多個第一貫通電極250a、所述多個絕緣襯墊252、內連線層220及絕緣層230。

可對絕緣層230執行磨製製程，且可藉由所述磨製製程移除絕緣層230的一部分、所述多個第一貫通電極250a中的每一者的一部分、及所述多個絕緣襯墊252中的每一者的一部分。因此，所述多個第一貫通電極250a中的每一者的端部及所述多個絕緣襯墊252中的每一者的端部可被暴露出。

參照圖15，可在絕緣層230的磨製表面上形成多個第二貫通電極250b。舉例而言，所述形成所述多個第二貫通電極250b可包括：在絕緣層230上沈積導電層，且對導電層進行圖案化。可在絕緣層230的磨製表面上形成模製層240，且模製層240可覆蓋所述多個第二貫通電極250b。在一些實施例中，可對模製層240執行附加的磨製製程，且可藉由所述附加的磨製製程暴露出所述多個第二貫通電極250b的端部。

參照圖16，可在模製層240上形成第二導電接墊264，且第二導電接墊264中的每一者可覆蓋所述多個第二貫通電極250b中對應的一者的端部。在示例性實施例中，第二導電接墊264中的每一者可與所述多個第二貫通電極250b中對應的一者的端部接觸。可在模製層240上形成緩衝層260，且緩衝層260可覆蓋第二導電接墊264。可在緩衝層260上形成多個凸塊270。所述多個凸塊270中的每一者可延伸至緩衝層260中，以便連接至第二導電接墊264中對應的一者。

除如上所述的差異以外，根據本實施例的製造半導體封裝的方法可與參照圖1至圖8闡述的製造半導體封裝的方法實質上相同。

圖17是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝1400的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1400與參照圖1及圖2闡述的半導體封裝1000之間的差異。

參照圖17，半導體封裝1400可更包括設置於上部基板210的第一表面210a上的上部模製層350。上部模製層350可設置於內連線層220上，且可覆蓋所述多個半導體晶片300。在一些實施例中，上部模製層350可包含與模製層240相同的材料。在某些實施例中，上部模製層350可包含與模製層240的材料不同的材料。上部模製層350可包含絕緣材料（例如，環氧模製化合物）。

圖18是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述本實施例與參照圖1至圖8闡述的以上實施例之間的差異。

可如參照圖3至圖7所述形成上部基板210、內連線層220、絕緣層230、模製層240、緩衝層260、所述多個貫通電極250、所述多個絕緣襯墊252、第二導電接墊264及所述多個凸塊270。上部基板210、內連線層220、絕緣層230、模製層240、緩衝層260、所述多個貫通電極250、所述多個絕緣襯墊252、第二導電接墊264及所述多個凸塊270可構成堆疊結構SS。

參照圖18，可在載體基板CA上設置堆疊結構SS。可以使得上部基板210的第二表面210b面對載體基板CA的方式在載體基板CA上設置堆疊結構SS。

可在第一導電接墊224上形成連接凸塊330，且可將連接凸塊330中的每一者連接至第一導電接墊224中對應的一者。

可在上部基板210的第一表面210a上設置多個半導體晶片300，且可在內連線層220上安裝所述多個半導體晶片300。所述多個半導體晶片300中的每一者可包括被設置成相鄰於所述多個半導體晶片300中的每一者的第一表面300S的晶片接墊320。可以使得晶片接墊320與連接凸塊330中對應的一者接觸的方式在內連線層220上設置所述多個半導體晶片300中的每一者。在示例性實施例中，每一晶片接墊320可與連接凸塊330中對應的一者接觸。所述多個半導體晶片300可在內連線層220上彼此水平地間隔開。

可在內連線層220與所述多個半導體晶片300中的每一者的第一表面300S之間形成上部底部填充層340，且上部底部填充層340可填充連接凸塊330之間的空間。可在內連線層220上形成上部模製層350，以覆蓋所述多個半導體晶片300。

重新參照圖17，可自堆疊結構SS移除載體基板CA。此後，可在下部基板100上安裝上面安裝有所述多個半導體晶片300的堆疊結構SS。

除如上所述的差異以外，根據本實施例的製造半導體封裝的方法可與參照圖1至圖8闡述的製造半導體封裝的方法實質上相同。

圖19是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝1500的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1500與參照圖1及圖2闡述的半導體封裝1000之間的差異。

參照圖19，半導體封裝1500可更包括設置於下部基板100上的散熱結構500。散熱結構500可設置於下部基板100的頂表面100U上，且參照圖1及圖2闡述的半導體封裝1000的組件可設置於散熱結構500內部。在示例性實施例中，散熱結構與下部基板100的頂表面100U之間可形成有空間，且參照圖1及圖2闡述的半導體封裝1000的組件可設置於所述空間中。散熱結構500可包含導熱材料。導熱材料可包括金屬（例如，銅及/或鋁）或含碳材料（例如，石墨烯、石墨及/或碳奈米管）。舉例而言，散熱結構500可包括單一金屬層或多個堆疊的金屬層。本發明不限於此。在示例性實施例中，散熱結構500可包括熱沈（heat sink）或熱管（heat pipe）。對於又一些其他實例，散熱結構500可使用水冷卻方法（water cooling method）。

半導體封裝1500可更包括設置於散熱結構500與所述多個半導體晶片300中的每一者之間的導熱層510。導熱層510可包含熱介面材料（thermal interface material，TIM）。熱介面材料（TIM）可包括例如聚合物及導熱顆粒。導熱顆粒可分散於聚合物中。自所述多個半導體晶片300產生的熱量可藉由導熱層510傳遞至散熱結構500。

圖20是示出根據本發明概念一些實施例的半導體封裝1600的剖視圖。

參照圖20，半導體封裝1600可包括下部基板100、位於下部基板100上的下部半導體晶片600、位於下部基板100與下部半導體晶片600之間的模製層240、及安裝於下部半導體晶片600上的多個上部半導體晶片700。所述多個上部半導體晶片700可垂直地堆疊於彼此上。

下部半導體晶片600可具有彼此相對的第一表面600a與第二表面600b。下部半導體晶片600可以使得第二表面600b面對下部基板100的頂表面100U的方式設置於下部基板100上。模製層240可設置於下部半導體晶片600的第二表面600b與下部基板100之間。所述多個上部半導體晶片700可安裝於下部半導體晶片600的第一表面600a上。所述多個上部半導體晶片700可在垂直於下部半導體晶片600的第一表面600a的第一方向D1上進行堆疊。下部半導體晶片600可包括相鄰於第一表面600a或第二表面600b的電路層（未示出）。舉例而言，下部半導體晶片600可為邏輯晶片，且所述多個上部半導體晶片700可為相同種類的半導體裝置，例如記憶體晶片。在本說明書中，下部半導體晶片600可充當圖1及圖2所示的上部基板。

下部半導體晶片600中可設置有多個貫通電極250。所述多個貫通電極250中的每一者可穿透下部半導體晶片600，且可延伸至模製層240中以穿透模製層240。所述多個貫通電極250中的每一者可包括穿透下部半導體晶片600的第一貫通電極250a及穿透模製層240的第二貫通電極250b。在一些實施例中，第一貫通電極250a可直接連接至第二貫通電極250b。第一貫通電極250a可包含導電材料（例如，銅（Cu））。舉例而言，第二貫通電極250b可包含與第一貫通電極250a相同的導電材料。作為另一選擇，第二貫通電極250b可包含與第一貫通電極250a的導電材料不同的導電材料。

第一貫通電極250a及第二貫通電極250b中的每一者可在平行於下部半導體晶片600的第一表面600a的第二方向D2上具有寬度。第一貫通電極250a的第一寬度W1可小於第二貫通電極250b的第二寬度W2（即，W1＜W2）。第一貫通電極250a與第二貫通電極250b可在垂直於下部半導體晶片600的第一表面600a的第一方向D1上彼此重疊。第二貫通電極250b可與第一貫通電極250a接觸，且模製層240可與第二貫通電極250b的側壁接觸。

模製層240可包含熱膨脹係數大於下部半導體晶片600的熱膨脹係數的絕緣材料。模製層240可包含填充物（例如，矽石）。舉例而言，模製層240可包含環氧模製化合物（EMC），所述環氧模製化合物（EMC）包含填充物（例如，矽石）。

下部半導體晶片600及模製層240中的每一者可在第一方向D1上具有厚度。模製層240的厚度240T可小於下部半導體晶片600的厚度600T。舉例而言，模製層240的厚度240T可具有在約5微米至約100微米範圍內的值。

下部基板100與模製層240之間可設置有多個凸塊270。所述多個貫通電極250中的每一者可穿透模製層240，以便連接至所述多個凸塊270中對應的一者。舉例而言，第二貫通電極250b中的每一者可穿透模製層240，以便連接至所述多個凸塊270中對應的一者。所述多個凸塊270中的每一者可包含導電材料，且可具有焊球形狀、凸塊形狀或柱形狀中的至少一者。

下部基板100可包括相鄰於下部基板100的頂表面100U的第一下部基板接墊110及相鄰於下部基板100的底表面100L的第二下部基板接墊120。外部端子130可設置於下部基板100的底表面100L上，且可分別連接至第二下部基板接墊120。所述多個凸塊270可分別連接至第一下部基板接墊110。下部半導體晶片600可藉由所述多個貫通電極250及所述多個凸塊270電性連接至下部基板100。下部基板100可與參照圖1及圖2闡述的下部基板100實質上相同。

下部基板100與模製層240之間可設置有下部底部填充層280，且下部底部填充層280可填充所述多個凸塊270之間的空間。下部底部填充層280可包含例如環氧樹脂等絕緣聚合物材料。

所述多個上部半導體晶片700可藉由貫穿孔（through-via）710及上部凸塊720電性連接至彼此。在示例性實施例中，在最上上部半導體晶片700中未設置貫穿孔，且貫穿孔710可設置於其餘上部半導體晶片700中的每一者中。上部凸塊720可設置於所述多個上部半導體晶片700之間以及下部半導體晶片600與所述多個上部半導體晶片700中的最下一者之間。上部凸塊720可連接至貫穿孔710。

所述多個貫通電極250可連接至上部凸塊720中設置於最下上部半導體晶片700與下部半導體晶片600之間的對應一者。舉例而言，第一貫通電極250a中的每一者可連接至上部凸塊720中對應的一者。因此，最下上部半導體晶片700可電性連接至下部半導體晶片600。所述多個上部半導體晶片700可藉由貫穿孔710、上部凸塊720、所述多個貫通電極250及所述多個凸塊270電性連接至下部基板100。

所述多個上部半導體晶片700之間以及下部半導體晶片600與所述多個上部半導體晶片700中的最下一者之間可設置有附加底部填充層730。附加底部填充層730可填充上部凸塊720之間的空間。附加底部填充層730可包含例如環氧樹脂等絕緣聚合物材料。

下部半導體晶片600的第一表面600a上可設置有附加模製層750，且附加模製層750可覆蓋所述多個上部半導體晶片700的側壁。在一些實施例中，附加模製層750可包含與模製層240相同的材料。在某些實施例中，附加模製層750可包含與模製層240的材料不同的材料。附加模製層750可包含絕緣材料（例如，環氧模製化合物）。

根據本實施例，所述多個上部半導體晶片700可安裝於下部半導體晶片600的第一表面600a上，且模製層240可設置於下部半導體晶片600的第二表面600b上。模製層240可包含熱膨脹係數大於下部半導體晶片600的熱膨脹係數的絕緣材料，藉此減少可能由下部半導體晶片600與所述多個上部半導體晶片700之間的結構不平衡導致的下部半導體晶片600的翹曲。模製層240可包含填充物（例如，矽石），且因此可容易地調節模製層240的熱膨脹係數。因此，可容易地調節下部半導體晶片600的翹曲。

圖21是示出根據本發明概念一些實施例的半導體封裝1700的剖視圖。在下文中，出於易於及便於闡釋的目的，將主要闡述半導體封裝1700與參照圖20闡述的半導體封裝1600之間的差異。

參照圖21，下部半導體晶片600可包括相鄰於第二表面600b的下部內連線層620。下部內連線層620可包括相鄰於第二表面600b的下部金屬內連線線622及覆蓋下部金屬內連線線622的下部內連線絕緣層623。下部半導體晶片600可包括相鄰於第一表面600a的電路層（未示出）。

下部半導體晶片600中可設置有多個第一貫通電極250a。所述多個第一貫通電極250a中的每一者可穿透下部半導體晶片600，以便連接至下部金屬內連線線622中對應的一者。模製層240中可設置有多個第二貫通電極250b。所述多個第二貫通電極250b中的每一者可穿透模製層240，以便連接至下部金屬內連線線622中對應的一者。下部內連線層620可設置於所述多個第一貫通電極250a與所述多個第二貫通電極250b之間。所述多個第一貫通電極250a可藉由下部內連線層620連接至所述多個第二貫通電極250b。所述多個第一貫通電極250a中的每一者可與所述多個第二貫通電極250b中對應的一者垂直重疊。然而，本發明不限於此。在示例性實施例中，所述多個第二貫通電極250b中的至少一者不與所述多個第一貫通電極250a中與其對應的一者垂直重疊。

所述多個第一貫通電極250a可連接至上部凸塊720。最下上部半導體晶片700可藉由位於所述多個第一貫通電極250a與上部凸塊720之間的連接部電性連接至下部半導體晶片600。所述多個上部半導體晶片700可藉由貫穿孔710、上部凸塊720、所述多個第一貫通電極250a、下部金屬內連線線622、所述多個第二貫通電極250b及所述多個凸塊270電性連接至下部基板100。

除如上所述的差異以外，根據本實施例的半導體封裝1700的其他組件及特徵可與參照圖20闡述的半導體封裝1600的對應組件及特徵實質上相同。

根據本發明概念的實施例，所述多個半導體晶片可安裝於上部基板的第一表面上，且模製層可設置於上部基板的第二表面上。模製層可包含熱膨脹係數大於上部基板的熱膨脹係數的絕緣材料，且因此半導體封裝的翹曲可減少。模製層可包含填充物（例如，矽石），且因此可容易地調節模製層的熱膨脹係數。因此，可容易地調節半導體封裝的翹曲。

此外，緩衝層可設置於上部基板的第二表面上，且所述多個凸塊可設置於緩衝層上，以便與模製層間隔開。緩衝層可減少施加至所述多個凸塊的應力。

因此，可容易地控制翹曲，且可提供具有極佳可靠性的半導體封裝。

儘管已參照示例性實施例闡述了本發明概念，然而對於熟習此項技術者而言將顯而易見，在不背離本發明概念的精神及範圍的條件下，可作出各種改變及修改。因此，應理解，以上實施例並非限制性的，而是例示性的。因此，本發明概念的範圍欲由以下申請專利範圍及其等效範圍的最廣泛可允許解釋來確定，且不應由前述說明來約束或限制。

100:下部基板 100L:底表面 100U:頂表面 110:第一下部基板接墊 120:第二下部基板接墊 130:外部端子 200:中介層基板 210:上部基板 210a、300S、600a:第一表面 210b、600b:第二表面 210b-P:初步第二表面 210T、230T、240T、260T、600T:厚度 220:內連線層 222:金屬內連線線 223:內連線絕緣層 224:第一導電接墊 230:絕緣層 230-P:初步絕緣層 240:模製層 240-P:初步模製層 250:貫通電極 250a:第一貫通電極 250b:第二貫通電極 250H:貫通孔 252:絕緣襯墊 260:緩衝層 264:第二導電接墊 270:凸塊 280:下部底部填充層 290:重佈線層 292:重佈線圖案 293:重佈線絕緣層 300:半導體晶片 310:電路層 320:晶片接墊 330:連接凸塊 340:上部底部填充層 350:上部模製層 500:散熱結構 510:導熱層 600:下部半導體晶片 620:下部內連線層 622:下部金屬內連線線 623:下部內連線絕緣層 700:上部半導體晶片 710:貫穿孔 720:上部凸塊 730:附加底部填充層 750:附加模製層 1000、1100、1200、1300、1400、1500、1600、1700:半導體封裝 CA:載體基板 D1:第一方向 D2:第二方向 I-I’:線 SS:堆疊結構 W1:第一寬度 W2:第二寬度

藉由閱讀附圖及隨附的詳細說明，本發明概念將變得更顯而易見。

圖1是示出根據本發明概念一些實施例的半導體封裝的平面圖。

圖2是沿圖1所示的線I-I’截取的剖視圖。

圖3至圖8是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。

圖9是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖10是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。

圖11是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖12是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。

圖13是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖14至圖16是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。

圖17是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖18是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的製造半導體封裝的方法的剖視圖。

圖19是對應於圖1所示的線I-I’以示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖20是示出根據本發明概念一些實施例的半導體封裝的剖視圖。

圖21是示出根據本發明概念一些實施例的半導體封裝的剖視圖。

100:下部基板

100L:底表面

100U:頂表面

110:第一下部基板接墊

120:第二下部基板接墊

130:外部端子

200:中介層基板

210:上部基板

210a、300S:第一表面

210b:第二表面

210T、230T、240T、260T:厚度

220:內連線層

222:金屬內連線線

223:內連線絕緣層

224:第一導電接墊

230:絕緣層

240:模製層

250:貫通電極

252:絕緣襯墊

260:緩衝層

264:第二導電接墊

270:凸塊

280:下部底部填充層

300:半導體晶片

310:電路層

320:晶片接墊

330:連接凸塊

340:上部底部填充層

1000:半導體封裝

D1:第一方向

D2:第二方向

I-I’:線

Claims (19)

1. 一種半導體封裝，包括：上部基板，具有彼此相對的第一表面與第二表面；半導體晶片，位於所述上部基板的所述第一表面上；緩衝層，位於所述上部基板的所述第二表面上；模製層，位於所述上部基板的所述第二表面與所述緩衝層之間；絕緣層，位於所述上部基板的所述第二表面與所述模製層之間，多個貫通電極，穿透所述上部基板、所述絕緣層及所述模製層；內連線層，位於所述上部基板的所述第一表面與所述半導體晶片之間，且被配置成將所述半導體晶片電性連接至所述多個貫通電極；以及多個凸塊，設置於所述緩衝層上、與所述模製層間隔開且電性連接至所述多個貫通電極，其中所述模製層包含熱膨脹係數大於所述上部基板的熱膨脹係數的絕緣材料，其中所述模製層在第一方向上的厚度小於所述上部基板在所述第一方向上的厚度，所述第一方向垂直於所述上部基板的所述第一表面。
2. 如請求項1所述的半導體封裝， 其中所述模製層包含矽石。
3. 如請求項1所述的半導體封裝，更包括：絕緣襯墊，覆蓋所述多個貫通電極中的每一者的第一部分的側壁，其中所述多個貫通電極中的每一者的所述第一部分穿透所述上部基板。
4. 如請求項3所述的半導體封裝，其中所述絕緣襯墊進一步覆蓋所述多個貫通電極中的每一者的第二部分的側壁，且其中所述多個貫通電極中的每一者的所述第二部分穿透所述模製層。
5. 如請求項4所述的半導體封裝，其中所述多個貫通電極中的每一者包括穿透所述絕緣層的第三部分，且其中所述絕緣襯墊進一步覆蓋所述多個貫通電極中的每一者的所述第三部分的側壁。
6. 如請求項1所述的半導體封裝，其中所述絕緣層在所述第一方向上的厚度小於所述模製層的所述厚度。
7. 如請求項1所述的半導體封裝，其中所述緩衝層包括與所述模製層接觸的第一表面及與所述緩衝層的所述第一表面相對的第二表面， 其中所述多個凸塊中的每一者包括頭部分及柱部分，其中所述柱部分自所述頭部分延伸至所述緩衝層中，且連接至所述多個貫通電極中對應的貫通電極，且其中所述頭部分連接至所述柱部分，且設置於所述緩衝層的所述第二表面上。
8. 如請求項7所述的半導體封裝，更包括：多個導電接墊，隱埋於所述緩衝層中且相鄰於所述緩衝層的所述第一表面，其中所述多個凸塊中的每一者的所述柱部分藉由所述多個導電接墊中對應的導電接墊連接至所述多個貫通電極中對應的貫通電極。
9. 如請求項8所述的半導體封裝，其中所述緩衝層的一部分水平地設置於所述多個導電接墊之間，且與所述模製層接觸。
10. 如請求項7所述的半導體封裝，更包括：重佈線層，設置於所述模製層與所述緩衝層之間，其中所述重佈線層包括多個重佈線圖案，且其中所述多個凸塊中的每一者藉由所述多個重佈線圖案中的至少一個重佈線圖案連接至所述多個貫通電極中對應的貫通電極。
11. 如請求項7所述的半導體封裝，其中所述多個凸塊中的每一者的所述柱部分與所述多個貫通電極中對應的貫通電極接觸。
12. 如請求項1所述的半導體封裝，其中所述多個貫通電極中的每一者包括：第一貫通電極，穿透所述上部基板；以及第二貫通電極，穿透所述模製層，其中所述第一貫通電極在平行於所述上部基板的所述第一表面的第二方向上具有第一寬度，且其中所述第二貫通電極在所述第二方向上具有第二寬度，且其中所述第二貫通電極的所述第二寬度大於所述第一貫通電極的所述第一寬度。
13. 如請求項12所述的半導體封裝，其中所述第一貫通電極與所述第二貫通電極在垂直於所述上部基板的所述第一表面的所述第一方向上彼此重疊。
14. 如請求項12所述的半導體封裝，其中所述第一貫通電極連接至所述內連線層中的多個金屬內連線線中對應的金屬內連線線，且其中所述第二貫通電極連接至所述多個凸塊中對應的凸塊。
15. 如請求項1所述的半導體封裝，其中所述半導體晶片藉由所述內連線層中的多個金屬內連線線電性連接至所述多個貫通電極。
16. 如請求項1所述的半導體封裝，更包括：上部模製層，覆蓋位於所述上部基板的所述第一表面上的所 述半導體晶片。
17. 如請求項1所述的半導體封裝，更包括：下部基板，與所述上部基板的所述第二表面間隔開，所述模製層、所述緩衝層及所述多個凸塊夾置於所述下部基板與所述上部基板的所述第二表面之間，其中所述下部基板包括多個下部基板接墊，且其中所述多個凸塊連接至所述多個下部基板接墊。
18. 如請求項17所述的半導體封裝，更包括：散熱結構，設置於所述下部基板上以在所述散熱結構與所述下部基板之間形成空間，其中所述半導體晶片、所述內連線層、所述上部基板、所述模製層、所述緩衝層、所述多個凸塊及所述多個貫通電極設置於所述散熱結構與所述下部基板之間的所述空間內部。
19. 一種半導體封裝，包括：上部基板，位於下部基板上，所述上部基板具有彼此相對的第一表面與第二表面；多個半導體晶片，安裝於所述上部基板的所述第一表面上；內連線層，位於所述上部基板的所述第一表面與所述多個半導體晶片之間，所述多個半導體晶片連接至所述內連線層中的多個金屬內連線線；模製層，位於所述上部基板的所述第二表面與所述下部基板之間； 絕緣層，位於所述上部基板的所述第二表面與所述模製層之間，緩衝層，位於所述模製層與所述下部基板之間，其中所述緩衝層包括與所述模製層接觸的第三表面及與所述緩衝層的所述第三表面相對的第四表面；多個凸塊，設置於所述緩衝層與所述下部基板之間且連接至所述下部基板；以及多個貫通電極，穿透所述上部基板、所述絕緣層及所述模製層，其中所述多個凸塊中的每一者包括頭部分及柱部分，其中所述柱部分自所述頭部分延伸至所述緩衝層中，且連接至所述多個貫通電極中對應的貫通電極，其中所述頭部分連接至所述柱部分，且設置於所述緩衝層的所述第四表面上，且其中所述模製層包含熱膨脹係數大於所述上部基板的熱膨脹係數的絕緣材料，其中所述模製層在第一方向上的厚度小於所述上部基板在所述第一方向上的厚度，所述第一方向垂直於所述上部基板的所述第一表面。