CN113921507A - 半导体封装件 - Google Patents

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CN113921507A
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CN
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upper substrate
electrodes
semiconductor package
molding layer
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崔允硕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体封装件,所述半导体封装件包括：上基底，具有彼此背对的第一表面和第二表面；半导体芯片，位于上基底的第一表面上；缓冲层，位于上基底的第二表面上；模制层，位于上基底的第二表面与缓冲层之间；多个贯穿电极，穿透上基底和模制层；互连层，位于上基底的第一表面与半导体芯片之间，并且被构造为将半导体芯片电连接到多个贯穿电极；以及多个凸块，设置在缓冲层上，与模制层间隔开，并且电连接到多个贯穿电极。模制层包括热膨胀系数大于上基底的热膨胀系数的绝缘材料。

Description

半导体封装件
本专利申请要求于2020年7月10日在韩国知识产权局提交的第10-2020-0085590号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
背景技术
发明构思的实施例涉及一种半导体封装件，并且更具体地，涉及一种其中安装有多个半导体芯片的半导体封装件。
集成电路芯片可以以半导体封装件的形式实现，以适当地应用于电子产品。在典型的半导体封装件中，半导体芯片可以安装在印刷电路板(PCB)上，并且可以通过键合引线或凸块电连接到PCB。随着电子工业的发展，已经需要小的、轻量的和多功能的电子装置，因此已经提出了多芯片封装件和/或系统级封装件。多芯片封装件可以是其中堆叠多个芯片的单个半导体封装件，系统级封装件可以是其中安装不同种类的芯片以作为系统操作的单个半导体封装件。
发明内容
发明构思的实施例可以提供一种能够容易地控制翘曲的半导体封装件。
发明构思的实施例也可以提供具有优异的可靠性的半导体封装件。
根据本发明的示例性实施例，一种半导体封装件包括：上基底，具有彼此背对的第一表面和第二表面；半导体芯片，位于上基底的第一表面上；缓冲层，位于上基底的第二表面上；模制层，位于上基底的第二表面与缓冲层之间；多个贯穿电极，穿透上基底和模制层；互连层，位于上基底的第一表面与半导体芯片之间，并且被构造为将半导体芯片电连接到多个贯穿电极；以及多个凸块，设置在缓冲层上，与模制层间隔开，并且电连接到多个贯穿电极。模制层包括热膨胀系数大于上基底的热膨胀系数的绝缘材料。
根据本发明的示例性实施例，一种半导体封装件包括：上基底，具有彼此背对的第一表面和第二表面；多个半导体芯片，位于上基底的第一表面上；模制层，位于上基底的第二表面上，模制层包括热膨胀系数大于上基底的热膨胀系数的材料；多个第一贯穿电极，穿透上基底；以及多个第二贯穿电极，穿透模制层。多个第一贯穿电极中的每个连接到多个第二贯穿电极中的对应的第二贯穿电极。多个第一贯穿电极中的每个具有在平行于上基底的第一表面的第一方向上的第一宽度。多个第二贯穿电极中的每个具有在第一方向上的第二宽度，第二宽度比第一宽度大。
根据本发明的示例性实施例，一种半导体封装件包括：上基底，位于下基底上；多个半导体芯片，安装在上基底上；互连层，位于上基底与多个半导体芯片之间，多个半导体芯片连接到互连层中的多条金属互连线；模制层，位于上基底与下基底之间；缓冲层，位于模制层与下基底之间，其中，缓冲层包括与模制层接触的第一表面和与缓冲层的第一表面背对的第二表面；多个凸块，设置在模制层与下基底之间并且连接到下基底；以及多个贯穿电极，穿透上基底和模制层。多个凸块中的每个包括头部和柱部。所述柱部从所述头部延伸到缓冲层中，并且连接到多个贯穿电极中的对应的贯穿电极。所述头部连接到所述柱部并且设置在缓冲层的第二表面上。模制层包括热膨胀系数大于上基底的热膨胀系数的绝缘材料。
附图说明
鉴于附图和随附的详细描述，发明构思将变得更加明显。
图1是示出根据发明构思的一些实施例的半导体封装件的平面图。
图2是沿着图1的线I-I'截取的剖视图。
图3至图8是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。
图9是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件的剖视图。
图10是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。
图11是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件的剖视图。
图12是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。
图13是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件的剖视图。
图14至图16是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。
图17是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件的剖视图。
图18是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。
图19是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件的剖视图。
图20是示出根据发明构思的一些实施例的半导体封装件的剖视图。
图21是示出根据发明构思的一些实施例的半导体封装件的剖视图。
具体实施方式
在下文中，将参照附图详细描述发明构思的实施例。
图1是示出根据发明构思的一些实施例的半导体封装件的平面图。图2是沿着图1的线I-I'截取的剖视图。
参照图1和图2，半导体封装件1000可以包括下基底100、位于下基底100上的上基底210、位于下基底100与上基底210之间的模制层240、位于下基底100与模制层240之间的缓冲层260、设置在上基底210上的多个半导体芯片300、以及设置在上基底210与多个半导体芯片300之间的互连层220。
上基底210可以具有彼此背对的第一表面210a和第二表面210b。上基底210可以以上基底210的第二表面210b面对下基底100的顶表面100U的这样的方式设置在下基底100上。多个半导体芯片300可以设置在上基底210的第一表面210a上，并且互连层220可以设置在上基底210的第一表面210a与多个半导体芯片300之间。缓冲层260可以设置在上基底210的第二表面210b与下基底100之间，并且模制层240可以设置在上基底210的第二表面210b与缓冲层260之间。在示例性实施例中，缓冲层260可以包括与模制层240接触的第一表面和与缓冲层260的第一表面背对的第二表面。将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或结合到所述另一元件或者在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
上基底210和互连层220可以被称为中介体基底200。互连层220可以包括设置在上基底210的第一表面210a上的金属互连线222、位于金属互连线222上的第一导电垫224、以及覆盖金属互连线222和第一导电垫224的互连绝缘层223。金属互连线222中的最上面的金属互连线222可以连接到第一导电垫224，并且互连绝缘层223可以暴露第一导电垫224的顶表面。
上基底210可以是例如硅基底。多个贯穿电极250可以设置在上基底210中，并且可以连接到金属互连线222中的最下面的金属互连线222。多个贯穿电极250中的每个可以穿透上基底210，并且可以连接到金属互连线222中的对应的金属互连线222。多个贯穿电极250中的每个可以延伸到模制层240中，以穿透模制层240。多个贯穿电极250可以包括导电材料(例如，铜(Cu))。绝缘衬里252可以设置在上基底210与多个贯穿电极250中的每个之间。在一些实施例中，绝缘衬里252可以在模制层240与多个贯穿电极250中的每个之间延伸。绝缘衬里252可以包括绝缘材料。
在一些实施例中，绝缘层230可以设置在上基底210的第二表面210b与模制层240之间。例如，绝缘层230可以包括氧化硅和/或氮化硅。多个贯穿电极250中的每个可以穿透绝缘层230，并且可以延伸到模制层240中。绝缘衬里252可以在绝缘层230与多个贯穿电极250中的每个之间延伸。
模制层240可以是或者可以包括其热膨胀系数大于上基底210的热膨胀系数的绝缘材料。模制层240可以包括填料(例如，二氧化硅)。例如，模制层240可以包括包含填料(例如，二氧化硅)的环氧模塑料(EMC)。模制层240可以覆盖多个贯穿电极250中的每个的侧壁的一部分。在一些实施例中，绝缘衬里252可以设置在模制层240与多个贯穿电极250中的每个的侧壁之间。
上基底210和模制层240中的每个可以具有在垂直于上基底210的第一表面210a的第一方向D1上的厚度。模制层240的厚度240T可以比上基底210的厚度210T小。例如，上基底210的厚度210T可以具有在从约30μm至约110μm的范围内的值，模制层240的厚度240T可以具有在从约5μm至约100μm的范围内的值。绝缘层230可以具有在第一方向D1上的厚度230T，并且绝缘层230的厚度230T可以比模制层240的厚度240T小。例如，绝缘层230的厚度230T可以具有在从约1μm至约2μm的范围内的值。互连层220可以具有在第一方向D1上的厚度。例如，互连层220的厚度可以具有在从约10μm至约20μm的范围内的值。诸如“约”或“大约”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、大小、方位或布局。例如，从“约0.1至约1”的范围可以包括诸如约0.1周围的0％至5％偏差和约1周围的0％至5％偏差的范围，特别是如果这种偏差保持与所列范围的效果相同的效果。
例如，缓冲层260可以包括光敏绝缘材料(例如，光可成像电介质(PID))。缓冲层260可以具有在第一方向D1上的厚度260T，并且缓冲层260的厚度260T可以比模制层240的厚度240T小。绝缘层230的厚度230T可以比缓冲层260的厚度260T小。例如，缓冲层260的厚度260T可以具有在从约3μm至约7μm范围内的值。
在一些实施例中，第二导电垫264可以设置在模制层240与缓冲层260之间。在示例性实施例中，第二导电垫264可以掩埋在缓冲层260中并且与缓冲层260的第一表面相邻。多个贯穿电极250中的每个可以穿透模制层240，以连接到第二导电垫264中的对应的第二导电垫264。在一些实施例中，第二导电垫264的尺寸(或间距)可以比第一导电垫224的尺寸(或间距)大。缓冲层260可以覆盖第二导电垫264，并且可以在第二导电垫264之间延伸，以与模制层240接触。
多个凸块270可以设置在下基底100与缓冲层260之间。多个凸块270可以设置在缓冲层260上，并且可以与模制层240间隔开。在一些实施例中，多个凸块270中的每个可以延伸到缓冲层260中，并且可以连接到第二导电垫264中的对应的第二导电垫264。多个凸块270中的每个可以通过对应的第二导电垫264电连接到多个贯穿电极250中的对应的贯穿电极250。多个凸块270中的每个可以包括导电材料，并且可以具有焊球形状、凸块形状和柱形状中的至少一种形状。在示例性实施例中，多个凸块270中的每个可以包括头部和柱部。每个凸块270的柱部可以从头部延伸到缓冲层260中，以与对应的第二导电垫264接触。每个凸块270的头部可以连接到其柱部，并且可以设置在缓冲层260的第二表面上。
下基底100可以包括与下基底100的顶表面100U相邻的第一下基底垫110和与下基底100的底表面100L相邻的第二下基底垫120。第一下基底垫110和第二下基底垫120可以包括导电材料。在一些实施例中，下基底100可以是印刷电路板(PCB)。外部端子130可以设置在下基底100的底表面100L上，并且可以分别连接到第二下基底垫120。多个凸块270可以分别连接到第一下基底垫110中的对应的第一下基底垫110。第一下基底垫110可以通过设置在下基底100中的内部互连线(未示出)电连接到第二下基底垫120。
下底部填充层280可以设置在下基底100与缓冲层260之间，并且可以填充多个凸块270之间的空间。下底部填充层280可以包括诸如环氧树脂的绝缘聚合物材料。
多个半导体芯片300可以设置在上基底210的第一表面210a上的互连层220上。多个半导体芯片300可以在与上基底210的第一表面210a平行的第二方向D2上在互连层220上彼此水平间隔开。多个半导体芯片300中的每个的第一表面300S可以面对上基底210的第一表面210a。多个半导体芯片300中的每个可以包括与多个半导体芯片300中的每个的第一表面300S相邻的电路层310。电路层310可以包括多个晶体管，以形成集成电路。
多个半导体芯片300中的每个可以包括与多个半导体芯片300中的每个的第一表面300S相邻的芯片垫320。芯片垫320可以包括导电材料。芯片垫320可以连接到第一导电垫224中的对应的第一导电垫224。在一些实施例中，连接凸块330可以设置在芯片垫320与第一导电垫224之间。芯片垫320中的每个可以通过连接凸块330中的对应的连接凸块330连接到对应的第一导电垫224。连接凸块330中的每个可以包括导电材料，并且可以具有焊球形状、凸块形状和柱形状中的至少一种形状。
在一些实施例中，上底部填充层340可以设置在互连层220与多个半导体芯片300中的每个的第一表面300S之间。上底部填充层340可以局部地设置在多个半导体芯片300中的每个的第一表面300S上，并且可以填充连接凸块330之间的空间。上底部填充层340可以包括诸如环氧树脂的绝缘聚合物材料。在某些实施例中，与图2中不同，可以省略连接凸块330和上底部填充层340。芯片垫320可以与对应的第一导电垫224接触并且直接接合到对应的第一导电垫224。
在一些实施例中，多个半导体芯片300可以是相同种类的半导体芯片。例如，多个半导体芯片300可以对应于存储器芯片、逻辑芯片、应用处理器(AP)芯片或片上系统(SOC)。在某些实施例中，多个半导体芯片300可以包括彼此不同种类的半导体芯片。例如，多个半导体芯片300可以包括从由存储器芯片、逻辑芯片、应用处理器(AP)芯片和片上系统(SOC)组成的组中选择的不同的半导体芯片。在某些实施例中，多个半导体芯片300中的至少一个可以是高带宽存储器(HBM)芯片，所述高带宽存储器(HBM)芯片包括在垂直于上基底210的第一表面210a的第一方向D1上堆叠的多个存储器芯片。
多个半导体芯片300中的每个可以通过芯片垫320、对应的连接凸块330和对应的第一导电垫224电连接到金属互连线222。多个半导体芯片300中的每个可以通过对应的金属互连线222和对应的贯穿电极250电连接到下基底100。多个半导体芯片300可以通过互连层220中的金属互连线222彼此电连接。
当金属互连线222被设置在互连层220中并且贯穿电极250被设置在上基底210中时，由于金属互连线222与贯穿电极250之间的结构不平衡而可能发生中介体基底200的翘曲。例如，贯穿电极250的分布图案和金属互连线222的分布图案可以彼此不同，并且分布图案的这种差异可能导致中介体基底200的翘曲。
根据发明构思的实施例，互连层220可以设置在上基底210的第一表面210a上，并且模制层240可以设置在上基底210的第二表面210b上。模制层240可以包括其热膨胀系数大于上基底210的热膨胀系数的绝缘材料，并且由此可减小中介体基底200的翘曲。模制层240可以包括填料(例如，二氧化硅)。可以根据模制层240中的填料的量来调节模制层240的热膨胀系数。因此，可以容易地调节中介体基底200的翘曲。
此外，缓冲层260可以设置在上基底210的第二表面210b上，并且模制层240可以设置在上基底210的第二表面210b与缓冲层260之间。多个凸块270可以设置在缓冲层260上，以与模制层240间隔开。缓冲层260可以减小施加到多个凸块270的应力。
结果，可以容易地控制翘曲，并且可以提供具有优异可靠性的半导体封装件。
图3至图8是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。在下文中，为了易于且便于解释的目的，将省略对与参照图1和图2提到的半导体封装件1000中的特征相同的特征的描述。
参照图3，可以在上基底210中形成多个贯穿电极250和多个绝缘衬里252。例如，形成多个贯穿电极250和多个绝缘衬里252的步骤可以包括：形成穿透上基底210的一部分的通孔250H；在上基底210的第一表面210a上形成填充每个通孔250H的一部分的绝缘衬里层；在绝缘衬里层上形成填充每个通孔250H的其余部分的电极层；以及使电极层和绝缘衬里层平坦化以暴露上基底210的第一表面210a。每个通孔250H可以从上基底210的第一表面210a朝向上基底210的初步第二表面210b-P延伸，并且可以与上基底210的第二表面210b间隔开。可以通过平坦化工艺在通孔250H中局部地形成多个贯穿电极250和多个绝缘衬里252。多个绝缘衬里252中的每个可以设置在上基底210与多个贯穿电极250中的每个之间。
参照图4，可以在上基底210的第一表面210a上形成互连层220。形成互连层220的步骤可以包括：在上基底210的第一表面210a上形成金属互连线222；在金属互连线222上形成第一导电垫224；以及形成覆盖金属互连线222和第一导电垫224的互连绝缘层223。
可以对上基底210的初步第二表面210b-P执行第一蚀刻工艺。可以通过第一蚀刻工艺选择性地蚀刻上基底210的一部分，因此，多个贯穿电极250中的每个的一部分和多个绝缘衬里252中的每个的一部分可以从上基底210的第二表面210b突出。在一些实施例中，初步绝缘层230-P可以形成在上基底210的第二表面210b上，并且可以覆盖多个贯穿电极250中的每个的突出部分和多个绝缘衬垫252中的每个的突出部分。可以使用例如化学气相沉积(CVD)工艺形成绝缘层230。
参照图5，可以对上基底210的第二表面210b执行第二蚀刻工艺。可以通过第二蚀刻工艺选择性地蚀刻初步绝缘层230-P的一部分，因此，多个贯穿电极250中的每个的一部分和多个绝缘衬里252中的每个的一部分可以从绝缘层230突出。在某些实施例中，与附图不同，可以省略绝缘层230的形成和第二蚀刻工艺。
可以在上基底210的第二表面210b上形成初步模制层240-P，并且初步模制层240-P可以覆盖绝缘层230、多个贯穿电极250中的每个的突出部分和多个绝缘衬里252中的每个的突出部分。初步模制层240-P可以由具有比上基底210的热膨胀系数大的热膨胀系数的绝缘材料形成，并且可以包括填料(例如，二氧化硅)。
参照图6，可以对初步模制层240-P执行研磨工艺。可以通过研磨工艺去除初步模制层240-P的一部分、多个贯穿电极250中的每个的一部分和多个绝缘衬里252中的每个的一部分。因此，可以暴露多个贯穿电极250中的每个的端部和多个绝缘衬里252中的每个的端部。
参照图7，根据一些实施例，可以在模制层240的接地表面上形成第二导电垫264。第二导电垫264中的每个可以覆盖多个贯穿电极250中的每个的端部。可以在模制层240的接地表面上形成缓冲层260，并且缓冲层260可以覆盖第二导电垫264。缓冲层260可以在第二导电垫264之间延伸，以与模制层240接触。
可以在上基底210的第二表面210b上的缓冲层260上形成多个凸块270。例如，形成多个凸块270的步骤可以包括去除缓冲层260的一部分以形成暴露第二导电垫264中的每个的一部分的凹进。多个凸块270中的每个可以形成为填充凹进，并且可以连接到对应的第二导电垫264。
上基底210、互连层220、绝缘层230、模制层240、缓冲层260、多个贯穿电极250、多个绝缘衬里252、第二导电垫264和多个凸块270可以构成堆叠结构SS。
参照图8，可以将堆叠结构SS安装在下基底100上。下基底100可以包括与下基底100的顶表面100U相邻的第一下基底垫110和与下基底100的底表面100L相邻的第二下基底垫120。可以以上基底210的第二表面210b面对下基底100的顶表面100U的这样的方式将堆叠结构SS设置在下基底100上。可以使多个凸块270连接到第一下基底垫110中的对应的第一下基底垫110。在示例性实施例中，每个凸块270可以连接到第一下基底垫110中的对应的第一下基底垫110。
可以在下基底100与缓冲层260之间形成下底部填充层280。可以形成下底部填充层280以填充多个凸块270之间的空间。外部端子130可以设置在下基底100的底表面100L上，并且可以分别连接到第二下基底垫120。
再次参照图1和图2，可以在第一导电垫224上形成连接凸块330。连接凸块330中的每个可以形成在第一导电垫224中的对应的第一导电垫224上，并且可以连接到对应的第一导电垫224。
可以将多个半导体芯片300设置在上基底210的第一表面210a上，并且可以将多个半导体芯片300安装在互连层220上。多个半导体芯片300中的每个可以包括芯片垫320，并且芯片垫320可以设置为与多个半导体芯片300中的每个的第一表面300S相邻。可以以芯片垫320与连接凸块330中的对应的连接凸块330接触的这样方式将多个半导体芯片300中的每个设置在互连层220上。在示例性实施例中，每个芯片垫320可以与连接凸块330中的对应的连接凸块330接触。多个半导体芯片300中的每个可以包括与多个半导体芯片300中的每个的第一表面300S相邻的电路层310。多个半导体芯片300可以在互连层220上彼此水平间隔开。
可以在互连层220与多个半导体芯片300中的每个的第一表面300S之间形成上底部填充层340。可以形成上底部填充层340，以填充连接凸块330之间的空间。
图9是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件1100的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1100与参照图1和图2描述的半导体封装件1000之间的不同之处。
参照图9，根据一些实施例，再分布层290可以设置在模制层240与缓冲层260之间。再分布层290可以包括再分布图案292和覆盖再分布图案292的再分布绝缘层293。再分布绝缘层293可以在再分布图案292之间延伸，以与模制层240接触。再分布图案292可以包括导电材料，并且再分布绝缘层293可以包括绝缘材料。多个贯穿电极250中的每个可以穿透模制层240，以连接到再分布图案292中的对应的再分布图案292。缓冲层260可以与模制层240间隔开，并使再分布层290置于缓冲层260与模制层240之间。
多个凸块270可以设置在下基底100与缓冲层260之间。多个凸块270可以设置在缓冲层260上，并且可以与模制层240间隔开。在一些实施例中，多个凸块270中的每个可以延伸到缓冲层260中，并且可以连接到再分布图案292中的对应的再分布图案292。多个凸块270中的每个可以通过对应的再分布图案292电连接到多个贯穿电极250中的对应的贯穿电极250。
图10是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。在下文中，为了易于且便于解释的目的，将主要描述本实施例与上面参照图1至图8描述的实施例之间的不同之处。
如参照图6所描述的，可以对如图5中所示的初步模制层240-P执行研磨工艺，因此可以去除初步模制层240-P的一部分、多个贯穿电极250中的每个的一部分和多个绝缘衬里252中的每个的一部分。因此，多个贯穿电极250中的每个的端部和多个绝缘衬里252中的每个的端部可以被暴露。
参照图10，可以在模制层240的接地表面上形成再分布层290。形成再分布层290的步骤可以包括在模制层240的接地表面上形成再分布图案292以及在模制层240的接地表面上形成覆盖再分布图案292的再分布绝缘层293。可以将再分布图案292形成为分别连接到多个贯穿电极250。再分布绝缘层293可以在再分布图案292之间延伸，以与模制层240接触。
可以在上基底210的第二表面210b上的再分布层290上形成缓冲层260。可以在上基底210的第二表面210b上的缓冲层260上形成多个凸块270。例如，形成多个凸块270的步骤可以包括去除缓冲层260的一部分以形成暴露再分布图案292中的对应的再分布图案292的凹进。多个凸块270中的每个可以形成为填充凹进，并且可以连接到对应的再分布图案292。
除了如上所述的不同处之外，根据本实施例的制造半导体封装件的方法可以与参照图1至图8描述的制造半导体封装件的方法基本相同。
图11是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件1200的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1200与参照图1和图2描述的半导体封装件1000之间的不同之处。
参照图11，根据一些实施例，可以省略第二导电垫264。多个凸块270可以设置在缓冲层260上，并且多个凸块270中的每个可以穿透缓冲层260，以直接连接到多个贯穿电极250中的对应的贯穿电极250。多个凸块270中的每个可以与对应的贯穿电极250接触。缓冲层260可以在多个凸块270之间与模制层240接触。
图12是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。在下文中，为了易于且便于解释的目的，将主要描述本实施例与上面参照图1至图8描述的实施例之间的不同之处。
如参照图6所描述的，可以对如图5中所示的初步模制层240-P执行研磨工艺，因此可以去除初步模制层240-P的一部分、多个贯穿电极250中的每个的一部分和多个绝缘衬里252中的每个的一部分。因此，多个贯穿电极250中的每个的端部和多个绝缘衬里252中的每个的端部可以被暴露。
参照图12，可以在模制层240的接地表面上形成缓冲层260。缓冲层260可以覆盖多个贯穿电极250中的每个的端部和多个绝缘衬里252中的每个的端部。可以在缓冲层260上形成多个凸块270。例如，形成多个凸块270的步骤可以包括去除缓冲层260的一部分以形成暴露多个贯穿电极250中的每个的端部的凹进。多个凸块270中的每个可以形成为填充凹进，并且可以直接连接到对应的贯穿电极250。
除了如上所述的不同处之外，根据本实施例的制造半导体封装件的方法可以与参照图1至图8描述的制造半导体封装件的方法基本相同。
图13是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件1300的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1300与参照图1和图2描述的半导体封装件1000之间的不同之处。
参照图13，多个贯穿电极250中的每个可以包括穿透上基底210的第一贯穿电极250a和穿透模制层240的第二贯穿电极250b。第一贯穿电极250a可以连接到金属互连线222中的最下面的金属互连线222，并且可以连接到第二贯穿电极250b。在一些实施例中，第一贯穿电极250a可以穿透绝缘层230，以直接连接到第二贯穿电极250b。将理解的是，尽管在此可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。除非上下文另外指出，否则这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开，例如用作命名惯例。因此，下面在说明书的一个部分中讨论的第一元件、第一组件、第一区域、第一层或第一部分可以在说明书的另一部分或权利要求中被命名为第二元件、第二组件、第二区域、第二层或第二部分而不脱离本发明的教导。另外，在某些情况下，即使术语在说明书中没有使用“第一”、“第二”等来描述，但是该术语在权利要求中仍然可以被称为“第一”或“第二”，以将不同的要求保护的元件彼此区分开。
绝缘衬里252可以设置在第一贯穿电极250a与上基底210之间。在一些实施例中，绝缘衬里252可以在第一贯穿电极250a与绝缘层230之间延伸。第一贯穿电极250a可以包括导电材料(例如，铜(Cu))。例如，第二贯穿电极250b可以包括与第一贯穿电极250a的导电材料相同的导电材料。可选地，第二贯穿电极250b可以包括与第一贯穿电极250a的导电材料不同的导电材料。
第一贯穿电极250a和第二贯穿电极250b中的每个可以具有在平行于上基底210的第一表面210a的第二方向D2上的宽度。第一贯穿电极250a的第一宽度W1可以小于第二贯穿电极250b的第二宽度W2(即，W1<W2)。第一贯穿电极250a和第二贯穿电极250b可以在垂直于上基底210的第一表面210a的第一方向D1上彼此叠置。第二贯穿电极250b可以与第一贯穿电极250a接触，并且可以与绝缘衬里252的最底表面接触。模制层240可以与第二贯穿电极250b的侧壁接触。
第二贯穿电极250b可以穿透模制层240，以连接到第二导电垫264中的对应的第二导电垫264。第二贯穿电极250b可以通过对应的第二导电垫264电连接到多个凸块270中的对应的凸块270。
图14至图16是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。在下文中，为了易于且解释的目的，将主要描述本实施例与上面参照图1至图8描述的实施例之间的不同之处。
参照图14，可以在上基底210中形成多个第一贯穿电极250a和多个绝缘衬里252。可以在上基底210的第一表面210a上形成互连层220，并且可以在上基底210的第二表面210b上形成绝缘层230。多个第一贯穿电极250a、多个绝缘衬里252、互连层220和绝缘层230可以通过与参照图3和图4描述的形成多个贯穿电极250、多个绝缘衬里252、互连层220和绝缘层230的方法基本相同的方法形成。
可以对绝缘层230执行研磨工艺，并且可以通过研磨工艺去除绝缘层230的一部分、多个第一贯穿电极250a中的每个的一部分和多个绝缘衬里252中的每个的一部分。因此，可以暴露多个第一贯穿电极250a中的每个的端部和多个绝缘衬里252中的每个的端部。
参照图15，可以在绝缘层230的接地表面上形成多个第二贯穿电极250b。例如，形成多个第二贯穿电极250b的步骤可以包括在绝缘层230上沉积导电层以及使导电层图案化。可以在绝缘层230的接地表面上形成模制层240，并且可以使模制层240覆盖多个第二贯穿电极250b。在一些实施例中，可以对模制层240执行附加的研磨工艺，并且可以通过附加的研磨工艺暴露多个第二贯穿电极250b的端部。
参照图16，可以在模制层240上形成第二导电垫264，并且第二导电垫264中的每个可以覆盖多个第二贯穿电极250b中的对应的第二贯穿电极250b的端部。在示例性实施例中，第二导电垫264中的每个可以与多个第二贯穿电极250b中的对应的第二贯穿电极250b的端部接触。可以在模制层240上形成缓冲层260，并且可以使缓冲层260覆盖第二导电垫264。可以在缓冲层260上形成多个凸块270。多个凸块270中的每个可以延伸到缓冲层260中，以连接到第二导电垫264中的对应的第二导电垫264。
除了如上所述的不同处之外，根据本实施例的制造半导体封装件的方法可以与参照图1至图8描述的制造半导体封装件的方法基本相同。
图17是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件1400的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1400与参照图1和图2描述的半导体封装件1000之间的不同之处。
参照图17，半导体封装件1400可以进一步包括设置在上基底210的第一表面210a上的上模制层350。上模制层350可以设置在互连层220上，并且可以覆盖多个半导体芯片300。在一些实施例中，上模制层350可以包括与模制层240的材料相同的材料。在某些实施例中，上模制层350可以包括与模制层240的材料不同的材料。上模制层350可以包括绝缘材料(例如，环氧模塑料)。
图18是与图1的线I-I'对应的以示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。在下文中，为了易于且便于解释的目的，将主要描述本实施例与上面参照图1至图8描述的实施例之间的不同之处。
可以如参照图3至图7所描述地形成上基底210、互连层220、绝缘层230、模制层240、缓冲层260、多个贯穿电极250、多个绝缘衬里252、第二导电垫264和多个凸块270。上基底210、互连层220、绝缘层230、模制层240、缓冲层260、多个贯穿电极250、多个绝缘衬里252、第二导电垫264和多个凸块270可以构成堆叠结构SS。
参照图18，可以将堆叠结构SS设置在载体基底CA上。可以以上基底210的第二表面210b面对载体基底CA的这样的方式将堆叠结构SS设置在载体基底CA上。
可以在第一导电垫224上形成连接凸块330，并且连接凸块330中的每个可以连接到第一导电垫224中的对应的第一导电垫224。
可以将多个半导体芯片300设置在上基底210的第一表面210a上，并且可以将多个半导体芯片300安装在互连层220上。多个半导体芯片300中的每个可以包括与多个半导体芯片300中的每个的第一表面300S相邻设置的芯片垫320。可以以芯片垫320与连接凸块330中的对应的连接凸块330接触的这样的方式将多个半导体芯片300中的每个设置在互连层220上。在示例性实施例中，每个芯片垫320可以与连接凸块330中的对应的连接凸块330接触。多个半导体芯片300可以在互连层220上彼此水平间隔开。
可以在互连层220与多个半导体芯片300中的每个的第一表面300S之间形成上底部填充层340，并且可以使上底部填充层340填充连接凸块330之间的空间。可以在互连层220上形成上模制层350以覆盖多个半导体芯片300。
再次参照图17，可以从堆叠结构SS去除载体基底CA。此后，可以将其上安装有多个半导体芯片300的堆叠结构SS安装在下基底100上。
除了如上所述的不同处之外，根据本实施例的制造半导体封装件的方法可以与参照图1至图8描述的制造半导体封装件的方法基本相同。
图19是与图1的线I-I'对应的以示出根据发明构思的一些实施例的半导体封装件1500的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1500与参照图1和图2描述的半导体封装件1000之间的不同之处。
参照图19，半导体封装件1500可以进一步包括设置在下基底100上的散热结构500。散热结构500可以设置在下基底100的顶表面100U上，并且参照图1和图2描述的半导体封装件1000的组件可以设置在散热结构500内部。在示例性实施例中，可以在散热结构与下基底100的顶表面100U之间形成空间，并且参照图1和图2描述的半导体封装件1000的组件可以设置在该空间中。散热结构500可以包括导热材料。导热材料可以包括金属(例如，铜和/或铝)或者含碳材料(例如，石墨烯、石墨和/或碳纳米管)。例如，散热结构500可以包括单个金属层或者多个堆叠的金属层。本发明不限于此。在示例性实施例中，散热结构500可以包括散热器或热管。对于其它示例，散热结构500可以使用水冷却方法。
半导体封装件1500还可以包括设置在散热结构500与多个半导体芯片300中的每个之间的导热层510。导热层510可以包括热界面材料(TIM)。热界面材料(TIM)可以包括例如聚合物和导热颗粒。导热颗粒可以分散在聚合物中。从多个半导体芯片300产生的热量可以通过导热层510被传递到散热结构500。
图20是示出根据发明构思的一些实施例的半导体封装件1600的剖视图。
参照图20，半导体封装件1600可以包括下基底100、位于下基底100上的下半导体芯片600、位于下基底100与下半导体芯片600之间的模制层240以及安装在下半导体芯片600上的多个上半导体芯片700。多个上半导体芯片700可以彼此竖直地堆叠。
下半导体芯片600可以具有彼此背对的第一表面600a和第二表面600b。下半导体芯片600可以以第二表面600b面对下基底100的顶表面100U的这样的方式设置在下基底100上。模制层240可以设置在下半导体芯片600的第二表面600b与下基底100之间。多个上半导体芯片700可以安装在下半导体芯片600的第一表面600a上。多个上半导体芯片700可以在垂直于下半导体芯片600的第一表面600a的第一方向D1上堆叠。下半导体芯片600可以包括与第一表面600a或第二表面600b相邻的电路层(未示出)。例如，下半导体芯片600可以是逻辑芯片，并且多个上半导体芯片700可以是诸如存储器芯片的相同种类的半导体器件。在本说明书中，下半导体芯片600可以用作图1和图2的上基底。
多个贯穿电极250可以设置在下半导体芯片600中。多个贯穿电极250中的每个可以穿透下半导体芯片600并且可以延伸到模制层240中以穿透模制层240。多个贯穿电极250中的每个可以包括穿透下半导体芯片600的第一贯穿电极250a和穿透模制层240的第二贯穿电极250b。在一些实施例中，第一贯穿电极250a可以直接连接到第二贯穿电极250b。第一贯穿电极250a可以包括导电材料(例如，铜(Cu))。例如，第二贯穿电极250b可以包括与第一贯穿电极250a的导电材料相同的导电材料。可选地，第二贯穿电极250b可以包括与第一贯穿电极250a的导电材料不同的导电材料。
第一贯穿电极250a和第二贯穿电极250b中的每个可以具有在平行于下半导体芯片600的第一表面600a的第二方向D2上的宽度。第一贯穿电极250a的第一宽度W1可以比第二贯穿电极250b的第二宽度W2小(即，W1<W2)。第一贯穿电极250a和第二贯穿电极250b可以在垂直于下半导体芯片600的第一表面600a的第一方向D1上彼此叠置。第二贯穿电极250b可以与第一贯穿电极250a接触，并且模制层240可以与第二贯穿电极250b的侧壁接触。
模制层240可以包括热膨胀系数大于下半导体芯片600的热膨胀系数的绝缘材料。模制层240可以包括填料(例如，二氧化硅)。例如，模制层240可以包括包含填料(例如，二氧化硅)的环氧模塑料(EMC)。
下半导体芯片600和模制层240中的每个可以具有在第一方向D1上的厚度。模制层240的厚度240T可以比下半导体芯片600的厚度600T小。例如，模制层240的厚度240T可以具有在从约5μm至约100μm的范围内的值。
多个凸块270可以设置在下基底100与模制层240之间。多个贯穿电极250中的每个可以穿透模制层240，以连接到多个凸块270中的对应的凸块270。例如，第二贯穿电极250b中的每个可以穿透模制层240，以连接到多个凸块270中的对应的凸块270。多个凸块270中的每个可以包括导电材料，并且可以具有焊球形状、凸块形状和柱形状中的至少一种形状。
下基底100可以包括与下基底100的顶表面100U相邻的第一下基底垫110和与下基底100的底表面100L相邻的第二下基底垫120。外部端子130可以设置在下基底100的底表面100L上，并且可以分别连接到第二下基底垫120。多个凸块270可以分别连接到第一下基底垫110。下半导体芯片600可以通过多个贯穿电极250和多个凸块270电连接到下基底100。下基底100可以与参照图1和图2描述的下基底100基本相同。
下底部填充层280可以设置在下基底100与模制层240之间，并且可以填充多个凸块270之间的空间。下底部填充层280可以包括诸如环氧树脂的绝缘聚合物材料。
多个上半导体芯片700可以通过贯穿过孔710和上凸块720彼此电连接。在示例性实施例中，在最上面的上半导体芯片700中没有设置贯穿过孔，并且贯穿过孔710可以设置在其余的上半导体芯片700中的每个中。上凸块720可以设置在多个上半导体芯片700之间以及下半导体芯片600与多个上半导体芯片700中的最下面的上半导体芯片700之间。上凸块720可以连接到贯穿过孔710。
多个贯穿电极250可以连接到设置在最下面的上半导体芯片700与下半导体芯片600之间的上凸块720中的对应的上凸块720。例如，第一贯穿电极250a中的每个可以连接到上凸块720中的对应的上凸块720。因此，最下面的上半导体芯片700可以电连接到下半导体芯片600。多个上半导体芯片700可以通过贯穿过孔710、上凸块720、多个贯穿电极250和多个凸块270电连接到下基底100。
附加底部填充层730可以设置在多个上半导体芯片700之间以及下半导体芯片600与多个上半导体芯片700中的最下面的上半导体芯片700之间。附加底部填充层730可以填充上凸块720之间的空间。附加底部填充层730可以包括诸如环氧树脂的绝缘聚合物材料。
附加模制层750可以设置在下半导体芯片600的第一表面600a上，并且可以覆盖多个上半导体芯片700的侧壁。在一些实施例中，附加模制层750可以包括与模制层240的材料相同的材料。在某些实施例中，附加模制层750可以包括与模制层240的材料不同的材料。附加模制层750可以包括绝缘材料(例如，环氧模塑料)。
根据本实施例，多个上半导体芯片700可以安装在下半导体芯片600的第一表面600a上，并且模制层240可以设置在下半导体芯片600的第二表面600b上。模制层240可以包括热膨胀系数大于下半导体芯片600的热膨胀系数的绝缘材料，从而减少可能由下半导体芯片600与多个上半导体芯片700之间的结构不平衡引起的下半导体芯片600的翘曲。模制层240可以包括填料(例如，二氧化硅)，因此可以容易地调节模制层240的热膨胀系数。结果，可以容易地调节下半导体芯片600的翘曲。
图21是示出根据发明构思的一些实施例的半导体封装件1700的剖视图。在下文中，为了易于且便于解释的目的，将主要描述半导体封装件1700与参照图20描述的半导体封装件1600之间的不同之处。
参照图21，下半导体芯片600可以包括与第二表面600b相邻的下互连层620。下互连层620可以包括与第二表面600b相邻的下金属互连线622和覆盖下金属互连线622的下互连绝缘层623。下半导体芯片600可以包括与第一表面600a相邻的电路层(未示出)。
多个第一贯穿电极250a可以设置在下半导体芯片600中。多个第一贯穿电极250a中的每个可以穿透下半导体芯片600，以连接到下金属互连线622中的对应的下金属互连线622。多个第二贯穿电极250b可以设置在模制层240中。多个第二贯穿电极250b中的每个可以穿透模制层240，以连接到下金属互连线622中的对应的下金属互连线622。下互连层620可以设置在多个第一贯穿电极250a与多个第二贯穿电极250b之间。多个第一贯穿电极250a可以通过下互连层620连接到多个第二贯穿电极250b。多个第一贯穿电极250a中的每个可以与多个第二贯穿电极250b中的对应的第二贯穿电极250b竖直叠置。然而，本发明不限于此。在示例性实施例中，多个第二贯穿电极250b中的至少一个不与多个第一贯穿电极250a中的对应的第一贯穿电极250a竖直叠置。
多个第一贯穿电极250a可以连接到上凸块720。最下面的上半导体芯片700可以经由多个第一贯穿电极250a与上凸块720之间的那些连接电连接到下半导体芯片600。多个上半导体芯片700可以通过贯穿过孔710、上凸块720、多个第一贯穿电极250a、下金属互连线622、多个第二贯穿电极250b和多个凸块270电连接到下基底100。
除了如上所述的不同处之外，根据本实施例的半导体封装件1700的其它组件和特征可以与参照图20描述的半导体封装件1600的对应组件和特征基本相同。
根据发明构思的实施例，多个半导体芯片可以安装在上基底的第一表面上，并且模制层可以设置在上基底的第二表面上。模制层可以包括其热膨胀系数大于上基底的热膨胀系数的绝缘材料，因此可以减少半导体封装件的翘曲。模制层可以包括填料(例如，二氧化硅)，因此可以容易地调节模制层的热膨胀系数。因此，可以容易地调节半导体封装件的翘曲。
此外，缓冲层可以设置在上基底的第二表面上，并且多个凸块可以设置在缓冲层上以与模制层间隔开。缓冲层可以减小施加到多个凸块的应力。
结果，可以容易地控制翘曲，并且可以提供具有优异可靠性的半导体封装件。
尽管已经参照示例实施例描述了发明构思，但是对于本领域技术人员明显的是，可以在不脱离发明构思的精神和范围的情况下进行各种改变和修改。因此，应该理解的是，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将由权利要求及其等同物的最广泛允许的解释来确定，并且不应受前述描述的约束或限制。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
上基底，具有彼此背对的第一表面和第二表面；
半导体芯片，位于上基底的第一表面上；
缓冲层，位于上基底的第二表面上；
模制层，位于上基底的第二表面与缓冲层之间；
多个贯穿电极，穿透上基底和模制层；
互连层，位于上基底的第一表面与半导体芯片之间，并且被构造为将半导体芯片电连接到所述多个贯穿电极；以及
多个凸块，设置在缓冲层上，与模制层间隔开，并且电连接到所述多个贯穿电极，
其中，模制层包括热膨胀系数大于上基底的热膨胀系数的绝缘材料。
2.根据权利要求1所述的半导体封装件，
其中，模制层包括二氧化硅。
3.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
绝缘衬里，覆盖所述多个贯穿电极中的每个的第一部分的侧壁，
其中，所述多个贯穿电极中的每个的第一部分穿透上基底。
4.根据权利要求3所述的半导体封装件，
其中，绝缘衬里还覆盖所述多个贯穿电极中的每个的第二部分的侧壁，并且
其中，所述多个贯穿电极中的每个的第二部分穿透模制层。
5.根据权利要求4所述的半导体封装件，所述半导体封装件还包括：
绝缘层，位于上基底的第二表面与模制层之间，
其中，所述多个贯穿电极中的每个包括穿透绝缘层的第三部分，并且
其中，绝缘衬里还覆盖所述多个贯穿电极中的每个的第三部分的侧壁。
6.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
绝缘层，位于上基底的第二表面与模制层之间，
其中，所述多个贯穿电极中的每个穿透绝缘层，并且
其中，绝缘层的厚度比模制层的厚度小。
7.根据权利要求1所述的半导体封装件，
其中，模制层的厚度比上基底的厚度小。
8.根据权利要求1所述的半导体封装件，
其中，缓冲层包括与模制层接触的第一表面和与缓冲层的第一表面背对的第二表面，
其中，所述多个凸块中的每个包括头部和柱部，
其中，所述柱部从所述头部延伸到缓冲层中，并且连接到所述多个贯穿电极中的对应的贯穿电极，并且
其中，所述头部连接到所述柱部，并且设置在缓冲层的第二表面上。
9.根据权利要求8所述的半导体封装件，所述半导体封装件还包括：
多个导电垫，被掩埋在缓冲层中，并且与缓冲层的第一表面相邻，
其中，所述多个凸块中的每个的柱部通过所述多个导电垫中的对应的导电垫连接到对应的贯穿电极。
10.根据权利要求9所述的半导体封装件，
其中，缓冲层的一部分水平地设置在所述多个导电垫之间，并且与模制层接触。
11.根据权利要求8所述的半导体封装件，所述半导体封装件还包括：
再分布层，设置在模制层与缓冲层之间，
其中，再分布层包括多个再分布图案，并且
其中，所述多个凸块中的每个通过所述多个再分布图案中的至少一个再分布图案连接到对应的贯穿电极。
12.根据权利要求8所述的半导体封装件，
其中，所述多个凸块中的每个的柱部与所述多个贯穿电极中的对应的贯穿电极接触。
13.根据权利要求1所述的半导体封装件，
其中，所述多个贯穿电极中的每个包括：
第一贯穿电极，穿透上基底；以及
第二贯穿电极，穿透模制层，
其中，第一贯穿电极具有在平行于上基底的第一表面的第一方向上的第一宽度，
其中，第二贯穿电极具有在第一方向上的第二宽度，并且
其中，第二贯穿电极的第二宽度比第一贯穿电极的第一宽度大。
14.根据权利要求13所述的半导体封装件，
其中，第一贯穿电极和第二贯穿电极在垂直于上基底的第一表面的方向上彼此叠置。
15.根据权利要求13所述的半导体封装件，
其中，第一贯穿电极连接到互连层中的多条金属互连线中的对应的金属互连线，并且
其中，第二贯穿电极连接到所述多个凸块中的对应的凸块。
16.根据权利要求1所述的半导体封装件，
其中，半导体芯片通过互连层中的多条金属互连线电连接到所述多个贯穿电极。
17.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
上模制层，在上基底的第一表面上覆盖半导体芯片。
18.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
下基底，与上基底的第二表面间隔开，模制层、缓冲层和所述多个凸块置于下基底与上基底的第二表面之间，
其中，下基底包括多个下基底垫，并且
其中，所述多个凸块连接到所述多个下基底垫。
19.根据权利要求18所述的半导体封装件，所述的半导体封装件还包括：
散热结构，设置在下基底上，以在散热结构与下基底之间形成空间，
其中，半导体芯片、互连层、上基底、模制层、缓冲层、所述多个凸块和所述多个贯穿电极设置在散热结构与下基底之间的空间内部。
20.一种半导体封装件，所述半导体封装件包括：
下基底；
上基底，位于下基底上；
多个半导体芯片，安装在上基底上；
互连层，位于上基底与所述多个半导体芯片之间，所述多个半导体芯片连接到互连层中的多条金属互连线；
模制层，位于上基底与下基底之间；
缓冲层，位于模制层与下基底之间，其中，缓冲层包括与模制层接触的第一表面和与缓冲层的第一表面背对的第二表面；
多个凸块，设置在模制层与下基底之间，并且连接到下基底；以及
多个贯穿电极，穿透上基底和模制层，
其中，所述多个凸块中的每个包括头部和柱部，
其中，所述柱部从所述头部延伸到缓冲层中，并且连接到所述多个贯穿电极中的对应的贯穿电极，
其中，所述头部连接到所述柱部，并且设置在缓冲层的第二表面上，并且
其中，模制层包括热膨胀系数大于上基底的热膨胀系数的绝缘材料。
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