CN111916405A - 具有粘性强化层的半导体结构 - Google Patents

具有粘性强化层的半导体结构 Download PDF

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Abstract

本公开提供一种具有粘性强化层的半导体结构，具有多个中间晶粒以及一封装胶层。所述多个中间晶粒叠置在一基础晶粒上，其中该基础晶粒的多个边缘区域暴露。配置该封装胶层以覆盖所述多个中间晶粒的侧表面，和该基础晶粒的所述多个暴露的边缘区域的一表面一样。该基础晶粒的所述多个边缘区域的该表面具有一粘性强化层。

Description

具有粘性强化层的半导体结构
技术领域
本公开主张2019/05/09申请的美国正式申请案第16/407,753号的优先权及益处，美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体产业通过在最小特征尺寸的连续缩小，以持续改善不同电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度(integration density)，而所述最小特征尺寸是允许更多的元件整合在一给定区域中。在多功能电子系统的发展以及更小电子系统或产品的较大存储容量上，非常需要多芯片叠置封装(Multi-chip stacked packaging)技术及/或系统级封装(system in package)技术。除此之外，为了达到一快速信号传送速度，需要一高带宽的解决方案(bandwidth solution)。虽然多个芯片叠置在一半导体结构中，但许多努力已专注在缩小半导体结构的尺寸。当封装尺寸缩小时，就需要处理层离缺陷(delamination defect)，而层离缺陷是在半导体结构的封装胶(encapsulant)从所述多个半导体晶粒分离处。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括多个中间晶粒(intermediate dies)以及一封装胶层(encapsulant layer)。所述多个中间晶粒叠置在一基础晶粒(base die)上，其中暴露该基础晶粒的多个边缘区域(edge regions)。该封装胶层配置来覆盖所述多个中间晶粒的侧表面，和该基础晶粒的所述多个暴露的边缘区域的一表面一样。其中该基础晶粒的所述多个边缘区域的该表面包括一粘性强化层(adhesionenhancement layer)。
依据本公开的一些实施例，该粘性强化层具有一或多个间隙(gaps)，该封装胶层至少部分地填满该一或多个间隙。
依据本公开的一些实施例，粘性强化层包括一亲水性材料(hydrophilicmaterial)。
依据本公开的一些实施例，该亲水性材料为二氧化硅(silicon dioxide)。
依据本公开的一些实施例，该粘性强化层包括一疏水性材料(hydrophobicmaterial)。
依据本公开的一些实施例，该疏水性材料选择地形成在该粘性强化层的多个不同部分上。
依据本公开的一些实施例，该疏水性材料为一碳基材料(carbon-basedmaterial)。
依据本公开的一些实施例，该基础晶粒的所述多个侧表面分别地垂直对准该封装胶层的外侧表面。
依据本公开的一些实施例，该基础晶粒与所述多个中间晶粒形成一高带宽存储器(high bandwidth memory，HBM)装置。
依据本公开的一些实施例，该基础晶粒与所述多个中间晶粒通过多个直通硅穿孔(through silicon vias，TSVs)而相互电性连接。
本公开的另一实施例提供一种半导体结构。该半导体结构包括一第一半导体结构、一互连层以及一半导体装置。该第一半导体结构包括多个中间晶粒以及一第一封装胶层，所述多个中间晶粒叠置在一基础晶粒上，其中暴露该基础晶粒的多个边缘部分，且该第一封装胶层配置来覆盖所述多个中间晶粒的所述多个侧表面，和该基础晶粒的所述多个暴露的边缘部分的一表面一样，其中该基础晶粒的所述多个边缘部分的该表面包括一粘性强化层。该第一半导体结构安装在该互连层上。该半导体装置配置在该互连层上，并在该第一半导体结构的旁边。该半导体结构还包括一第二封装胶层，覆盖该第一半导体结构与该半导体装置。
依据本公开的一些实施例，该粘性强化层具有一或多个间隙，该第一封装胶层至少部分地填满该一或多个间隙。
依据本公开的一些实施例，该粘性强化层包括一亲水性材料。
依据本公开的一些实施例，该亲水性材料为二氧化硅。
依据本公开的一些实施例，该粘性强化层包括一疏水性材料。
依据本公开的一些实施例，该疏水性材料选择地形成在该粘性强化层的多个不同部分上。
依据本公开的一些实施例，该疏水性材料为一碳基材料。
依据本公开的一些实施例，该基础晶粒的所述多个侧表面分别地垂直对准该第一封装胶层的外侧表面。
依据本公开的一些实施例，该基础晶粒与所述多个中间晶粒形成一高带宽存储器装置。
依据本公开的一些实施例，该基础晶粒与所述多个中间晶粒通过多个直通硅穿孔而相互电性连接。
由于该粘性强化层的材料的选择是取决于该封装胶层与半等体封装的设计特征，因此最佳化在该封装胶层与该基础晶粒之间的粘性强度。符合具有一亲水性粘性强化层的一亲水性封装胶层或是具有一疏水性粘性强化层的一疏水性封装胶层，是降低从该封装胶层分离以及造成一层离问题(delamination issue)的可能性。再者，通过在该粘性强化层中引入所述多个间隙以及形成切槽结构(trench structures)，是最大化该粘性界面面积(adhesion interface area)。该封装胶层可突伸进入所述多个切槽结构中，以当成用在半导体结构的锚固件(anchor)，借此最小化可能造成该层离问题的应力(stress)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体结构的剖视示意图。
图2为依据本公开一些实施例在图1中的K部分的放大示意图。
图3为依据本公开一些实施例在图1中的K部分的放大示意图。
图4为依据本公开一些实施例的一种半导体结构对应的一系统级封装(system-in-package)的剖视示意图。
图5为具有应用依据本公开一些实施例的至少一半导体结构的一存储卡(memorycard)的一电子系统(electronic system)的流程示意图。
图6为具有依据本公开一些实施例的至少一半导体结构的电子系统的流程示意图。
附图标记说明：
1 半导体结构
2 半导体结构
10 基础晶粒
10E 边缘区域
10S 侧表面
11 第一表面
11E 边缘表面
13 间隙
30 中间晶粒
30K 堆叠
30S 侧表面
30T 中间晶粒
40TS 顶表面
50 封装胶层
50S 外侧表面
60 切槽结构
60A 侧壁
60B 侧壁
60C 侧壁
100 粘性强化层
100' 粘性强化层
111 第一表面
112 第二表面
115 主动层
120 第一直通穿孔
131 连接端
132 连接端
133 第一导电粘着层
215 凸块连接结构
220 第二直通穿孔
261 连接端
263 第二导电粘着层
300 非导电粘着层
307S 顶表面
500 存储卡
510 存储器
520 存储器控制器
530 主机
600 电子系统
611 控制器
612 输入/输出装置
613 存储器
614 界面
615 总线
1200 互连层
1201 第一信号路径
1203 第二信号路径
1205 第三信号路径
1207 第六连接端
1300 半导体装置
1307 第五连接端
1400 第五连接端
1500 封装基底
1507 第七连接端
D 深度
DH 宽度
W 宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
本公开是针对一种半导体结构，该半导体结构具有堆叠芯片(staked chips)以及多个粘性强化层(adhesion enhancement layers)。为了能完全理解本公开，在下列的叙述中是提供详细的步骤以及结构。明显地，本公开的实现并不会限制所述技术领域中技术人员所已知的特定细节。除此之外，已知的结构与步骤并不会详细描述，而不会没必要地限制本公开。本公开的优选实施例是详述如下。然而，除了详细描述之外，本公开亦可广泛地实现在其他实施例中。本公开的范围并不会被详细叙述所限制，而是由权利要求所界定。
依据本公开的一些实施例，图1为依据本公开一些实施例的一种半导体结构的剖视示意图。如图1所示，一半导体结构1具有一基础晶粒10以及多个中间晶粒30，所述多个中间晶粒30叠置在基础晶粒10上。所述多个中间晶粒30可具有大致相同的一宽度，虽然在一些实施例中，基础晶粒10可具有一宽度，大于所述多个中间晶粒30的宽度。基础晶粒10的多个边缘区域10E可横向地在所述多个中间晶粒30的多个侧表面的那一边突伸。所述多个中间晶粒30是可垂直地叠置在基础晶粒10的一第一表面11上，以暴露基础晶粒10的所述多个边缘区域10E的边缘表面(edge surfaces)11E。举例来说，第一表面11是可为基础晶粒10的后侧表面(backside surface)。基础晶粒10的所述多个边缘表面11E为基础晶粒10的部分的第一表面11。
在一些实施例中，半导体结构1亦可具有一封装胶层50。封装胶层50是可配置来覆盖基础晶粒10的所述多个边缘表面11E以及所述多个中间晶粒30的一堆叠(stack)30K的多个侧表面(side surfaces)30S。封装胶层50是可配置来脱离中间晶粒堆叠30K所暴露的最上面的中间晶粒30T的一顶表面307S。由于封装胶层50脱离最上面的中间晶粒30T所暴露的顶表面307S，是可有效率地移除由所述多个中间晶粒30的操作所产生的热，以便维持半导体结构1的向效能。封装胶层50是可覆盖基础晶粒10的所述多个暴露的边缘区域10E的一顶表面。在一些实施例中，虽然图未示，但封装胶层50还可在一顶表面307S上延伸，以覆盖顶表面307S以及中间晶粒堆叠30K的所述多个侧表面30S。
当缩小半导体结构1的尺寸时，可减小封装胶层50的一宽度DH。封装胶层50的宽度DH可相对应在中间晶粒堆叠30K的该侧表面30S与封装胶层50的一外侧表面(outer sidesurface)50S之间的一距离。在一些实施例中，封装胶层50的外侧表面50S是可垂直地对准基础晶粒10的一侧表面10S。封装胶层50的外侧表面50S与基础晶粒10的侧表面10S可形成半导体结构1的一侧表面。据此，封装胶层50的宽度DH是可相对应基础晶粒10的边缘区域10E的一宽度。由于基础晶粒10的边缘区域10E的宽度可小于基础晶粒10的一全部宽度，因此相较于基础晶粒10的全部宽度，封装胶层50的宽度DH可为窄的。
基础晶粒10的所述多个侧表面11E可具有大致平坦的一轮廓(profile)。在一些例子中，是可将封装胶层50与基础晶粒10的所述多个边缘表面10E之间的一交界表面(interface surface)的平面区(planar area)缩到最小，以降低在封装胶层50与基础晶粒10之间的一粘性强度(adhesion strength)。若在封装胶层50与基础晶粒10的粘性强度降低，则封装胶层50不会稳固地固定到基础晶粒10。例如，基础晶粒10在某些时候基础晶粒10可变为与封装胶层50分离，导致在半导体结构1中的一层离问题。
在一些实施例中，基础晶粒10的所述多个边缘表面10S可具有一粘性强化层100。粘性强化层100所包括的多个特征(features)，增加在封装胶层50与基础晶粒10之间的接合强度(bonding strength)。
图2及图3为依据本公开一些实施例在图1中的K部分的放大示意图。如图2所示，基础晶粒10的边缘表面10S具有粘性强化层100。粘性强化层100的成分可取决于封装胶层50，和半导体结构1的其他设计特征一样。举例来说，在一些实施例中，粘性强化层100具有一亲水性材料，例如二氧化硅或其混合物，用以强化封装胶层50与基础晶粒10之间的接合强度。在此例中，由于封装胶层50亦可由一亲水性材料所制，因此二氧化硅粘性强化层100促进粘性，并可减轻半导体结构1的层离问题。可通过对基础晶粒10的所述多个边缘表面10S的硅进行氧化以形成在此例中的边缘表面10S的粘性强化层100，例如通过以基础晶粒10接触含臭氧的混合物(ozone-containing gas mixture)，或是以基处晶粒10接触含有水及臭氧的一液体溶液(liquid solution)。举例来说，所形成的粘性强化层100是可至少
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厚。可在封装胶层50涂敷到半导体结构1之前形成粘性强化层100。据此，粘性强化层100为一亲水性材料，所述亲水性材料具有高表面能(high surface energy)，其是可通过氧气残余物(oxygen residues)根本上终止。使用在这些例子中的封装胶层50是可由聚酰亚胺化合物(polyimide compounds)所组成，举例来说，例如双马来酰亚胺(bismaleimide，BMI)。用在封装胶层50的一适合材料的其他例子，包括使用在半导体制造的环氧胶(epoxyadhesives)，其是含有硅烷耦合剂(silane coupling agent)的至少一部分。使用在如此材料中的典型的硅烷化合物(silane compound)是由接合到一或多个羟基残余物(hydroxylresidues)以及一或多个碳氢链(hydrocarbon chains)的一硅原子(silicon atom)所组成。
在一些实施例中，二氧化硅粘性强化层100的形成可还结合封装胶层50的一固化工艺(curing process)，其可发生在回焊烘箱(solder reflow oven)、打线接合(wirebonding)机器，或在一优选温度用于应用的适合培养半导体结构1的任何设备。在一些实施例中，若封装胶体50由一含有硅烷的粘着剂所组成，在固化期间，亲水性二氧化硅粘性强化层100与封装胶层50发生反应，以提升粘性强度。在固化期间，封装胶层50的羟基群(hydroxyl groups)与粘性强化层100发生反应，以形成一硅烷氧基晶格(siloxylattice)，其是多个硅原子通过多个氧原子相互连接处。如此具有二氧化硅粘性强化层100的晶格形成可达到更快的反应次数(faster reaction times)以及更深的硅烷穿透(silane penetration)，因此降低半导体结构1的固化时间，于此同时，亦提升粘性强度。再者，亲水性二氧化硅粘性强化层100亦可避免基础晶粒100在自动半导体工艺中粘在拾取尖端(pick-up tip)，借此提升半导体结构1的良率(yield rate)。
理应注意的是，可使用用于氧化基础晶粒10的所述多个边缘表面10S的硅的其他适合工艺，和用于沉积粘性强化层100的二氧化硅一样，且在生产二氧化硅的所需厚度期间，本公开并不局限在任何特定工艺。再者，还理应注意的是，粘性强化层100可由其他亲水性材料所制，例如和氧气残余物一起而含有羟基的亲水性化合物。
在一些实施例中，封装胶层50可为一疏水性粘着剂(hydrophobic adhesive)，以便满足半导体结构1的一些应用。在这些实施例中，粘性强化层100可包含一疏水性材料，例如一碳基(carbon-based)材料。举例来说，疏水性粘性强化层100可包含终止在硅、碳(carbon)、锗(germanium)或其混合物的氢。可选择地在粘性强化层100的不同部分上形成疏水性材料以控制粘性强化层100的疏水性(hydrophobicity)，其取决于所使用的封装胶层50的类型以及半导体结构1的应用。粘性强化层100的疏水性材料可选择地形成在沿着基础晶粒10的所述多个边缘表面10S形成预定之间隔(intervals)、选择地沿着基础晶粒10的所述多个边缘表面10S以阶梯式方式(stepwise manner)所形成，或选择地依据所使用的封装胶层50的类型以及半导体结构1的应用以任何适当方法所形成。
理应注意的是，在一些实施例中，粘性强化层可具有一或多个间隙，封装胶层50可至少部分地填满所述一或多个间隙，以便增加在封装胶层50与基础晶粒10之间的一交界面积(interface area)，并提升粘性强度。
图3为依据本公开另一实施例在图1中的K部分的放大示意图。如图3所示，在粘性强化层100'中的所述多个间隙13由多个切槽结构60所形成。所述多个间隙13具有一宽度W，延伸或突伸进入所述多个切槽结构60中的封装胶层50至少部分地填满所述多个间隙13。突伸进入所述多个切槽结构60中的封装胶层50的所述多个部分可当作用于半导体结构1的锚固件，以将层离问题的可能性减到最小。举例来说，宽度W可在数十微米(micrometers)的等级上。所述多个切槽结构60具有一深度D，其可依据基础晶粒10的一厚度所决定。所述多个切槽结构60可在一方向延伸，所述方向与中间晶粒堆叠30K的每一侧表面30S平行。所述多个切槽结构60可由一湿蚀刻工艺、一等离子体蚀刻工艺，或其他适合的半导体工艺所制造。理应注意的是，粘性强化层100'的所述多个间隙13可或可不具有相同宽度W。
如前述在图2的粘性强化层100，粘性强化层100'的材料可取决于封装胶层50或半导体结构1的应用，以便最大化在封装胶层50与基础晶粒10之间的粘性强度。例如，当封装胶体50为一亲水性粘着剂时，粘性强化层100'可包含一亲水性材料，例如二氧化硅或其混合物。当封装胶体50为一疏水性粘着剂时，举例来说，粘性强化层100'可包含一疏水性材料，例如一碳基材料。再者，疏水性材料亦可选择地形成在粘性强化层100'的不同部分上。举例来说，疏水性材料可选择地形成在所述多个切槽结构60的侧壁60A、60B、60C，以进一步提升粘性强度。据此，封装胶层50突伸进入所述多个切槽结构60中的所述多个部分可当成用于半导体结构1的锚固件(anchors)，以同时最小化典型地造成一层离问题的压力，其中封装胶层50脱离基础晶粒10。
请再参考图1，基础晶粒10可具有多个直通穿孔。在一些实施例中，基础晶粒10可具有一半导体本体层(semiconductor body layer)，且多个电路元件(circuit elements)可整合在半导体本体层中或整合在半导体本体层上。一第一直通穿孔(first throughvia)120可配置来垂直地穿透基础晶粒10的半导体本体层，而半导体本体层可为一硅层(silicon layer)。多个第一连接端(first connection terminals)132可配置在基础晶粒10的相对中间晶粒堆叠30K设置的一第二表面112上，以将基础晶粒10电性连接到一外部装置。多个连接端131是可配置在基础晶粒10的一第一表面111上。连接端131可将基础晶粒10电性连接到中间晶粒堆叠30K。
在一些实施例中，连接端132配置在其上的一表面可不同于连接端131配置在其上的一表面。连接端132可配置来分别地覆盖所述多个第一直通穿孔120。连接端131亦可配置来分别地覆盖所述多个第一直通穿孔120。以平面图来看，连接端132可配置来分别地覆盖连接端131。连接端132可分别地电性连接所述多个第一直通穿孔120。连接端131亦可分别地电性连接所述多个第一直通穿孔120。据此，可提供包含连接端132、所述多个第一直通穿孔120以及连接端131的多个信号路径(signal paths)。所述多个信号路径可配置来穿经基础晶粒10。
在一些实施例中，连接端132可为凸块(bumps)，所述多个凸块从基础晶粒10的第二表面112突伸。对应连接端132的每一凸块可含有铜。一第一导电粘着层(firstconductive adhesive layer)133可配置在连接端132相对基础晶粒10的该端上。第一导电粘着层133可具有一焊锡层(solder layer)。使用来当作第一导电粘着层133的焊锡层可包含银与锡的合金。例如镍层的一阻障层(barrier layer)可额外地配置在地一导电粘着层133与连接端132之间。连接端131可为铜凸块，所述多个铜凸块从基础晶粒10的第一表面111突伸。基础晶粒10可包含一主动层(active layer)115，主动层邻近第二表面112设置，主动层115具有多个电路元件，所述多个电路元件构成一集成电路(integrated circuit)。每一个中间晶粒30可具有一功能，不同于形成在基础晶粒10中的集成电路的一功能。举例来说，所述多个中间晶粒30可为存储器元件，且基础晶粒10的集成电路可具有一控制器(controller)，以控制所述多个中间晶粒30的操作。在一些实施例中，所述多个中间晶粒30为存储器装置，所述多个存储器装置具有大致相同的一特征与功能，且半导体结构1可具有一大存储器容量。
在一些实施例中，半导体结构1可架构来以使基础晶粒10与所述多个中间晶粒30可构成一高带宽存储器结构。每一中间晶粒30可为一动态随机存取存储器(DRAM)装置，其包括排组存储数据(banks storing data)，基础晶粒10可具有用于所述多个中间晶粒30的一测试电路以及用于软件修复(soft-repairing)所述多个中间晶粒30的一电路。亦即，基础晶粒10可输出用于执行一读取操作以及写入操作的一位址(address)以及一命令(command)，其可为动态随机存取存储器(DRAM)装置。基础晶粒10可具有一界面(interface)，所述界面具有一实体层(physical layer)，其用于在基础晶粒10与所述多个中间晶粒30之间或再基础晶粒与一外部装置之间的信号传输。基础晶粒10可通过所述多个直通硅穿孔(TSVs)120而电性连接所述多个中间晶粒30，而所述多个中间晶粒30具有直通硅穿孔220，实现电性连接。
所述多个第二直通穿孔220可配置来垂直地穿透每一中间晶粒30。每一第二直通穿孔220的两端可分别地配置一第三连接端以及一第四连接端。若第三连接端配置在所述多个中间晶粒30的一某个晶粒的一表面上，第四连接端是可配置在所述多个中间晶粒30的该某个晶粒例的其他表面上。因此，包含三连接端、第二直通穿孔220以及第二连接端的多个信号路径可提供在中间晶粒堆叠中。所述多个信号路径可配置来穿经中间晶粒30。每一第三连接端及第四连接端与可为含有铜的一凸块。基础晶粒10以及中间晶粒堆叠30K的一最下面的中间晶粒30可通过多个凸块连接结构(bump connection structures)215。每一凸块连接结构215可架构来包括连接端131的其中一个以及连接端261的其中一个。在如此的例子中，一第二导电粘着层263可额外地配置在连接端131与连接端261之间。所述多个中间晶粒30亦可通过所述多个凸块连接结构215而相互电性连接。一非导电粘着层300可配置在基础晶粒10与所述多个中间晶粒30之间。举例来说，非导电粘着层300可包括一非导电膜。
在一些实施例中，半导体结构1的至少其中一个可使用在其他半导体结构中。举例来说，半导体结构1可包括在一系统级封装(system-in-package，SIP)中。图4为依据本公开一些实施例的一种半导体结构对应的一系统级封装的剖视示意图。请参考图4，一半导体结构2可包括多个半导体结构1的至少其中一个，其对应半导体结构2的一第一半导体结构。第一半导体结构1可当做埋置在一单一系统级封装(SIP)中的一封装内封装(package-in-package)。第一半导体结构1可安装在一互连层(interconnect layer)1200上。举例来说，互连层1200可对应一插入器(interposer)设置。一半导体装置1300可配置在互连层1200上。例如，半导体装置1300可为一半导体晶粒或一半导体结构。
在一些实施例中，半导体装置1300可配置在互连层1200的一表面上，且在第一半导体结构1旁边。另一个第一半导体结构1可配置在互连层1200上。举例来说，半导体装置1300可配置在二第一半导体结构1之间。每一第一半导体结构1可当做一高带宽存储器(HBM)装置。半导体装置1300可包括一系统整合芯片(system-on-chip，SoC)。半导体装置1300可为一处理器芯片，其是通过一高带宽界面以一快速信号传输速度与所述多个第一半导体结构1进行传递。当作半导体装置1300的处理器芯片可为一应用专用集成电路(application specific integrated circuit，ASIC)芯片，其包括一中央处理器(centralprocessing unit，CPU)或一图形处理单元(graphics processing unit，GPU)、一微处理器或一微控制器、一应用处理器(Application processor，AP)、一数字信号处理核心(digital signal processing core)，或用于信号传输的一界面。
半导体装置1300可通过多个第五连接端1307连接互连层1200。每一第五连接端1307可具有一凸块。所述多个第一半导体结构1可通过如图1所示的连接端132连接互连层1200。一第二封装胶层1400可配置在互连层1200上，以覆盖对应如图1所示的所述多个第一半导体结构中1的封装胶层50设置的一第一封装胶层。第二封装胶层1400亦可延伸来覆盖半导体装置1300。互连层1200可通过多个第六连接端1207连接一封装基底1500。每一第六连接端1207可包括一凸块，其具有一直径，大于所述多个等第五连接端1307的一直径。多个第七连接端1507可配置在封装基底1500相对互连层1200设置的一表面上。所述多个第七连接端1507可将封装基底1500电性连接到一外部装置。举例来说，连接端1507是可为锡球(solder balls)。
互连层1200可包括多个第一信号路径1201，在第一半导体结构1与半导体装置1300之间的多个信号直接传输经过所述多个第一信号路径1201。所述多个第一信号路径1201为水平信号路径，其水平地配置在互连层1200中。互连层1200可包括多个第二信号路径1203，其将半导体装置1300电性连接到封装基底1500。所述多个第二信号路径1203可为垂直信号路径，其配置来垂直地穿透互连层1200。互连层1200可包括多个第三信号路径1205，其将所述多个第一半导体结构1电性连接到封装基底1500。所述多个第三信号路径1205可为垂直信号路径，其配置来垂直地穿透互连层1200。
图5为具有应用依据本公开一些实施例的至少一半导体结构的一存储卡的一电子系统的流程示意图。一存储卡500包括一存储器(memory)510以及一存储器控制器520，存储器510例如一非易失性存储器(nonvolatile memory)装置。举例来说，存储器510及存储器控制器520可存储数据或读取所存储的数据。存储卡500可架构来包括依据本公开的一些实施例中如图1及图4所示的所述多个半导体结构1及2至少其中一个。存储器510可包括一非易失性存储器装置，其应用本公开一些实施例的技术。存储器控制器520可控制存储器510，以使所存储的数据被读取或数据被存储以响应从一主机(host)530所发出的一读取/写入要求(read/write request)。
图6为具有依据本公开一些实施例的至少一半导体结构的电子系统的流程示意图。一电子系统600可包括一控制器611、一输入/输出装置612以及一存储器613。控制器611、输入/输出装置612以及存储器613可通过一总线(bus)615而相互耦接。在一些实施例中，控制器611可包括一微处理器、数字信号处理器、微控制器，及/或可执行与锗些元件相同功能的逻辑装置的中的一或多个。控制器611及存储器613可架构来包括依据本公开一些实施例中如图1及图4中的半导体结构1及2的其中至少一个。输入/输出装置612可包括选自一小键盘(keypad)、一键盘(keyboard)、一显示装置、一触控屏幕(touchscreen)，以及其他装置的至少其中一个。存储器613可为用于存储数据的一装置。存储器613可存储数据及/或命令并由控制器611执行。
存储器613可包括一挥发性存储器装置及/或一非易失性存储器装置，挥发性装置例如一动态随机存取存储器(DRAM)，非易失性存储器例如一快闪存储器。举例来说，一快闪存储器可安装在一信息处理系统，例如一移动终端(mobile terminal)或一台式电脑(desktop computer)。快闪存储器可构成一固态磁盘(solid state disk，SSD)。在此例中，电子系统600可在一快闪存储器系统中稳定地存储大量数据。
电子系统600亦可包括一界面614，其架构来传送数据到一通信网络(communication network)，并从通信网络接收数据。界面614为一有线或无线类型。举例来说，界面614可包括一天线(antenna)或一有线或无线收发器(transceiver)。电子系统600可以一通信系统(mobile system)、一个人电脑、一工业用电脑，或执行不同功能的一逻辑系统来实现。举例来说，通信系统可为一个人数字助理(personal digital assistant，PDA)、一便携式电脑(portable computer)、一平板电脑(tablet computer)、一移动电话(mobile phone)、一智能手机(smart phone)、一无线电话(wireless phone)、一膝上型电脑(laptop computer)、一存储卡、一数字音乐系统，以及一信息传输/接收系统中的任何其中一个。若电子系统600可执行无线通信的话，电子系统600是可使用在使用分码多路存取(code division multiple access，CDMA)、全球移动通信系统(global system formobile communication，GSM)、北美数字移动电话(North American digital cellular，NADC)、增强型分时多路存取(enhanced-time division multiple access，E-TDMA)、宽频分码多路存取(wideband code division multiple access，WCDMA)、CDMA2000、长期演进(long term evolution；LTE)，或无线宽频网际网络(wireless broadband Internet，WiBro)。
本公开的一实施例提供一种半导体结构。该半导体结构包括多个中间晶粒以及一封装胶层。所述多个中间晶粒叠置在一基础晶粒上，其中暴露该基础晶粒的多个边缘区域。该封装胶层配置来覆盖所述多个中间晶粒的侧表面，和该基础晶粒的所述多个暴露的边缘区域的一表面一样。其中该基础晶粒的所述多个边缘区域的该表面包括一粘性强化层。
本公开的另一实施例提供一种半导体结构。该半导体结构包括一第一半导体结构、一互连层以及一半导体装置。该第一半导体结构包括多个中间晶粒以及一第一封装胶层，所述多个中间晶粒叠置在一基础晶粒上，其中暴露该基础晶粒的多个边缘部分，且该第一封装胶层配置来覆盖所述多个中间晶粒的所述多个侧表面，和该基础晶粒的所述多个暴露的边缘部分的一表面一样，其中该基础晶粒的所述多个边缘部分的该表面包括一粘性强化层。该第一半导体结构安装在该互连层上。该半导体装置配置在该互连层上，并在该第一半导体结构的旁边。该半导体结构还包括一第二封装胶层，覆盖该第一半导体结构与该半导体装置。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体结构，包括：
多个中间晶粒，叠置在一基础晶粒上，其中暴露该基础晶粒的多个边缘区域；以及
一封装胶层，配置来覆盖所述多个中间晶粒的侧表面，和该基础晶粒的所述多个暴露的边缘区域的一表面一样；
其中该基础晶粒的所述多个边缘区域的该表面包括一粘性强化层。
2.如权利要求1所述的半导体结构，其中该粘性强化层具有一或多个间隙，该封装胶层至少部分地填满该一或多个间隙。
3.如权利要求1所述的半导体结构，其中该粘性强化层包括一亲水性材料。
4.如权利要求3所述的半导体结构，其中该亲水性材料为二氧化硅。
5.如权利要求1所述的半导体结构，其中该粘性强化层包括一疏水性材料。
6.如权利要求5所述的半导体结构，其中该疏水性材料选择地形成在该粘性强化层的多个不同部分上。
7.如权利要求5所述的半导体结构，其中该疏水性材料为一碳基材料。
8.如权利要求1所述的半导体结构，其中该基础晶粒的所述多个侧表面分别地垂直对准该封装胶层的外侧表面。
9.如权利要求1所述的半导体结构，其中该基础晶粒与所述多个中间晶粒形成一高带宽存储器装置。
10.如权利要求1所述的半导体结构，其中该基础晶粒与所述多个中间晶粒通过多个直通硅穿孔而相互电性连接。
11.一种半导体结构，包括：
一第一半导体结构，包括多个中间晶粒以及一第一封装胶层，所述多个中间晶粒叠置在一基础晶粒上，其中暴露该基础晶粒的多个边缘部分，且该第一封装胶层配置来覆盖所述多个中间晶粒的所述多个侧表面，和该基础晶粒的所述多个暴露的边缘部分的一表面一样，其中该基础晶粒的所述多个边缘部分的该表面包括一粘性强化层；
一互连层，其中该第一半导体结构安装在该互连层上；
一半导体装置，配置在该互连层上，并在该第一半导体结构的旁边；以及
一第二封装胶层，覆盖该第一半导体结构与该半导体装置。
12.如权利要求11所述的半导体结构，其中该粘性强化层具有一或多个间隙，该第一封装胶层至少部分地填满该一或多个间隙。
13.如权利要求11所述的半导体结构，其中该粘性强化层包括一亲水性材料。
14.如权利要求13所述的半导体结构，其中该亲水性材料为二氧化硅。
15.如权利要求11所述的半导体结构，其中该粘性强化层包括一疏水性材料。
16.如权利要求15所述的半导体结构，其中该疏水性材料选择地形成在该粘性强化层的多个不同部分上。
17.如权利要求15所述的半导体结构，其中该疏水性材料为一碳基材料。
18.如权利要求11所述的半导体结构，其中该基础晶粒的所述多个侧表面分别地垂直对准该第一封装胶层的外侧表面。
19.如权利要求11所述的半导体结构，其中该基础晶粒与所述多个中间晶粒形成一高带宽存储器装置。
20.如权利要求11所述的半导体结构，其中该基础晶粒与所述多个中间晶粒通过多个直通硅穿孔而相互电性连接。
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