KR20110107180A - 패키지-온-패키지 형성방법 및 관련된 소자 - Google Patents

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Abstract

패키지-온-패키지 형성방법을 제공한다. 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 웨이퍼를 덮는 봉지재(encapsulant)를 형성한다. 상기 웨이퍼는 다수의 반도체 칩들 및 상기 반도체 칩들을 관통하는 다수의 관통 전극들(through silicon via; TSV)을 구비한다. 상기 봉지재는 상기 관통 전극들에 정렬된 개구부들을 갖는다. 상기 봉지재 및 상기 반도체 칩들을 분할하여 다수의 반도체 패키지들을 형성한다. 상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 한다. 상기 다른 반도체 패키지는 상기 관통 전극들에 전기적으로 접속된다.

Description

패키지-온-패키지 형성방법 및 관련된 소자{Method of forming package on package and related device}
본 발명은 반도체장치 및 그 형성방법에 관한 것으로, 특히 패키지-온-패키지 형성방법 및 관련된 소자에 관한 것이다.
전자장치들의 경박단소화에 따라 패키지-온-패키지(package on package; PoP)에 관한 기술이 다양하게 연구되고 있다. 상기 패키지-온-패키지는 동종 또는 이종의 반도체 패키지들을 적층 하여 수평적 실장 면적을 줄임으로써 집적도를 높인 패키지를 말한다. 그런데 폭과 높이를 제어하면서 다수의 반도체 패키지들을 적층 하는데 따르는 여러 가지 난관에 봉착하게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 폭과 높이를 축소하기에 용이한 패키지-온-패키지 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 패키지-온-패키지 형성방법을 제공한다. 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 웨이퍼를 덮는 봉지재(encapsulant)를 형성한다. 상기 웨이퍼는 다수의 반도체 칩들 및 상기 반도체 칩들을 관통하는 다수의 관통 전극들(through silicon via; TSV)을 구비한다. 상기 봉지재는 개구부들을 갖는다. 상기 봉지재 및 상기 반도체 칩들을 분할하여 다수의 반도체 패키지들을 형성한다. 상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 한다. 상기 다른 반도체 패키지는 상기 개구부들을 통하여 상기 관통 전극들에 전기적으로 접속된다.
몇몇 실시 예에서, 상기 반도체 패키지들의 폭은 상기 반도체 칩들과 실질적으로 동일하게 형성할 수 있다. 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다.
다른 실시 예에 있어서, 상기 다른 반도체 패키지는 상기 반도체 패키지들 중 선택된 다른 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 개구부들은 상기 관통 전극들에 정렬할 수 있다.
또 다른 실시 예에 있어서, 상기 반도체 칩들은 상기 관통 전극들에 전기적으로 접속된 재배선 층을 구비할 수 있다. 상기 개구부들 중 적어도 하나는 상기 재배선 층에 정렬할 수 있다.
또 다른 실시 예에 있어서, 상기 다른 반도체 패키지는 인쇄회로기판에 부착된 다른 반도체 칩을 포함할 수 있다. 상기 다른 반도체 칩은 상기 인쇄회로기판을 경유하여 상기 관통 전극들에 전기적으로 접속될 수 있다. 상기 반도체 패키지들 중 선택된 하나와 상기 다른 반도체 패키지 사이에 상기 반도체 패키지들 중 선택된 다른 하나를 부착할 수 있다.
또 다른 실시 예에 있어서, 상기 반도체 패키지들 중 선택된 하나의 하부에 다른 인쇄회로기판을 부착할 수 있다. 상기 다른 인쇄회로기판의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다. 상기 다른 반도체 패키지는 상기 관통 전극들을 경유하여 상기 인쇄회로기판에 전기적으로 접속될 수 있다.
또 다른 실시 예에 있어서, 상기 봉지재(encapsulant)를 형성하는 것은, 상기 웨이퍼의 상면에 상기 관통 전극들(TSV)을 형성하고, 상기 웨이퍼의 상면 상에 상기 봉지재를 형성하고, 상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들(TSV)을 노출하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 봉지재(encapsulant)를 형성하는 것은, 상기 웨이퍼의 상면에 상기 관통 전극들(TSV)을 형성하고, 상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들(TSV)을 노출하되, 상기 상면 및 상기 후면은 서로 마주보고, 상기 상면 및 상기 후면 중 적어도 일면에 상기 봉지재를 형성하는 것을 포함할 수 있다. 상기 봉지재는 상기 상면을 덮고 상기 후면을 덮도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 관통 전극들 상에 접속단자들을 형성할 수 있다. 상기 접속단자들은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
또한, 본 발명의 실시 예들은, 패키지-온-패키지의 다른 형성방법을 제공한다. 다수의 반도체 칩들을 갖는 웨이퍼의 상면에 다수의 관통 전극들(through silicon via; TSV)을 형성한다. 상기 관통 전극들의 하단들은 상기 웨이퍼 내부에 매립된다. 상기 관통 전극들의 상단들은 상기 웨이퍼의 일면에 노출된다. 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼 상에 봉지재(encapsulant)를 형성한다. 상기 봉지재는 상기 관통 전극들의 상단들을 덮는다. 상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들의 하단들을 노출한다. 상기 봉지재를 관통하는 개구부들을 형성한다. 상기 개구부들은 상기 관통 전극들의 상단들 상에 정렬된다. 상기 봉지재 및 상기 웨이퍼를 분할하여 다수의 반도체 패키지들을 형성한다. 상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 한다. 상기 다른 반도체 패키지는 상기 관통 전극들에 전기적으로 접속된다.
몇몇 실시 예에 있어서, 상기 반도체 패키지들의 폭은 상기 반도체 칩들과 실질적으로 동일하게 형성할 수 있다. 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다. 다 나아가서, 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나보다 클 수 있다.
다른 실시 예에 있어서, 상기 봉지재를 형성하기 전에, 상기 관통 전극들의 상단들에 내부 접속단자들을 형성할 수 있다. 상기 내부 접속단자들은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 반도체 패키지들 중 선택된 하나와 상기 다른 반도체 패키지 사이에 상기 반도체 패키지들 중 선택된 다른 하나를 부착할 수 있다.
또 다른 실시 예에 있어서, 상기 반도체 패키지들 중 선택된 하나의 하부에 인쇄회로기판을 부착할 수 있다. 상기 인쇄회로기판의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다. 상기 다른 반도체 패키지는 상기 관통 전극들을 경유하여 상기 인쇄회로기판에 전기적으로 접속될 수 있다.
더 나아가서, 본 발명의 실시 예들은, 패키지-온-패키지의 또 다른 형성방법을 제공한다. 다수의 반도체 칩들을 갖는 웨이퍼의 상면에 다수의 관통 전극들(through silicon via; TSV)을 형성한다. 상기 관통 전극들의 하단들은 상기 웨이퍼 내부에 매립된다. 상기 관통 전극들의 상단들은 상기 웨이퍼의 상면에 노출된다. 상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들의 하단들을 노출한다. 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼의 상면 및 후면 중 적어도 일면에 봉지재(encapsulant)를 형성한다. 상기 봉지재를 관통하는 개구부들을 형성한다. 상기 개구부들은 상기 관통 전극들에 정렬된다. 상기 봉지재 및 상기 웨이퍼를 분할하여 다수의 반도체 패키지들을 형성한다. 상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 한다. 상기 다른 반도체 패키지는 상기 관통 전극들에 전기적으로 접속된다.
몇몇 실시 예에 있어서, 상기 봉지재는 상기 상면을 덮고 상기 후면을 덮도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 반도체 패키지들의 폭은 상기 반도체 칩들과 실질적으로 동일하게 형성할 수 있다. 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다. 더 나아가서, 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나보다 클 수 있다.
또 다른 실시 예에 있어서, 상기 관통 전극들 상에 접속단자들을 형성할 수 있다. 상기 접속단자들은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 반도체 패키지들 중 선택된 하나와 상기 다른 반도체 패키지 사이에 상기 반도체 패키지들 중 선택된 다른 하나를 부착할 수 있다.
본 발명의 실시 예들에 따르면, 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 웨이퍼를 덮는 봉지재(encapsulant)를 형성하고, 상기 봉지재 및 반도체 칩들을 분할하여 다수의 반도체 패키지들을 형성한다. 상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 한다. 상기 다른 반도체 패키지는 관통 전극들과 전기적으로 접속된다. 상기 반도체 패키지들의 폭은 상기 반도체 칩들과 실질적으로 동일하게 형성할 수 있다. 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작을 수 있다. 더 나아가서, 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나보다 클 수도 있다. 결과적으로, 패키지-온-패키지(PoP)의 크기를 종래에 비하여 현저히 축소할 수 있으며 상기 웨이퍼 레벨 몰딩 공정을 통해 신뢰도를 개선할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 평면도이다.
도 2 내지 도 13은 본 발명의 제 1 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 14 내지 도 20은 본 발명의 제 2 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 21 및 도 22는 본 발명의 제 3 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 제 4 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도이다.
도 24 내지 도 26은 본 발명의 제 5 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 27은 본 발명의 제 6 실시 예에 따른 패키지-온-패키지를 채택하는 반도체모듈을 설명하기 위한 평면도이다.
도 28은 본 발명의 제 7 실시 예에 따른 패키지-온-패키지를 채택하는 전자시스템의 구성도이다.
도 29는 본 발명의 제 8 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 전자 장치를 도시한 사시도이다.
도 30은 본 발명의 제 9 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1은 본 발명의 제 1 실시 예에 적합한 웨이퍼를 보여주는 평면도이고, 도 2 내지 도 13은 본 발명의 제 1 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다. 여기서, 도 2 내지 도 6 및 도 8은 도 1의 절단선 I-I'을 따라 취해진 단면도들이고, 도 7은 도 6의 K 부분을 상세히 보여주는 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 패키지-온-패키지 형성방법은 웨이퍼(11)에 다수의 관통 전극들(through silicon via; TSV; 21)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(11)는 다수의 반도체 칩들(13)을 구비할 수 있다. 상기 반도체 칩들(13)은 행 및 열 방향으로 2차원 배열된 구성을 보일 수 있다.
상기 관통 전극들(TSV; 21)은 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 알루미늄(Al), 구리(Cu), 및 이들의 조합으로 이루어진 일군에서 선택된 적어도 하나와 같은 도전막으로 형성할 수 있다. 상기 관통 전극들(TSV; 21)은 상기 웨이퍼(11)의 일 표면으로부터 소정 깊이까지 침투하도록 형성할 수 있다. 즉, 상기 관통 전극들(TSV; 21)의 상단들은 상기 웨이퍼(11)의 일면에 노출될 수 있다. 상기 관통 전극들(TSV; 21)의 측벽들 및 하단들은 상기 웨이퍼(11)의 내부에 매립될 수 있다.
상기 웨이퍼(11)는 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 웨이퍼(11)에는 트랜지스터들, 정보저장요소들(data sotrage elements), 및/또는 상호배선들(interconnections)과 같이 상기 반도체 칩들(13)을 구성하기 위한 다양한 종류의 능동/수동소자들(도시하지 않음)이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 본 발명의 제 1 실시 예에서, 상기 관통 전극들(TSV; 21)은 상기 능동/수동소자들(도시하지 않음)과 같은 면에 형성하는 경우를 상정하여 설명하기로 한다. 그러나 몇몇 다른 실시 예에서 상기 관통 전극들(TSV; 21)은 상기 능동/수동소자들(도시하지 않음)과 다른 면에 형성할 수도 있다.
상기 반도체 칩들(13)은 디램(dynamic random access memory; DRAM) 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 로직소자(logic device) 및 마이크로프로세서(microprocessor)와 같은 비메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 3을 참조하면, 상기 관통 전극들(TSV; 21) 상에 내부 접속단자들(23)을 형성할 수 있다. 상기 내부 접속단자들(23)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 예를 들면, 상기 내부 접속단자들(23)은 솔더 볼(solder ball)을 부착하여 형성할 수 있다. 상기 내부 접속단자들(23)은 상기 관통 전극들(TSV; 21)의 상단들에 접촉될 수 있다. 몇몇 실시 예에서, 상기 내부 접속단자들(23)은 생략될 수 있다.
도 4를 참조하면, 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼(11) 상에 봉지재(encapsulant; 25)를 형성할 수 있다. 상기 봉지재(25)는 상기 내부 접속단자들(23) 및 상기 관통 전극들(TSV; 21)을 덮을 수 있다. 상기 봉지재(25)는 수지 및 필러(filler)를 함유하는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)로 형성할 수 있다. 몇몇 실시 예에서, 상기 봉지재(25)는 언더필(under fill)과 같은 액상 수지를 이용하여 형성할 수도 있다.
도 5를 참조하면, 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)의 하단들을 노출할 수 있다. 예를 들면, 화학기계적연마(chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 백그라인딩(backgrinding)공정, 및/또는 이들의 조합을 이용하여 상기 관통 전극들(TSV; 21)의 하단들이 노출될 때까지 상기 웨이퍼(11)의 후면을 부분적으로 제거할 수 있다. 그 결과, 상기 웨이퍼(11)의 두께는 현저히 감소할 수 있다. 상기 봉지재(25)는 상기 반도체 칩들(13) 및 상기 내부 접속단자들(23)을 물리적/화학적 손상으로부터 보호하는 역할을 할 수 있다.
도 6을 참조하면, 상기 봉지재(25)를 관통하여 상기 내부 접속단자들(23)을 노출하는 개구부들(25H)을 형성할 수 있다. 상기 개구부들(25H)은 레이저 드릴링(laser drilling) 기술 또는 드라이 에치(dry etch) 기술을 사용하여 형성할 수 있다. 상기 개구부들(25H)은 몰드비아(mold via)로 명명할 수 있다. 상기 개구부들(25H)은 상기 관통 전극들(TSV; 21) 상에 정렬할 수 있다. 상기 개구부들(25H)은 상기 내부 접속단자들(23) 각각에 대응하는 크기를 구비할 수 있다. 상기 개구부들(25H)의 바닥에 상기 내부 접속단자들(23)의 상부표면들이 노출될 수 있다. 몇몇 실시 예에서, 상기 내부 접속단자들(23)이 생략된 경우 상기 개구부들(25H)의 바닥에 상기 관통 전극들(TSV; 21)의 상단들이 노출될 수 있다. 다른 실시 예에서, 상기 개구부들(25H)을 형성하는 공정은 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출하는 공정보다 선행하여 수행할 수도 있다. 또 다른 실시 예에서, 상기 개구부들(25H) 중 몇몇은 상기 관통 전극들(TSV;21)과 전기적으로 연결된 재배선 층(도시하지 않음)상에 정렬할 수 있다.
도 7을 참조하여 도 6의 일부 영역(K)을 더욱 상세히 설명하기로 한다. 상기 반도체 칩(13)의 일면을 덮는 제 1 절연막(31)이 제공될 수 있다. 상기 관통 전극(TSV; 21)은 상기 제 1 절연막(31) 및 상기 반도체 칩(13)을 관통할 수 있다. 상기 관통 전극(TSV; 21) 및 상기 반도체 칩(13) 사이에 제 2 절연막(32)이 제공될 수 있다. 상기 제 2 절연막(32)은 상기 제 1 절연막(31)을 덮을 수 있다. 상기 관통 전극(TSV; 21)은 상기 제 2 절연막(32)에 의하여 상기 반도체 칩(13)에 대하여 전기적으로 절연될 수 있다. 상기 반도체 칩(13)의 다른 일면을 덮는 제 3 절연막(33)이 제공될 수 있다. 상기 제 1 절연막(31) 및 상기 제 3 절연막(33)은 서로 마주볼 수 있다. 상기 관통 전극(TSV; 21)은 상기 제 1 절연막(31) 및 상기 제 3 절연막(33)을 관통할 수 있다.
상기 제 3 절연막(33)은, 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출하는 공정(도 5 참조)을 수행한 후, 형성된 것일 수 있다. 이와는 달리, 상기 제 3 절연막(33)은 상기 관통 전극들(TSV; 21)을 노출하기 전에 형성할 수도 있다.
상기 관통 전극(TSV; 21)의 양단들은 상기 반도체 칩(13)의 표면들과 실질적으로 동일평면 구성을 보이거나 상기 반도체 칩(13)의 표면들에 대하여 돌출되거나 함몰된 구성을 보일 수 있다. 예를 들면, 상기 관통 전극(TSV; 21)의 상단은 상기 반도체 칩(13)의 전면에 대하여 상대적으로 돌출될 수 있으며, 상기 관통 전극(TSV; 21)의 하단은 상기 반도체 칩(13)의 후면과 실질적으로 동일평면 구성을 보일 수 있다. 상기 관통 전극(TSV; 21)의 상단에 상기 내부 접속단자(23)가 부착될 수 있다.
상기 반도체 칩(13)은 칩 패드(35)를 구비할 수 있다. 상기 제 1 절연막(31) 및 상기 제 2 절연막(32)은 상기 칩 패드(35) 및 상기 반도체 칩(13)을 덮을 수 있다. 상기 반도체 칩(13) 상에 상기 제 1 절연막(31) 및 상기 제 2 절연막(32)을 관통하여 상기 칩 패드(35)에 접촉된 재배선층(re-distribution layer; RDL; 37)을 형성할 수 있다. 상기 재배선층(RDL; 37)은 상기 칩 패드(35)를 경유하여 상기 반도체 칩(13) 내의 능동/수동소자들(도시하지 않음)에 전기적으로 접속될 수 있다.
몇몇 실시 예에서, 상기 재배선층(RDL; 37)은 상기 관통 전극(TSV; 21)에 전기적으로 접속될 수 있다. 이 경우에, 상기 관통 전극(TSV; 21)은 상기 재배선층(RDL; 37) 및 상기 칩 패드(35)를 경유하여 상기 반도체 칩(13) 내의 능동/수동소자들(도시하지 않음)에 전기적으로 접속될 수 있다.
상기 반도체 칩(13)의 일면은 상기 봉지재(25)로 덮일 수 있다. 즉, 상기 봉지재(25)는 상기 재배선층(RDL; 37), 상기 칩 패드(35), 상기 제 1 절연막(31), 상기 제 2 절연막(32), 및 상기 관통 전극(TSV; 21)을 덮을 수 있다. 상기 개구부(25H)에 의하여 상기 내부 접속단자(23)가 노출될 수 있다. 즉, 상기 개구부(25H)는 상기 관통 전극(TSV; 21)에 정렬할 수 있다.
몇몇 실시 예에서, 상기 재배선층(RDL; 37) 상에도 상기 개구부(25H)와 유사한 다른 개구부(도시하지 않음)를 형성할 수 있다. 즉, 상기 개구부들(도 6의 25H) 중 적어도 하나는 상기 재배선층(RDL; 37)에 정렬할 수 있다.
상기 제 1 절연막(31), 상기 제 2 절연막(32), 및 상기 제 3 절연막(33)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 절연막으로 형성할 수 있다. 상기 칩 패드(35)는 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 알루미늄(Al), 구리(Cu), 및 이들의 조합으로 이루어진 일군에서 선택된 적어도 하나와 같은 도전막으로 형성할 수 있다. 상기 재배선층(RDL; 37)은 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 알루미늄(Al), 구리(Cu), 및 이들의 조합으로 이루어진 일군에서 선택된 적어도 하나와 같은 도전막으로 형성할 수 있다.
도 8을 참조하면, 상기 웨이퍼(11)의 일면에 외부 접속단자들(43)을 부착할 수 있다. 상기 외부 접속단자들(43)은 상기 관통 전극들(TSV; 21)의 하단들에 접촉할 수 있다. 상기 외부 접속단자들(43) 및 상기 내부 접속단자들(23)은 서로 마주볼 수 있다. 상기 외부 접속단자들(43)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 예를 들면, 상기 외부 접속단자들(43)은 솔더 볼(solder ball) 부착 기술, 플레이팅(plating) 기술, 및/또는 스크린 프린팅(screen printing) 기술을 이용하여 형성할 수 있다.
몇몇 실시 예에서, 상기 외부 접속단자들(43)은 생략될 수 있다.
도 9를 참조하면, 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할하여 다수의 반도체 패키지들을 형성할 수 있다. 상기 다수의 반도체 패키지들은 도 9에 도시된 제 1 반도체 패키지(111)와 유사한 구성을 보일 수 있다. 상기 제 1 반도체 패키지(111)는 상기 반도체 칩(13), 상기 봉지재(25), 상기 관통 전극들(TSV; 21), 상기 외부 접속단자들(43) 및 상기 내부 접속단자들(23)을 구비할 수 있다. 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할하는 것은 싱귤레이션(singulation) 공정을 이용하여 수행할 수 있다.
상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)과 실질적으로 동일하게 형성할 수 있다. 상기 제 1 반도체 패키지(111)의 두께는 상기 봉지재(25) 및 상기 반도체 칩(13)에 의하여 결정될 수 있다. 결과적으로, 상기 제 1 반도체 패키지(111)의 크기는 종래에 비하여 현저히 감소할 수 있다.
몇몇 실시 예에서, 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할한 후에, 상기 외부 접속단자들(43)을 형성할 수도 있다.
도 10을 참조하면, 본 발명의 제 1 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 제 2 반도체 패키지(152)를 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111)는 도 1 내지 도 9를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다.
상기 제 2 반도체 패키지(152)는 인쇄회로기판(52) 상에 제 2 반도체 칩(53)을 부착하여 형성할 수 있다. 상기 제 2 반도체 칩(53)은 본딩 와이어(51)를 이용하여 상기 인쇄회로기판(52)에 전기적으로 접속할 수 있다. 상기 인쇄회로기판(52) 및 상기 제 2 반도체 칩(53)은 제 2 봉지재(55)로 덮을 수 있다. 상기 인쇄회로기판(52)의 일면에 제 2 외부 접속단자들(45)을 형성할 수 있다. 상기 제 2 반도체 칩(53)은 상기 본딩 와이어(51) 및 상기 인쇄회로기판(52)을 경유하여 상기 제 2 외부 접속단자들(45)에 전기적으로 접속될 수 있다.
상기 인쇄회로기판(52)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 본딩 와이어(51)는 와이어 본딩(wire bonding)기술, 빔 리드 본딩(beam lead bonding)기술, 테이프 본딩(tape bonding)기술, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 이용하여 형성할 수 있다. 상기 본딩 와이어(51)는 골드 와이어(gold wire), 알루미늄 와이어(aluminum wire), 빔 리드(beam lead), 도전성 테이프(conductive tape), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
상기 제 2 반도체 칩(53)은 디램(dynamic random access memory; DRAM) 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 로직소자(logic device) 및 마이크로프로세서(microprocessor)와 같은 비메모리 칩, 또는 이들의 조합을 구비할 수 있다. 상기 제 2 외부 접속단자들(45)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152) 사이에 언더필(under fill; 39)을 형성할 수 있다. 상기 제 2 외부 접속단자들(45)은 상기 언더필(39)을 관통하여 상기 내부 접속단자들(23)에 접촉할 수 있다. 결과적으로, 상기 외부 접속단자들(43)은 상기 관통 전극들(TSV; 21), 상기 내부 접속단자들(23), 상기 제 2 외부 접속단자들(45), 상기 인쇄회로기판(52), 및 상기 본딩 와이어(51)를 경유하여 상기 제 2 반도체 칩(53)에 전기적으로 접속될 수 있다.
상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)과 실질적으로 동일하게 형성할 수 있다. 상기 제 1 반도체 패키지(111)의 두께는 상기 봉지재(25) 및 상기 반도체 칩(13)에 의하여 결정될 수 있다. 상기 인쇄회로기판(52)의 폭은 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작은 크기로 형성할 수 있다. 즉, 상기 제 2 반도체 패키지(152)의 폭은 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작은 크기로 형성할 수 있다. 결과적으로, 본 발명의 제 1 실시 예에 따르면 상기 반도체 칩(13) 외곽에 상기 제 1 반도체 패키지(111)와 상기 제 2 반도체 패키지(152)를 전기적으로 연결하기 위한 추가적인 전기적 수단을 생략할 수 있어 패키지-온-패키지(package on package; PoP)의 크기를 종래에 비하여 현저히 축소할 수 있다.
다른 실시 예에서, 상기 인쇄회로기판(52)의 폭은 상기 제 1 반도체 패키지(111)보다 클 수 있다. 즉, 상기 제 2 반도체 패키지(152)의 폭은 상기 제 1 반도체 패키지(111)보다 클 수 있다.
도 11을 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 상기 제 2 반도체 패키지(152) 및 제 3 반도체 패키지(112)를 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111) 및 상기 제 3 반도체 패키지(112)는 도 1 내지 도 9를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 2 반도체 패키지(152)는 도 10을 참조하여 설명한 것과 유사한 것일 수 있다. 상기 제 3 반도체 패키지(112)는 상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152) 사이에 적층 할 수 있다.
도 12를 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 제 2 인쇄회로기판(63) 상에 상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152)를 차례로 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111)는 도 1 내지 도 9를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 2 반도체 패키지(152)는 도 10을 참조하여 설명한 것과 유사한 것일 수 있다.
상기 제 2 인쇄회로기판(63)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 제 2 인쇄회로기판(63) 및 상기 제 1 반도체 패키지(111) 사이에 언더필(39)을 형성할 수 있다. 상기 외부 접속단자들(43)은 상기 언더필(39)을 관통하여 상기 제 2 인쇄회로기판(63)에 접촉할 수 있다.
상기 제 2 인쇄회로기판(63)의 일면에 기판 접속단자들(47)을 형성할 수 있다. 상기 기판 접속단자들(47)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 반도체 칩(13) 및 상기 제 2 반도체 칩(53)은 상기 관통 전극들(TSV; 21) 및 상기 제 2 인쇄회로기판(63)을 경유하여 상기 기판 접속단자들(47)에 전기적으로 접속될 수 있다. 이에 따라, 상기 제 2 인쇄회로기판(63)은 우회 접속단자들(143)을 배치하기 위한 여분의 공간(63')을 필요로 하지않는다.
상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)에 의하여 결정될 수 있다. 예를 들면, 상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)과 실질적으로 동일할 수 있다. 상기 제 2 인쇄회로기판(63)의 폭은 상기 제 1 반도체 패키지(111)에 의하여 결정될 수 있다. 예를 들면, 상기 제 2 인쇄회로기판(63)의 폭은 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작을 수 있다. 이에 더하여, 상기 제 2 반도체 패키지(152)의 폭 또한 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작을 수 있다. 결론적으로, 본 발명의 몇몇 실시 예에 따르면 상기 패키지-온-패키지(PoP)의 크기를 종래에 비하여 현저히 축소할 수 있다.
다른 실시 예에서, 상기 제 2 반도체 패키지(152)의 폭은 상기 제 1 반도체 패키지(111)보다 클 수 있다.
도 13을 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 상기 제 3 반도체 패키지(112), 제 4 반도체 패키지(113), 및 제 5 반도체 패키지(114)를 차례로 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111), 상기 제 3 반도체 패키지(112), 상기 제 4 반도체 패키지(113), 및 상기 제 5 반도체 패키지(114)는 도 1 내지 도 9를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 5 반도체 패키지(114)는 상기 개구부들(도 6의 25H)을 형성하는 공정을 생략하여 형성할 수 있다.
다른 실시 예에서, 상기 제 5 반도체 패키지(114)는 상기 내부 접속단자들(도 3의 23)을 형성하는 공정을 생략하여 형성할 수도 있다. 또 다른 실시 예에서, 상기 제 5 반도체 패키지(114)는 상기 관통 전극들(TSV; 21)을 포함하지 않을 수 있다.
[실시예 2]
도 14 내지 도 20은 본 발명의 제 2 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 본 발명의 제 2 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 웨이퍼(11)에 다수의 관통 전극들(through silicon via; TSV; 21)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(11)는 다수의 반도체 칩들(13)을 구비할 수 있다. 상기 관통 전극들(TSV; 21)은 상기 웨이퍼(11)의 일 표면으로부터 소정깊이까지 침투하도록 형성할 수 있다.
웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼(11) 상에 봉지재(encapsulant; 25)를 형성할 수 있다. 상기 봉지재(25)는 상기 관통 전극들(TSV; 21)을 덮을 수 있다. 상기 봉지재(25)는 수지 및 필러(filler)를 함유하는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)로 형성할 수 있다. 몇몇 실시 예에서, 상기 봉지재(25)는 언더필(under fill)과 같은 액상 수지를 이용하여 형성할 수도 있다.
도 15를 참조하면, 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출할 수 있다. 예를 들면, 화학기계적연마(chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 백그라인딩(backgrinding)공정, 및/또는 이들의 조합을 이용하여 상기 관통 전극들(TSV; 21)의 일단들이 노출될 때까지 상기 웨이퍼(11)의 후면을 부분적으로 제거할 수 있다. 그 결과, 상기 웨이퍼(11)의 두께는 현저히 감소할 수 있다.
상기 봉지재(25)를 관통하여 상기 관통 전극들(TSV; 21)을 노출하는 개구부들(25H)을 형성할 수 있다. 상기 개구부들(25H)은 레이저 드릴링(laser drilling) 기술 또는 드라이 에치(dry etch) 기술을 사용하여 형성할 수 있다. 상기 개구부들(25H)은 몰드비아(mold via)로 명명할 수 있다. 상기 개구부들(25H)의 바닥에 상기 관통 전극들(TSV; 21)의 상부표면들이 노출될 수 있다. 몇몇 실시 예에서, 상기 개구부들(25H)을 형성하는 공정은 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출하는 공정보다 선행하여 수행할 수도 있다.
상기 웨이퍼(11)의 일면에 외부 접속단자들(43)을 부착할 수 있다. 상기 관통 전극들(TSV; 21)의 일단들은 상기 외부 접속단자들(43)에 접촉할 수 있으며, 상기 관통 전극들(TSV; 21)의 다른 일단들은 상기 개구부들(25H)에 노출될 수 있다. 몇몇 실시 예에서, 상기 외부 접속단자들(43)은 생략될 수 있다. 다른 실시 예에서, 상기 외부 접속단자들(43)은 상기 개구부들(25H)을 형성하는 공정보다 선행하여 형성할 수도 있다.
도 16을 참조하면, 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할하여 다수의 반도체 패키지들을 형성할 수 있다. 상기 다수의 반도체 패키지들은 도 16에 도시된 제 1 반도체 패키지(111)와 유사한 구성을 보일 수 있다. 상기 제 1 반도체 패키지(111)는 상기 반도체 칩(13), 상기 봉지재(25), 상기 관통 전극들(TSV; 21), 및 상기 외부 접속단자들(43)을 구비할 수 있다. 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할하는 것은 싱귤레이션(singulation) 공정을 이용하여 수행할 수 있다.
몇몇 실시 예에서, 상기 봉지재(25) 및 상기 웨이퍼(11)를 적당한 크기로 분할한 후에, 상기 외부 접속단자들(43)을 형성할 수도 있다.
도 17을 참조하면, 본 발명의 제 2 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 제 2 반도체 패키지(152)를 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111)는 도 14 내지 도 16을 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다.
상기 제 2 반도체 패키지(152)는 인쇄회로기판(52) 상에 제 2 반도체 칩(53)을 부착하여 형성할 수 있다. 상기 제 2 반도체 칩(53)은 본딩 와이어(51)를 이용하여 상기 인쇄회로기판(52)에 전기적으로 접속할 수 있으며, 플립칩 본딩 방식으로 접속할 수도 있다. 상기 인쇄회로기판(52) 및 상기 제 2 반도체 칩(53)은 제 2 봉지재(55)로 덮을 수 있다. 상기 인쇄회로기판(52)의 일면에 제 2 외부 접속단자들(45)을 형성할 수 있다. 상기 제 2 반도체 칩(53)은 상기 본딩 와이어(51) 및 상기 인쇄회로기판(52)을 경유하여 상기 제 2 외부 접속단자들(45)에 전기적으로 접속될 수 있다.
상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152) 사이에 언더필(under fill; 39)을 형성할 수 있다. 상기 제 2 외부 접속단자들(45)은 상기 언더필(39)을 관통하여 상기 관통 전극들(TSV; 21)에 접촉할 수 있다. 결과적으로, 상기 외부 접속단자들(43)은 상기 관통 전극들(TSV; 21), 상기 제 2 외부 접속단자들(45), 상기 인쇄회로기판(52), 및 상기 본딩 와이어(51)를 경유하여 상기 제 2 반도체 칩(53)에 전기적으로 접속될 수 있다.
도 18을 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 상기 제 2 반도체 패키지(152) 및 제 3 반도체 패키지(112)를 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111) 및 상기 제 3 반도체 패키지(112)는 도 14 내지 도 16을 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 2 반도체 패키지(152)는 도 17을 참조하여 설명한 것과 유사한 것일 수 있다. 상기 제 3 반도체 패키지(112)는 상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152) 사이에 적층 할 수 있다.
도 19를 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 제 2 인쇄회로기판(63) 상에 상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152)를 차례로 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111)는 도 14 내지 도 16을 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 2 반도체 패키지(152)는 도 17을 참조하여 설명한 것과 유사한 것일 수 있다. 상기 제 2 인쇄회로기판(63) 및 상기 제 1 반도체 패키지(111) 사이에 언더필(39)을 형성할 수 있다. 상기 외부 접속단자들(43)은 상기 언더필(39)을 관통하여 상기 제 2 인쇄회로기판(63)에 접촉할 수 있다. 상기 제 2 인쇄회로기판(63)의 일면에 기판 접속단자들(47)을 형성할 수 있다. 상기 반도체 칩(13) 및 상기 제 2 반도체 칩(53)은 상기 관통 전극들(TSV; 21) 및 상기 제 2 인쇄회로기판(63)을 경유하여 상기 기판 접속단자들(47)에 전기적으로 접속될 수 있다.
상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)에 의하여 결정될 수 있다. 예를 들면, 상기 제 1 반도체 패키지(111)의 폭은 상기 반도체 칩(13)과 실질적으로 동일할 수 있다. 상기 제 2 인쇄회로기판(63)의 폭은 상기 제 1 반도체 패키지(111)에 의하여 결정될 수 있다. 예를 들면, 상기 제 2 인쇄회로기판(63)의 폭은 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작을 수 있다. 이에 더하여, 상기 제 2 반도체 패키지(152)의 폭 또한 상기 제 1 반도체 패키지(111)와 실질적으로 동일하거나 상기 제 1 반도체 패키지(111)보다 작을 수 있다. 결론적으로, 본 발명의 몇몇 실시 예에 따르면 상기 패키지-온-패키지(PoP)의 크기를 종래에 비하여 현저히 축소할 수 있다.
다른 실시 예에서, 상기 제 2 인쇄회로기판(63)의 폭은 상기 제 1 반도체 패키지(111)보다 클 수 있다.
도 20을 참조하면, 본 발명의 몇몇 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 상기 제 3 반도체 패키지(112), 제 4 반도체 패키지(113), 및 제 5 반도체 패키지(114)를 차례로 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111), 상기 제 3 반도체 패키지(112), 상기 제 4 반도체 패키지(113), 및 상기 제 5 반도체 패키지(114)는 도 14 내지 도 16을 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 상기 제 5 반도체 패키지(114)는 상기 개구부들(도 15의 25H)을 형성하는 공정을 생략하여 형성할 수 있다.
[실시예 3]
도 21 및 도 22는 본 발명의 제 3 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 본 발명의 제 3 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 웨이퍼(11)에 다수의 관통 전극들(through silicon via; TSV; 21)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(11)는 다수의 반도체 칩들(13)을 구비할 수 있다. 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출할 수 있다. 예를 들면, 화학기계적연마(chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 백그라인딩(backgrinding)공정, 및/또는 이들의 조합을 이용하여 상기 관통 전극들(TSV; 21)의 일단들이 노출될 때까지 상기 웨이퍼(11)의 후면을 부분적으로 제거할 수 있다. 그 결과, 상기 웨이퍼(11)의 두께는 현저히 감소할 수 있다. 상기 관통 전극들(TSV; 21)의 일단들은 상기 웨이퍼(11)의 일면에 노출될 수 있으며, 상기 관통 전극들(TSV; 21)의 다른 단들은 상기 웨이퍼(11)의 다른 일면에 노출될 수 있다.
도 22를 참조하면, 상기 관통 전극들(TSV; 21) 상에 내부 접속단자들(23)을 형성할 수 있다. 상기 내부 접속단자들(23)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 내부 접속단자들(23)은 상기 관통 전극들(TSV; 21)에 접촉될 수 있다.
상기 내부 접속단자들(23)은 상기 웨이퍼(11)의 상면(front side)에 형성할 수 있다. 즉, 상기 내부 접속단자들(23)은 상기 웨이퍼(11)에 형성된 능동/수동소자들(도시하지 않음)과 같은 면에 형성할 수 있다. 이와 다르게, 상기 내부 접속단자들(23)은 상기 웨이퍼(11)의 후면(back side)에 형성할 수도 있다. 몇몇 실시 예에서, 상기 내부 접속단자들(23)은 생략될 수 있다.
웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼(11) 상에 봉지재(encapsulant; 25)를 형성할 수 있다. 상기 봉지재(25)는 상기 내부 접속단자들(23) 및 상기 관통 전극들(TSV; 21)을 덮을 수 있다. 상기 봉지재(25)는 수지 및 필러(filler)를 함유하는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)로 형성할 수 있다. 몇몇 실시 예에서, 상기 봉지재(25)는 언더필(under fill)과 같은 액상 수지를 이용하여 형성할 수도 있다. 여기서, 상기 웨이퍼(11)의 일면은 노출될 수 있다.
상기 봉지재(25)를 관통하여 상기 내부 접속단자들(23)을 노출하는 개구부들(25H)을 형성할 수 있다. 상기 개구부들(25H)은 레이저 드릴링(laser drilling) 기술 또는 드라이 에치(dry etch) 기술을 사용하여 형성할 수 있다. 상기 개구부들(25H)은 몰드비아(mold via)로 명명할 수 있다. 상기 개구부들(25H)의 바닥에 상기 내부 접속단자들(23)의 상부표면들이 노출될 수 있다. 몇몇 실시 예에서, 상기 내부 접속단자들(23)이 생략된 경우 상기 개구부들(25H)의 바닥에 상기 관통 전극들(TSV; 21)이 노출될 수 있다.
이후, 도 7 내지 도 13 을 참조하여 설명한 것과 유사한 방법으로 패키지-온-패키지(package on package; PoP)를 형성할 수 있다.
[실시예 4]
도 23은 본 발명의 제 4 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법을 설명하기 위한 단면도이다.
도 23을 참조하면, 본 발명의 제 4 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 웨이퍼(11)에 다수의 관통 전극들(through silicon via; TSV; 21)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(11)는 다수의 반도체 칩들(13)을 구비할 수 있다. 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출할 수 있다. 예를 들면, 화학기계적연마(chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 백그라인딩(backgrinding)공정, 및/또는 이들의 조합을 이용하여 상기 관통 전극들(TSV; 21)의 일단들이 노출될 때까지 상기 웨이퍼(11)의 후면을 부분적으로 제거할 수 있다. 그 결과, 상기 웨이퍼(11)의 두께는 현저히 감소할 수 있다. 상기 관통 전극들(TSV; 21)의 일단들은 상기 웨이퍼(11)의 일면에 노출될 수 있으며, 상기 관통 전극들(TSV; 21)의 다른 단들은 상기 웨이퍼(11)의 다른 일면에 노출될 수 있다.
웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼(11) 상에 봉지재(encapsulant; 25)를 형성할 수 있다. 상기 봉지재(25)는 상기 관통 전극들(TSV; 21)을 덮을 수 있다. 상기 봉지재(25)는 수지 및 필러(filler)를 함유하는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)로 형성할 수 있다. 몇몇 실시 예에서, 상기 봉지재(25)는 언더필(under fill)과 같은 액상 수지를 이용하여 형성할 수도 있다.
상기 봉지재(25)는 상기 웨이퍼(11)의 상면(front side)에 형성할 수 있다. 즉, 상기 봉지재(25)는 상기 웨이퍼(11)에 형성된 능동/수동소자들(도시하지 않음)과 같은 면에 형성할 수 있다. 이와 다르게, 상기 봉지재(25)는 상기 웨이퍼(11)의 후면(back side)에 형성할 수도 있다. 여기서, 상기 웨이퍼(11)의 일면은 노출될 수 있다.
이후, 도 15 내지 도 20 을 참조하여 설명한 것과 유사한 방법으로 패키지-온-패키지(package on package; PoP)를 형성할 수 있다.
[실시예 5]
도 24 내지 도 26은 본 발명의 제 5 실시 예에 따른 패키지-온-패키지 형성방법을 설명하기 위한 단면도들이다.
도 24를 참조하면, 본 발명의 제 5 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 웨이퍼(11)에 다수의 관통 전극들(through silicon via; TSV; 21)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(11)는 다수의 반도체 칩들(13)을 구비할 수 있다. 상기 웨이퍼(11)를 부분적으로 제거하여 상기 관통 전극들(TSV; 21)을 노출할 수 있다. 예를 들면, 화학기계적연마(chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 백그라인딩(backgrinding)공정, 및/또는 이들의 조합을 이용하여 상기 관통 전극들(TSV; 21)의 일단들이 노출될 때까지 상기 웨이퍼(11)의 후면을 부분적으로 제거할 수 있다. 그 결과, 상기 웨이퍼(11)의 두께는 현저히 감소할 수 있다. 상기 관통 전극들(TSV; 21)의 일단들은 상기 웨이퍼(11)의 일면에 노출될 수 있으며, 상기 관통 전극들(TSV; 21)의 다른 단들은 상기 웨이퍼(11)의 다른 일면에 노출될 수 있다.
웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 상기 웨이퍼(11)의 서로 마주보는 양면을 덮는 봉지재(encapsulant; 25, 25')를 형성할 수 있다. 상기 봉지재(25, 25')는 상기 관통 전극들(TSV; 21)을 덮을 수 있다. 상기 봉지재(25, 25')는 수지 및 필러(filler)를 함유하는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)로 형성할 수 있다. 몇몇 실시 예에서, 상기 봉지재(25, 25')는 언더필(under fill)과 같은 액상 수지를 이용하여 형성할 수도 있다. 상기 봉지재(25, 25')는 제 1 봉지재(25) 및 제 2 봉지재(25')로 구별할 수 있다.
상기 봉지재(25, 25')를 관통하여 상기 관통 전극들(TSV; 21)을 노출하는 개구부들(25H, 25H')을 형성할 수 있다. 상기 개구부들(25H, 25H')은 레이저 드릴링(laser drilling) 기술을 사용하여 형성할 수 있다. 상기 개구부들(25H, 25H')은 몰드비아(mold via)로 명명할 수 있다. 상기 개구부들(25H, 25H')의 바닥에 상기 관통 전극들(TSV; 21)의 표면들이 노출될 수 있다. 상기 개구부들(25H, 25H')은 제 1 개구부(25H) 및 제 2 개구부(25H')로 구별할 수 있다.
도 25를 참조하면, 상기 웨이퍼(11)의 하부 및 상부에 하부 접속단자들(49) 및 상부 접속단자들(49')을 부착할 수 있다. 상기 관통 전극들(TSV; 21)의 일단들은 상기 하부 접속단자들(49)에 접촉할 수 있으며, 상기 관통 전극들(TSV; 21)의 다른 일단들은 상기 상부 접속단자들(49')에 접촉할 수 있다. 몇몇 실시 예에서, 상기 하부 접속단자들(49) 및 상기 상부 접속단자들(49')은 선택적으로 생략될 수 있다. 예를 들면, 상기 상부 접속단자들(49')은 모두 생략될 수 있다. 상기 하부 접속단자들(49) 및 상기 상부 접속단자들(49')은 상기 봉지재(25, 25')의 표면들보다 상대적으로 돌출될 수 있다.
상기 하부 접속단자들(49)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 상부 접속단자들(49')은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 봉지재(25, 25') 및 상기 웨이퍼(11)를 적당한 크기로 분할하여 다수의 반도체 패키지들을 형성할 수 있다. 상기 다수의 반도체 패키지들은 도 26에 도시된 제 1 반도체 패키지(111)와 유사한 구성을 보일 수 있다. 상기 제 1 반도체 패키지(111)는 상기 반도체 칩(13), 상기 봉지재(25, 25'), 상기 관통 전극들(TSV; 21), 상기 하부 접속단자들(49) 및 상기 상부 접속단자들(49')을 구비할 수 있다. 상기 봉지재(25, 25') 및 상기 웨이퍼(11)를 적당한 크기로 분할하는 것은 싱귤레이션(singulation) 공정을 이용하여 수행할 수 있다.
몇몇 실시 예에서, 상기 봉지재(25, 25') 및 상기 웨이퍼(11)를 적당한 크기로 분할한 후에, 상기 하부 접속단자들(49) 및 상기 상부 접속단자들(49')을 형성할 수도 있다.
도 26을 참조하면, 본 발명의 제 5 실시 예에 따른 패키지-온-패키지(package on package; PoP) 형성방법은 상기 제 1 반도체 패키지(111) 상에 제 2 반도체 패키지(152)를 적층 하는 것을 포함할 수 있다. 상기 제 1 반도체 패키지(111)는 도 24 및 도 25를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다.
상기 제 2 반도체 패키지(152)는 인쇄회로기판(52) 상에 제 2 반도체 칩(53)을 부착하여 형성할 수 있다. 상기 제 2 반도체 칩(53)은 본딩 와이어(51)를 이용하거나 플립칩 본딩 방식으로 상기 인쇄회로기판(52)에 전기적으로 접속할 수 있다. 상기 인쇄회로기판(52) 및 상기 제 2 반도체 칩(53)은 제 2 봉지재(55)로 덮을 수 있다. 상기 인쇄회로기판(52)의 일면에 제 2 외부 접속단자들(45)을 형성할 수 있다. 상기 제 2 반도체 칩(53)은 상기 본딩 와이어(51) 및 상기 인쇄회로기판(52)을 경유하여 상기 제 2 외부 접속단자들(45)에 전기적으로 접속될 수 있다.
상기 제 1 반도체 패키지(111) 및 상기 제 2 반도체 패키지(152) 사이에 언더필(under fill; 39)을 형성할 수 있다. 상기 제 2 외부 접속단자들(45)은 상기 언더필(39)을 관통하여 상기 관통 전극들(TSV; 21)에 접촉할 수 있다. 결과적으로, 상기 하부 접속단자들(49)은 상기 관통 전극들(TSV; 21), 상기 제 2 외부 접속단자들(45), 상기 인쇄회로기판(52), 및 상기 본딩 와이어(51)를 경유하여 상기 제 2 반도체 칩(53)에 전기적으로 접속될 수 있다.
[실시예 6]
도 27은 본 발명의 제 6 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 반도체모듈을 설명하기 위한 평면도이다.
도 27을 참조하면, 본 발명의 제 6 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 반도체모듈은 모듈 기판(210), 복수의 패키지-온-패키지들(207), 및 제어 칩 패키지(203)를 구비할 수 있다. 상기 모듈 기판(210)에 입출력 단자들(205)을 형성할 수 있다. 상기 패키지-온-패키지들(207)은 도 1 내지 도 26을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다.
상기 패키지-온-패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(210)에 장착할 수 있다. 상기 패키지-온-패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 패키지-온-패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 이 경우에, 본 발명의 제 6 실시 예에 따른 반도체모듈은 메모리 모듈일 수 있다.
[실시예 7]
도 28은 본 발명의 제 7 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 전자시스템의 구성도이다.
도 28을 참조하면, 본 발명의 제 7 실시 예에 따른 전자시스템(1100)은 제어기(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140), 및 버스 구조체(1150)를 구비할 수 있다. 상기 기억 장치(1130)는 도 1 내지 도 26을 참조하여 설명한 것과 유사한 패키지-온-패키지(package on package; PoP)로 구성된 것일 수 있다. 이에 더하여, 상기 제어기(1110) 또한 도 1 내지 도 26을 참조하여 설명한 것과 유사한 패키지-온-패키지(package on package; PoP)로 구성된 것일 수 있다. 더 나아가서, 상기 제어기(1110) 및 상기 기억 장치(1130)는 결합되어 도 1 내지 도 26을 참조하여 설명한 것과 유사한 패키지-온-패키지(package on package; PoP)로 구성된 것일 수 있다. 상기 버스 구조체(1150)는 상기 제어기(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130), 및 상기 인터페이스(1140) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 제어기(1110)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 상기 제어기(1110)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
상기 기억 장치(1130)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 예를 들면, 상기 전자시스템(1100)은 반도체 디스크 장치(solid state disk; SSD)일 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 상기 인터페이스(1140)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 전자 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 추가로 제공될 수 있다.
상기 전자 시스템(1100)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1100)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
[실시예 8]
도 29는 본 발명의 제 8 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 전자 장치를 도시한 사시도이다.
도 29를 참조하면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 패키지-온-패키지(PoP)는 휴대폰과 같은 전자 장치(2000)에 응용될 수 있다. 상기 패키지-온-패키지(PoP)는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 상기 전자 장치(2000)의 경박단소화에 유리하다. 상기 전자 장치(2000)는 도 29에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 내비게이션, 개인 휴대용 정보 단말기(Personal Digital Assistant; PDA) 등 다양한 전자 기기를 포함할 수 있다.
[실시예 9]
도 30은 본 발명의 제 9 실시 예에 따른 패키지-온-패키지(package on package; PoP)를 채택하는 전자 장치의 시스템 블록도이다.
도 30을 참조하면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 패키지-온-패키지(PoP)는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(2110: Body)와, 마이크로 프로세서 유닛(2120: Micro Processor Unit)과, 파워 유닛(2130: Power Unit)과, 기능 유닛(2140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(2150: Display Controller Unit)을 구비할 수 있다. 상기 바디(2110)는 인쇄 회로 기판으로 형성된 마더 보드(Mother Board)를 구비할 수 있으며, 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등이 상기 바디(2110)에 실장될 수 있다. 디스플레이 유닛(2160)은 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 표면에 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다.
상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 외부 장치(2170: External Apparatus)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다.
예를 들어, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(2180; Communication Unit)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스(interface) 컨트롤러일 수 있다.
도 1 내지 도 26을 참조하여 설명한 것과 유사한 상기 패키지-온-패키지(PoP)는 상기 마이크로 프로세서 유닛(2120)과 기능 유닛(2140) 중 적어도 어느 하나에 이용할 수 있다. 예를 들면, 상기 외부 접속단자들(43), 상기 기판 접속단자들(47), 및 상기 하부 접속단자들(49)은 상기 바디(2110)에 형성된 본드핑거(bond finger)에 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
11: 웨이퍼 13, 53: 반도체 칩
21: 관통전극(through silicon via; TSV)
23, 43, 45, 47, 49, 49', 143: 접속단자
25, 25', 55: 봉지재(encapsulant) 25H, 25H': 개구부
31, 32, 33: 절연막 35: 칩 패드
37: 재배선층(re-distribution layer; RDL)
39: 언더필(under fill)
51: 본딩 와이어
52, 63: 인쇄회로기판
111, 112, 113, 114, 152: 반도체 패키지
203: 제어 칩 패키지 205: 입출력 단자
207: 패키지-온-패키지(package on package; PoP)
210: 모듈 기판
1100: 전자 시스템
1110: 제어기 1120: 입출력 장치
1130: 기억 장치 1140: 인터페이스
1150: 버스 구조체
2000: 전자 장치 2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 웨이퍼 레벨 몰딩(wafer level molding) 공정을 이용하여 웨이퍼를 덮는 봉지재(encapsulant)를 형성하되, 상기 웨이퍼는 다수의 반도체 칩들 및 상기 반도체 칩들을 관통하는 다수의 관통 전극들(through silicon via; TSV)을 구비하며, 상기 봉지재는 개구부들을 갖고,
    상기 봉지재 및 상기 반도체 칩들을 분할하여 다수의 반도체 패키지들을 형성하고,
    상기 반도체 패키지들 중 선택된 하나의 상부에 다른 반도체 패키지를 적층 하는 것을 포함하되, 상기 다른 반도체 패키지는 상기 개구부들을 통하여 상기 관통 전극들에 전기적으로 접속된 반도체패키지 형성방법.
  2. 제 1 항에 있어서,
    상기 반도체 패키지들의 폭은 상기 반도체 칩들과 실질적으로 동일하게 형성하는 것을 포함하되, 상기 다른 반도체 패키지의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작은 반도체패키지 형성방법.
  3. 제 1 항에 있어서,
    상기 개구부들은 상기 관통 전극들에 정렬된 반도체패키지 형성방법.
  4. 제 1 항에 있어서,
    상기 반도체 칩들은 상기 관통 전극들에 전기적으로 접속된 재배선 층을 더 포함하되, 상기 개구부들 중 적어도 하나는 상기 재배선 층에 정렬된 반도체패키지 형성방법.
  5. 제 1 항에 있어서,
    상기 반도체 패키지들 중 선택된 하나와 상기 다른 반도체 패키지 사이에 상기 반도체 패키지들 중 선택된 다른 하나를 부착하는 것을 더 포함하는 반도체패키지 형성방법.
  6. 제 1 항에 있어서,
    상기 반도체 패키지들 중 선택된 하나의 하부에 인쇄회로기판을 부착하는 것을 더 포함하되, 상기 인쇄회로기판의 폭은 상기 반도체 패키지들 중 선택된 하나와 같거나 상기 반도체 패키지들 중 선택된 하나보다 작고, 상기 다른 반도체 패키지는 상기 관통 전극들을 경유하여 상기 인쇄회로기판에 전기적으로 접속된 반도체패키지 형성방법.
  7. 제 1 항에 있어서,
    상기 봉지재(encapsulant)를 형성하는 것은
    상기 웨이퍼의 상면에 상기 관통 전극들(TSV)을 형성하고,
    상기 웨이퍼의 상면 상에 상기 봉지재를 형성하고,
    상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들(TSV)을 노출하는 것을 포함하는 반도체패키지 형성방법.
  8. 제 1 항에 있어서,
    상기 봉지재(encapsulant)를 형성하는 것은
    상기 웨이퍼의 상면에 상기 관통 전극들(TSV)을 형성하고,
    상기 웨이퍼의 후면을 부분적으로 제거하여 상기 관통 전극들(TSV)을 노출하되, 상기 상면 및 상기 후면은 서로 마주보고,
    상기 상면 및 상기 후면 중 적어도 일면에 상기 봉지재를 형성하는 것을 포함하는 반도체패키지 형성방법.
  9. 제 8 항에 있어서,
    상기 봉지재는 상기 상면을 덮고 상기 후면을 덮도록 형성하는 반도체패키지 형성방법.
  10. 제 1 항에 있어서,
    상기 관통 전극들 상에 접속단자들을 형성하는 것을 더 포함하되, 상기 접속단자들은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 리드 그리드 어레이(lead grid array; LGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나인 반도체패키지 형성방법.
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