JP2004134478A - 半導体パッケージおよびその製造方法 - Google Patents
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Abstract
【課題】半導体パッケージの薄型化を図り、積層した場合でも小型で端子数の増加を図ることができるようにすること。
【解決手段】本発明は、略中央部に穴が設けられている配線板５と、配線板５の穴内に配置される半導体チップ７と、配線板５に設けられ半導体チップ７とリード線４を介して導通する接続端子６と、配線板５の穴の外側における表面に設けられ接続端子６と導通する下接続端子８および上接続端子９とを備える半導体パッケージ１である。
【選択図】 図１
【解決手段】本発明は、略中央部に穴が設けられている配線板５と、配線板５の穴内に配置される半導体チップ７と、配線板５に設けられ半導体チップ７とリード線４を介して導通する接続端子６と、配線板５の穴の外側における表面に設けられ接続端子６と導通する下接続端子８および上接続端子９とを備える半導体パッケージ１である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、薄型、多ピン対応可能、かつ複数の半導体チップを積層可能にした構造の半導体パッケージおよびその製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化、軽量化、薄型化に伴い、電子機器に使用されている半導体パッケージにも小型化、軽量化、薄型化が要求されている。これらの要求に対処するために、半導体のパッケージにはＣＳＰ（チップサイズパッケージ）が多く使用されるようになっている。
【０００３】
また、ＣＳＰを三次元的に積層（スタック）することで、より半導体パッケージの小型化を図ったものが提供されている。例えば、図１２に示す半導体パッケージ１０１では、大略すると基板１０７ａ、１０７ｂ、半導体チップ１０２、はんだボール１０４、１０５、および封止樹脂１０６により構成されている（例えば、特許文献１）。この半導体パッケージ１０１では、下側の基板１０７ｂと、上側の基板１０７ａとをはんだボール１０４によって接続し、電気的導通をとっている。
【０００４】
また、図１３に示す半導体パッケージ１２１では、薄型化が可能で積層できる構成を提供している（例えば、特許文献２）。大略すると、半導体パッケージ１２１は、半導体チップ１２２、外部端子１２５、封止樹脂１２６、はんだ皮膜１２７により構成されている。
【０００５】
半導体チップ１２２の電極１２３は、ワイヤ１２４によって、外部端子１２５に接続されている。外部端子１２５は第１のリード１２５ａと第２のリード１２５ｂとからなり、表面をはんだ皮膜１２７で覆われている。この半導体パッケージ１２１は、図１４に示すように、容易に積層することができる。
【０００６】
【特許文献１】
特許第３２３９９０９号
【特許文献２】
特開２００２−７６１７５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した図１２に示す半導体パッケージ１０１の場合、基板１０７ａ、１０７ｂ上に半導体チップ１０２を搭載して、ワイヤ１０３により基板１０７ａ、１０７ｂに接続し、封止樹脂１０６によって半導体チップ１０２、ワイヤ１０３等を保護している。したがって、封止樹脂１０６の高さＡ以上に、はんだボール１０４の高さＢが必要である。
【０００８】
ここで、封止樹脂１０６の高さとしては、半導体チップ１０２の厚さとワイヤ１０３のループ高さに依存するが、０．４ｍｍ程度である。したがって、半導体パッケージ１０１の総高さＣとしては２ｍｍ程度になってしまい、半導体パッケージの薄型化を図ることは困難である。
【０００９】
さらに、上下間の高さＢが高くなればなるほどはんだボール１０４間のピッチＤが長くなってしまい、半導体パッケージ１の横方向のサイズが大きくなってしまう。これらにより、半導体パッケージ１は大型化が避けられず、軽量化も困難となる。
【００１０】
また、上述した図１３に示す半導体パッケージ１２１の場合、リードフレームを用いて半導体パッケージ１２１を作製するため、外部端子１２５を半導体パッケージ１２１の周囲にしか配置できない。そのため、メモリーのような比較的ピン数の少ない半導体チップに対しては小型化を図れるが、ＡＳＩＣやＣＰＵのような多ピンの半導体チップに対しては、半導体パッケージの横方向のサイズが大きくなってしまうという問題が生じる。
【００１１】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、略中央部に穴が設けられている配線板と、配線板の穴内に配置される半導体チップと、配線板に設けられ半導体チップとリード線を介して導通する接続端子と、配線板の穴の外側における表面に設けられ接続端子と導通するパッドとを備える半導体パッケージである。
【００１２】
このような本発明では、配線板の略中央部に設けられた穴内に半導体チップが配置されていることで全体の高さを抑制できるとともに、この半導体チップと接続端子を介して導通するパッドが配線板の穴の外側における表面に設けられていることで面上にパッドを複数配置することができ、端子数の制限を緩和できるようになる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳述する。図１は、第１の実施形態に係わる半導体パッケージを示した断面図である。すなわち、第１の実施形態において、半導体パッケージ１は、略中央部に穴が設けられた配線板５と、配線板５の穴内に配置された半導体チップ２と、配線板５に設けられている接続端子６と、半導体チップ２の周辺部に設けられている複数の電極３と接続端子６とを導通させるためワイヤから成る複数のリード線４と、これら半導体チップ２、リード線４および接続端子６を保護するために樹脂を硬化させて成るモールド部７とを備えている。
【００１４】
また、この半導体パッケージ１では、半導体チップ２の下面とモールド部７の下面とが同一面に形成され、かつ、半導体チップ２の下面が配線板５の穴から露出した状態に形成されている。また、モールド部７のリード線４側は配線板５よりも飛び出して設けられている。
【００１５】
配線板５は、下面に図示しないマザー基板と接続するための下接続端子（パッド）８と、半導体パッケージ１の上部に搭載される図示しない別の半導体パッケージと接続するための上接続端子（パッド）９とを具備している。接続端子６と下接続端子８および上接続端子９とは、半導体チップ２に応じたパターンで配線されて電気的な接続を持っている。
【００１６】
上記した接続端子８および上接続端子９とは、図２（（ａ）は上面図、（ｂ）は断面図、（ｃ）は下面図）に示すように、それぞれグリッド状に形成することができる。これによって接続端子８、９のピン数を多くすることが可能となり、半導体チップ２のピン数が多いものも対応できるようになる。
【００１７】
このように構成された半導体パッケージ１は、図３に示すようにその複数枚をマザー基板１０に積層実装することができる。マザー基板１０上に設けられた配線パターン１１と、最下段に配置される半導体パッケージ１ａの各下接続端子８とが、はんだ１２を介して接続されている。
【００１８】
さらに、上側となる半導体パッケージ１の下接続端子８と下側となる半導体パッケージ１の上接続端子９ともはんだ１３を介して接続されている。なお、図３において、最上段に配置される半導体パッケージ１ｃの上接続端子９を描いているが、上接続端子９は無くても良い。
【００１９】
このような構成をとることで、半導体チップ２の厚さを配線板５の厚さの中に吸収させることができるので、積層された半導体パッケージの高さを低く抑えることができる。これにより、半導体パッケージの薄型化、ひいてはセットの薄型化に貢献できる。
【００２０】
本発明においては、半導体パッケージ１を構成する部材として配線板５を用いているので、外部接続用の下接続端子８を任意に多数配置することができる。したがって、半導体チップ２の電極３の数が多くなっても、多数の下接続端子を配置することができるので、半導体パッケージ１の小型化を図ることができる。
【００２１】
また、図３に示すような半導体パッケージ１の積層を行う場合、下段の半導体パッケージ１におけるモールド部７と上段の半導体パッケージ１における半導体チップ２との間に隙間ができるようモールド部７の高さもしくははんだ１３の高さを調整することで、複数の半導体パッケージ１を積層する場合であっても、穴から露出する半導体チップ２の裏面での放熱性を損なわずに済むようになる。
【００２２】
図４に第２の実施の形態を示す。配線板１４は、半導体チップ２が納められている穴の周縁（内壁部）に段差１５を有しており、段差１５により一段下がった面１６に接続端子６が配置されている。半導体チップ２の電極３は、リード線４によって接続端子６と接続されている。
【００２３】
樹脂によりなるモールド部７は、半導体チップ２、リード線４および接続端子６を保護している。さらにモールド部７は配線板１４の上面より飛び出さないように配置されている。
【００２４】
本実施形態の場合、接続端子６の設置されている面が配線板１４の上面より低い位置にあるため、リード線４を配線板１４の上面から飛び出さないように配置することが可能になる。これにより、モールド部７も配線板１４の上面から飛び出さないように配置することができる。したがって、第２実施形態に係る半導体パッケージ１は、第１実施形態に係る半導体パッケージ１に比べてより低背のものにすることができる。
【００２５】
第２の実施形態による半導体パッケージを積層した場合を図５に示す。本実施形態の場合、モールド部７の飛び出しがないため、図３に示す第１の実施形態よりもより低背の半導体パッケージを提供でき、より一層セットの低背化に貢献することができる。
【００２６】
この場合、各半導体パッケージ１のモールド部７が配線板１４の上面から飛び出していないため、はんだ１３を介して積層するとはんだ１３および上接続端子９、下接続端子８の高さ分、上下間に隙間をあけることができ、半導体チップ２の下面からの放熱性を向上できるようになる。
【００２７】
図６に第３の実施形態を示す。第３の実施形態に係る半導体パッケージ１は、配線板１６の略中央部に設けられた穴内に半導体チップ２を配置するとともに、この半導体チップ２の上部に接着性のある絶縁材料１７を介して別の半導体チップ１８を配置したものである。
【００２８】
配線板１６の段差１５の面１６には、複数の列からなる接続端子６が配置されており、半導体チップ２および半導体チップ１８の電極３および１９とをワイヤ４で接続している。
【００２９】
また、図７に示す半導体パッケージ１のように、配線板１９の穴内壁に段差を２つ以上（図の例では２つ）設けてもよい。上述の配線板１９はガラスエポキシ等の有機系配線板でも良いし、セラミックス配線板でも良いし、あるいはまた、ポリイミド等のフレキシブル配線板でも良い。
【００３０】
このような構成にすることで、更なる半導体パッケージ１の小型化を図ることができるとともに、１つの半導体パッケージ１内に多機能を集約できるようになる。
【００３１】
次に、第１の実施形態に係わる半導体パッケージ１についての製造方法を説明する。まず、図８（ａ）に示すように、配線板３１に接続端子６、下接続端子８および上接続端子９を既知の製造工程によって作製する。
【００３２】
次に、図８（ｂ）に示すように、配線板３１図示しない金型もしくは図示しないルーター等で加工して、略中央に空間部（穴）３２を設ける。
【００３３】
次に、図８（ｃ）に示すように配線板３１を、キャリア３３上のシート３４（両面に粘着性を有するシート材）を介して設置する。ここで、図１１に示すように、キャリア３３には複数の位置決めピン３５があり、配線板３１の穴３６の位置決めをすることができるようになっている。
【００３４】
次に、図９（ａ）に示すように、液状の封止樹脂３７を前記の空間部３２に滴下する。次いで、図９（ｂ）に示すように、封止樹脂３７へ半導体チップ３８を埋め込むよう搭載し、次に高温槽等で封止樹脂３７を硬化する。
【００３５】
次に、配線板３１をキャリア３３から剥がすとともに、配線板３１から粘着性を有するシート３４を剥がす。これにより、図９（ｃ）に示すような状態となる。次に、図１０（ａ）に示すように、半導体チップ３８の電極３９と配線板３１の接続端子４０とをリード線４１で接続する。
【００３６】
続いて、図１０（ｂ）に示すように、図示しない金型を用いて、半導体チップ３８の上半分、電極３９、接続端子４０とを封止樹脂４２を用いて封止する。あるいは、図示しない、液状の封止樹脂を用いて封止、硬化を行っても良い。
【００３７】
最後に、図示しないダイシングブレード等を用いて、配線板３１の不要部分を切断することで、図１０（ｃ）に示すような半導体パッケージ４３を得る。
【００３８】
なお、図８〜図１０においては、１個の半導体パッケージを製造する過程を断面図を用いて示したが、もちろん、配線板３１で複数個の半導体パッケージを同時に製造することが可能である。すなわち、配線板３１は図１１に示すように縦横に複数列の半導体パッケージを製造することができる。
【００３９】
上記の製造工程によれば、両面に粘着性を有するシート３３を比較的温度が上昇する金型に用いる樹脂封止工程にかける前に取り除くことができる。したがって、両面に粘着性を有するシートの温度特性に厳しい要求を課さなくても良くなる。
【００４０】
また、半導体チップと配線板とを接続する工程においては、半導体チップに熱を加える必要があるが、半導体チップが直接ワイヤーボンディング装置のボンディングステージに接することになり、温度の安定性が図られるため、ワイヤーボンディングの品質が向上する。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、低背の積層可能半導体パッケージを提供でき、さらに、多ピンの半導体チップにも適応できる半導体パッケージを提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体パッケージを示した断面図である。
【図２】半導体パッケージの上面、断面、および下面図である。
【図３】導体パッケージを複数積層実装した状態を示す断面図である。
【図４】本発明の第２の実施形態に係わる半導体パッケージを示した断面図である。
【図５】半導体パッケージを複数積層実装した状態を示す断面図である。
【図６】本発明の第３の実施形態に係わる半導体パッケージを示した断面図である。
【図７】本発明の第３の実施形態の変形例に係わる半導体パッケージを示した断面図である。
【図８】本発明に係わる半導体パッケージの製造工程を示す断面図（その１）である。
【図９】本発明に係わる半導体パッケージの製造工程を示す断面図（その２）である。
【図１０】本発明に係わる半導体パッケージの製造工程を示す断面図（その３）である。
【図１１】配線板とキャリアを示す上面図である。
【図１２】従来のはんだボールを使用した積層半導体パッケージを示す図である。
【図１３】従来の薄型積層半導体パッケージを示す図である。
【図１４】従来の積層状態の半導体パッケージの断面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，４３…半導体パッケージ、２，１８，３８…半導体チップ、３，３９…電極、４，４１…リード線、５，１４，１６…配線板、６，４０…接続端子、７…モールド部、８…下接続端子、９…上接続端子、１０…マザー基板、１１…配線パターン、１２，１３…はんだ、１５…段差、１６…面、１７…絶縁材料、３１…配線板、３２…空間部、３３…キャリア、３４…シート、３５…位置決めピン、３６…穴、３７，４２…封止樹脂
【発明の属する技術分野】
本発明は、薄型、多ピン対応可能、かつ複数の半導体チップを積層可能にした構造の半導体パッケージおよびその製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化、軽量化、薄型化に伴い、電子機器に使用されている半導体パッケージにも小型化、軽量化、薄型化が要求されている。これらの要求に対処するために、半導体のパッケージにはＣＳＰ（チップサイズパッケージ）が多く使用されるようになっている。
【０００３】
また、ＣＳＰを三次元的に積層（スタック）することで、より半導体パッケージの小型化を図ったものが提供されている。例えば、図１２に示す半導体パッケージ１０１では、大略すると基板１０７ａ、１０７ｂ、半導体チップ１０２、はんだボール１０４、１０５、および封止樹脂１０６により構成されている（例えば、特許文献１）。この半導体パッケージ１０１では、下側の基板１０７ｂと、上側の基板１０７ａとをはんだボール１０４によって接続し、電気的導通をとっている。
【０００４】
また、図１３に示す半導体パッケージ１２１では、薄型化が可能で積層できる構成を提供している（例えば、特許文献２）。大略すると、半導体パッケージ１２１は、半導体チップ１２２、外部端子１２５、封止樹脂１２６、はんだ皮膜１２７により構成されている。
【０００５】
半導体チップ１２２の電極１２３は、ワイヤ１２４によって、外部端子１２５に接続されている。外部端子１２５は第１のリード１２５ａと第２のリード１２５ｂとからなり、表面をはんだ皮膜１２７で覆われている。この半導体パッケージ１２１は、図１４に示すように、容易に積層することができる。
【０００６】
【特許文献１】
特許第３２３９９０９号
【特許文献２】
特開２００２−７６１７５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した図１２に示す半導体パッケージ１０１の場合、基板１０７ａ、１０７ｂ上に半導体チップ１０２を搭載して、ワイヤ１０３により基板１０７ａ、１０７ｂに接続し、封止樹脂１０６によって半導体チップ１０２、ワイヤ１０３等を保護している。したがって、封止樹脂１０６の高さＡ以上に、はんだボール１０４の高さＢが必要である。
【０００８】
ここで、封止樹脂１０６の高さとしては、半導体チップ１０２の厚さとワイヤ１０３のループ高さに依存するが、０．４ｍｍ程度である。したがって、半導体パッケージ１０１の総高さＣとしては２ｍｍ程度になってしまい、半導体パッケージの薄型化を図ることは困難である。
【０００９】
さらに、上下間の高さＢが高くなればなるほどはんだボール１０４間のピッチＤが長くなってしまい、半導体パッケージ１の横方向のサイズが大きくなってしまう。これらにより、半導体パッケージ１は大型化が避けられず、軽量化も困難となる。
【００１０】
また、上述した図１３に示す半導体パッケージ１２１の場合、リードフレームを用いて半導体パッケージ１２１を作製するため、外部端子１２５を半導体パッケージ１２１の周囲にしか配置できない。そのため、メモリーのような比較的ピン数の少ない半導体チップに対しては小型化を図れるが、ＡＳＩＣやＣＰＵのような多ピンの半導体チップに対しては、半導体パッケージの横方向のサイズが大きくなってしまうという問題が生じる。
【００１１】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、略中央部に穴が設けられている配線板と、配線板の穴内に配置される半導体チップと、配線板に設けられ半導体チップとリード線を介して導通する接続端子と、配線板の穴の外側における表面に設けられ接続端子と導通するパッドとを備える半導体パッケージである。
【００１２】
このような本発明では、配線板の略中央部に設けられた穴内に半導体チップが配置されていることで全体の高さを抑制できるとともに、この半導体チップと接続端子を介して導通するパッドが配線板の穴の外側における表面に設けられていることで面上にパッドを複数配置することができ、端子数の制限を緩和できるようになる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳述する。図１は、第１の実施形態に係わる半導体パッケージを示した断面図である。すなわち、第１の実施形態において、半導体パッケージ１は、略中央部に穴が設けられた配線板５と、配線板５の穴内に配置された半導体チップ２と、配線板５に設けられている接続端子６と、半導体チップ２の周辺部に設けられている複数の電極３と接続端子６とを導通させるためワイヤから成る複数のリード線４と、これら半導体チップ２、リード線４および接続端子６を保護するために樹脂を硬化させて成るモールド部７とを備えている。
【００１４】
また、この半導体パッケージ１では、半導体チップ２の下面とモールド部７の下面とが同一面に形成され、かつ、半導体チップ２の下面が配線板５の穴から露出した状態に形成されている。また、モールド部７のリード線４側は配線板５よりも飛び出して設けられている。
【００１５】
配線板５は、下面に図示しないマザー基板と接続するための下接続端子（パッド）８と、半導体パッケージ１の上部に搭載される図示しない別の半導体パッケージと接続するための上接続端子（パッド）９とを具備している。接続端子６と下接続端子８および上接続端子９とは、半導体チップ２に応じたパターンで配線されて電気的な接続を持っている。
【００１６】
上記した接続端子８および上接続端子９とは、図２（（ａ）は上面図、（ｂ）は断面図、（ｃ）は下面図）に示すように、それぞれグリッド状に形成することができる。これによって接続端子８、９のピン数を多くすることが可能となり、半導体チップ２のピン数が多いものも対応できるようになる。
【００１７】
このように構成された半導体パッケージ１は、図３に示すようにその複数枚をマザー基板１０に積層実装することができる。マザー基板１０上に設けられた配線パターン１１と、最下段に配置される半導体パッケージ１ａの各下接続端子８とが、はんだ１２を介して接続されている。
【００１８】
さらに、上側となる半導体パッケージ１の下接続端子８と下側となる半導体パッケージ１の上接続端子９ともはんだ１３を介して接続されている。なお、図３において、最上段に配置される半導体パッケージ１ｃの上接続端子９を描いているが、上接続端子９は無くても良い。
【００１９】
このような構成をとることで、半導体チップ２の厚さを配線板５の厚さの中に吸収させることができるので、積層された半導体パッケージの高さを低く抑えることができる。これにより、半導体パッケージの薄型化、ひいてはセットの薄型化に貢献できる。
【００２０】
本発明においては、半導体パッケージ１を構成する部材として配線板５を用いているので、外部接続用の下接続端子８を任意に多数配置することができる。したがって、半導体チップ２の電極３の数が多くなっても、多数の下接続端子を配置することができるので、半導体パッケージ１の小型化を図ることができる。
【００２１】
また、図３に示すような半導体パッケージ１の積層を行う場合、下段の半導体パッケージ１におけるモールド部７と上段の半導体パッケージ１における半導体チップ２との間に隙間ができるようモールド部７の高さもしくははんだ１３の高さを調整することで、複数の半導体パッケージ１を積層する場合であっても、穴から露出する半導体チップ２の裏面での放熱性を損なわずに済むようになる。
【００２２】
図４に第２の実施の形態を示す。配線板１４は、半導体チップ２が納められている穴の周縁（内壁部）に段差１５を有しており、段差１５により一段下がった面１６に接続端子６が配置されている。半導体チップ２の電極３は、リード線４によって接続端子６と接続されている。
【００２３】
樹脂によりなるモールド部７は、半導体チップ２、リード線４および接続端子６を保護している。さらにモールド部７は配線板１４の上面より飛び出さないように配置されている。
【００２４】
本実施形態の場合、接続端子６の設置されている面が配線板１４の上面より低い位置にあるため、リード線４を配線板１４の上面から飛び出さないように配置することが可能になる。これにより、モールド部７も配線板１４の上面から飛び出さないように配置することができる。したがって、第２実施形態に係る半導体パッケージ１は、第１実施形態に係る半導体パッケージ１に比べてより低背のものにすることができる。
【００２５】
第２の実施形態による半導体パッケージを積層した場合を図５に示す。本実施形態の場合、モールド部７の飛び出しがないため、図３に示す第１の実施形態よりもより低背の半導体パッケージを提供でき、より一層セットの低背化に貢献することができる。
【００２６】
この場合、各半導体パッケージ１のモールド部７が配線板１４の上面から飛び出していないため、はんだ１３を介して積層するとはんだ１３および上接続端子９、下接続端子８の高さ分、上下間に隙間をあけることができ、半導体チップ２の下面からの放熱性を向上できるようになる。
【００２７】
図６に第３の実施形態を示す。第３の実施形態に係る半導体パッケージ１は、配線板１６の略中央部に設けられた穴内に半導体チップ２を配置するとともに、この半導体チップ２の上部に接着性のある絶縁材料１７を介して別の半導体チップ１８を配置したものである。
【００２８】
配線板１６の段差１５の面１６には、複数の列からなる接続端子６が配置されており、半導体チップ２および半導体チップ１８の電極３および１９とをワイヤ４で接続している。
【００２９】
また、図７に示す半導体パッケージ１のように、配線板１９の穴内壁に段差を２つ以上（図の例では２つ）設けてもよい。上述の配線板１９はガラスエポキシ等の有機系配線板でも良いし、セラミックス配線板でも良いし、あるいはまた、ポリイミド等のフレキシブル配線板でも良い。
【００３０】
このような構成にすることで、更なる半導体パッケージ１の小型化を図ることができるとともに、１つの半導体パッケージ１内に多機能を集約できるようになる。
【００３１】
次に、第１の実施形態に係わる半導体パッケージ１についての製造方法を説明する。まず、図８（ａ）に示すように、配線板３１に接続端子６、下接続端子８および上接続端子９を既知の製造工程によって作製する。
【００３２】
次に、図８（ｂ）に示すように、配線板３１図示しない金型もしくは図示しないルーター等で加工して、略中央に空間部（穴）３２を設ける。
【００３３】
次に、図８（ｃ）に示すように配線板３１を、キャリア３３上のシート３４（両面に粘着性を有するシート材）を介して設置する。ここで、図１１に示すように、キャリア３３には複数の位置決めピン３５があり、配線板３１の穴３６の位置決めをすることができるようになっている。
【００３４】
次に、図９（ａ）に示すように、液状の封止樹脂３７を前記の空間部３２に滴下する。次いで、図９（ｂ）に示すように、封止樹脂３７へ半導体チップ３８を埋め込むよう搭載し、次に高温槽等で封止樹脂３７を硬化する。
【００３５】
次に、配線板３１をキャリア３３から剥がすとともに、配線板３１から粘着性を有するシート３４を剥がす。これにより、図９（ｃ）に示すような状態となる。次に、図１０（ａ）に示すように、半導体チップ３８の電極３９と配線板３１の接続端子４０とをリード線４１で接続する。
【００３６】
続いて、図１０（ｂ）に示すように、図示しない金型を用いて、半導体チップ３８の上半分、電極３９、接続端子４０とを封止樹脂４２を用いて封止する。あるいは、図示しない、液状の封止樹脂を用いて封止、硬化を行っても良い。
【００３７】
最後に、図示しないダイシングブレード等を用いて、配線板３１の不要部分を切断することで、図１０（ｃ）に示すような半導体パッケージ４３を得る。
【００３８】
なお、図８〜図１０においては、１個の半導体パッケージを製造する過程を断面図を用いて示したが、もちろん、配線板３１で複数個の半導体パッケージを同時に製造することが可能である。すなわち、配線板３１は図１１に示すように縦横に複数列の半導体パッケージを製造することができる。
【００３９】
上記の製造工程によれば、両面に粘着性を有するシート３３を比較的温度が上昇する金型に用いる樹脂封止工程にかける前に取り除くことができる。したがって、両面に粘着性を有するシートの温度特性に厳しい要求を課さなくても良くなる。
【００４０】
また、半導体チップと配線板とを接続する工程においては、半導体チップに熱を加える必要があるが、半導体チップが直接ワイヤーボンディング装置のボンディングステージに接することになり、温度の安定性が図られるため、ワイヤーボンディングの品質が向上する。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、低背の積層可能半導体パッケージを提供でき、さらに、多ピンの半導体チップにも適応できる半導体パッケージを提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体パッケージを示した断面図である。
【図２】半導体パッケージの上面、断面、および下面図である。
【図３】導体パッケージを複数積層実装した状態を示す断面図である。
【図４】本発明の第２の実施形態に係わる半導体パッケージを示した断面図である。
【図５】半導体パッケージを複数積層実装した状態を示す断面図である。
【図６】本発明の第３の実施形態に係わる半導体パッケージを示した断面図である。
【図７】本発明の第３の実施形態の変形例に係わる半導体パッケージを示した断面図である。
【図８】本発明に係わる半導体パッケージの製造工程を示す断面図（その１）である。
【図９】本発明に係わる半導体パッケージの製造工程を示す断面図（その２）である。
【図１０】本発明に係わる半導体パッケージの製造工程を示す断面図（その３）である。
【図１１】配線板とキャリアを示す上面図である。
【図１２】従来のはんだボールを使用した積層半導体パッケージを示す図である。
【図１３】従来の薄型積層半導体パッケージを示す図である。
【図１４】従来の積層状態の半導体パッケージの断面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，４３…半導体パッケージ、２，１８，３８…半導体チップ、３，３９…電極、４，４１…リード線、５，１４，１６…配線板、６，４０…接続端子、７…モールド部、８…下接続端子、９…上接続端子、１０…マザー基板、１１…配線パターン、１２，１３…はんだ、１５…段差、１６…面、１７…絶縁材料、３１…配線板、３２…空間部、３３…キャリア、３４…シート、３５…位置決めピン、３６…穴、３７，４２…封止樹脂
Claims (6)
- 略中央部に穴が設けられている配線板と、
前記配線板の穴内に配置される半導体チップと、
前記配線板に設けられ前記半導体チップとリード線を介して導通する接続端子と、
前記配線板の穴の外側における表面に設けられ前記接続端子と導通するパッドと
を備えることを特徴とする半導体パッケージ。 - 前記配線板の穴の周縁には段差部が設けられ、その段差部に前記接続端子が設けられている
ことを特徴とする請求項１記載の半導体パッケージ。 - 前記配線板の穴の周縁には複数の段差部が設けられ、その複数の段差部に前記接続端子が各々設けられている
ことを特徴とする請求項１記載の半導体パッケージ。 - 前記パッドは前記配線板の表面における上面と下面との両方に設けられている
ことを特徴とする請求項１記載の半導体パッケージ。 - 前記半導体チップの前記リード線が接続されていない側の表面が前記穴から露出している
ことを特徴とする請求項１記載の半導体パッケージ。 - 基準となるプレート上にキャリアを介して配線板を配置する工程と、
前記配線板の略中央部に設けられた穴内に封止樹脂を滴下した後、その穴内の封止樹脂内に半導体チップを埋め込み、前記封止樹脂を硬化させる工程と、
前記封止樹脂が硬化した後、前記配線板を前記プレート上のキャリアから取り外し、前記半導体チップと前記配線板とをリード線によって接続する工程と
を備えることを特徴とする半導体パッケージの製造方法。
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