KR20110045079A - 몰딩된 초박형 반도체 다이 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들 - Google Patents

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Abstract

몰딩된 초박형 반도체 다이 패키지들, 상기 패키지들을 포함하는 시스템들, 및 상기 패키지들을 제조하는 방법들이 개시된다. 예시적인 패키지는 리드프레임의 제1 면 및 제2 면 사이에 형성된 어퍼쳐 및 상기 어퍼쳐에 인접하여 배치되는 복수개의 리드들을 가지는 상기 리드프레임을 포함한다. 상기 패키지는 상기 리드프레임의 제1 면과 실질적으로 같은 높이를 가지는 상면을 가지면서 상기 리드프레임의 상기 어퍼쳐 내에 배치되는 반도체, 및 상기 반도체 다이의 적어도 하나의 측면 및 상기 리드프레임의 적어도 하나의 리드 사이의 적어도 하나의 갭을 더 포함한다. 전기 절연 물질의 구조체가 상기 적어도 하나의 갭 내에 배치된다. 복수개의 도전성 부재들이 상기 다이의 상면 상의 도전성 영역들과 상기 리드프레임의 리드들을 연결하며, 적어도 하나의 도전성 부재는 전기 절연 물질의 구조체의 적어도 일부 상에 배치되는 일부를 가진다.

Description

몰딩된 초박형 반도체 다이 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들{Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same}
본 발명은 반도체 다이 패키지들, 반도체 다이 패키지들을 이용한 시스템, 및 반도체 다이 패키지들을 제조하기 위한 방법들에 관한 것이다.
휴대폰들, 개인용 데이터 보조기들, 디지털 카메라들, 랩탑들 등과 같은, 개인 휴대용 전자 부품들은 일반적으로 몇몇의 패키지된 반도체 IC 칩들 및 인쇄 회로 보드들 및 유연 기판들과 같은, 연결 기판들 상에 조립된 표면 실장 부품들을 포함할 수 있다. 개인 휴대용 전자 부품들에 더욱 많은 기능성 및 특징들을 병합하고자 하는 요구들이 점점 증가하고 있으며, 동시에 이러한 장치들의 크기들은 축소되고 있다. 이것은, 다음에, 연결 기판들의 디자인, 크기, 및 어셈블리에 대한 점점 증가하는 요구들을 제기하고 있다. 조립된 부품들의 수가 증가할수록, 더 작은 형상 팩터에 대한 요구가 증가하는 반면에, 기판 면적들 및 비용들이 증가한다.
발명을 고안하는 일부로서, 발명자는 이러한 이슈들을 검토할 필요성이 있고 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 부품들의 기능성 및 특징들의 증가를 가능하게 하는 방법들을 찾는 것이 유리하다는 것을 인식하였다. 발명을 고안하는 일부로서, 발명자는 많은 전자 제품들이 특정한 기능들을 제공하는 몇몇의 작은 그룹들로 함께 분류될 수 있는, 몇몇의 부품들을, 특히 반도체 다이를 가지는 것을 인식하였다. 발명을 고안하는 일부로서, 발명자는, 보드 공간을 줄이고 기능을 증가시키도록 서로의 상부 상에 적층될 수 있는 몰딩된 초박형 패키지들 내에서 반도체 다이 및 다른 부품들을 패키징함으로써, 회로 그룹에 필요한 기판 면적이 의미있게 감소될 수 있다는 것을 발견하였으며, 여기에서 각각의 상기 패키지는 패키지가 수용하는 반도체 다이만큼 얇을 수 있다.
따라서, 본 발명에 따른 제1의 일반적인 실시예는 제1 면, 제2 면, 리드프레임의 제1 면 및 제2 면 사이에 배치되는 어퍼쳐, 및 어퍼쳐에 인접하여 배치되는 복수개의 리드들을 포함하는 리드프레임을 넓게 포함하는 반도체 다이 패키지에 관한 것이다. 반도체 다이 패키지는 상면, 하면, 상면 및 하면 사이의 적어도 하나의 측면, 및 반도체 다이의 상면 상에 배치된 복수개의 도전 영역들을 포함하는 반도체 다이를 더 포함한다. 반도체 다이는 리드프레임의 제1 면과 실질적으로 같은 높이를 가지는(flush with) 상면을 수반하여 리드프레임의 어퍼쳐 내에 배치된다. 패키지는 반도체 다이의 적어도 하나의 측면과 리드프레임의 적어도 하나의 리드 사이의 적어도 하나의 갭 및 적어도 하나의 갭의 적어도 일부 내에 배치된 전기 절연 물질의 구조체를 더 포함한다. 패키지는 복수개의 도전성 부재들을 더 포함하며, 각각의 도전성 부재는 반도체 다이의 도전 영역에 전기적으로 연결되는 제1 말단부 및 리드프레임의 리드에 전기적으로 연결되는 제2 말단부를 포함한다. 적어도 하나의 도전성 부재는 전기 절연 물질의 구조체의 적어도 일부 상에 배치되는 일부를 가진다.
이러한 예시적인 구성으로 인하여, 반도체 다이 패키지는, 다이로부터 그리고 다이로의 신호들이, 웨지 와이어 본드들과 같은 낮은 높이의 와이어 본드들 또는 증착된 도전층들을 포함할 수 있는, 리드들 및 도전성 부재들에 의하여 전달되면서, 패키지가 수용하는 반도체 다이만큼 얇을 수 있다. 공통의 리드 패턴을 가지는 패키지들은 단일 반도체 다이 패키지의 점유 공간(footprint) 면적 이내에서 증가된 기능성을 제공하도록 몇몇의 반도체 다이를 전기적으로 연결하기 위하여 서로 상에 적층될 수 있다. 패키지들 중에서 도전성 부재들의 레이아웃은 적층된 반도체 다이들 중에서 원하는 연결을 제공하도록 변경될 수 있다. 본 발명의 이러한 예시적인 실시예의 다른 이점으로서, 동일한 회로 및 부품들을 가지는 반도체 다이들은, 패키지의 더 큰 점유 공간에서 패키징된 큰 장치를 사용하는 것과 대조하여, 단일 패키지의 점유 공간 이내에서 추가적인 성능을 제공하도록 전기적으로 병렬로 연결될 수 있으며 적층될 수 있다. 예를 들어, 개별적인 다이들 상의 작은 규모의 전력-스위칭 MOSFET 트랜지스터들은 동일한 작은 점유 공간을 가지는 유사한 패키지들 내에서 수용될 수 있으며, 그리고 더 큰 패키지 점유 공간 내에서 수용된 훨씬 더 큰 MOSFET 소자의 전력-처리 성능을 제공하도록 병렬로 전기적으로 연결되고 적층될 수 있다.
본 발명에 따른 다른 일반적인 실시예는 하나 이상의 반도체 다이들에 대한 반도체 다이 패키지를 제조하는 방법에 관한 것이다. 각각의 반도체 다이는 복수개의 도전 영역들을 가지는 앞면과 후면을 가진다. 상기 방법은 반도체 다이의 활성면이 캐리어 막(carrier film)에 대면하여 캐리어 막 상에 배치되는 적어도 하나의 반도체 다이, 반도체 다이에 인접하여 배치되는 복수개의 리드들, 및 반도체 다이 및 적어도 하나의 리드 사이에 적어도 하나의 갭을 가지는 어셈블리(assembly)를 구성하는 단계를 넓게 포함한다. 상기 방법은 전기 절연 물질의 구조체가 고상화(solidify)되고 반도체 다이 및 적어도 하나의 리드에 부착되도록 적어도 하나의 갭 이내에 전기 절연 물질의 구조체를 배치하는 단계를 더 포함한다. 도전성 부재들은 다이의 도전 영역들 및 리드들 사이에 전기적인 연결들을 제공하기 위하여 리드프레임의 리드들 및 다이와 조립된다. 도전성 부재들은 다이를 조립하기 이전에 예를 들어, 캐리어 막 상에 도전성 부재들을 배치함으로써, 어셈블리를 구성할 때 조립될 수 있거나, 또는 이후에 조립될 수 있다. 후자의 경우에, 캐리어 막이 제거될 수 있고, 도전성 부재들은 다이의 제1 면 및 리드프레임 상에 배치될 수 있다.
본 발명은 또한 본 발명에 따른 패키지들을 포함하는 시스템들을 포함하며, 각각의 이러한 시스템은 연결 기판을 가지며 그리고 본 발명에 따른 반도체 다이 패키지는 연결 기판에 부착되며, 그 내에 전기적 연결이 이루어진다.
발명의 상기 일반적인 실시예들 및 다른 실시예들은 도면들을 참조하여 상세한 설명에서 기술된다. 도면들에서, 동일한 번호들은 동일한 요소들을 언급할 수 있으며 그리고 어떠한 요소들에 대한 기술은 반복되지 않을 수 있다.
본 발명에 따르면, 다이의 두께와 실질적으로 동일한 두께를 가지면서 패키지가 제조될 수 있으며, 이에 의하여 초박형 반도체 다이 패키지들을 제공할 수 있다. 예를 들어, 100 미크론(micron)의 다이 두께를 수반하여, 상기 패키지는 약 110 미크론 내지 120 미크론과 같이 얇게 제조될 수 있다. 250 미크론의 다이 두께에 대하여, 상기 패키지는 260 미크론 내지 300 미크론과 같이 얇게 제조될 수 있다. 초박형 패키지는 다이와 외부 히트 싱크 사이의 거리를 최소화함으로써 우수한 열적 성능을 제공하며, 그리고 연결 거리 및 리드 거리를 최소화함으로써 우수한 전기적 특성을 제공한다. 나아가, 리드들은 리드들의 외부의 부분이 산업 표준 핀 아웃들에 일치하도록 구성될 수 있다. 리드들 및/또는 도전성 부재들은 칩의 연결 패드들을 산업 표준 패턴으로 재배치하도록 다이로부터 외부로 펼쳐질 수 있다. 이러한 모든 특징들은 패키지를 초박형 부품들을 필요로 하는 장치들 및 휴대용 장치들에 사용하기 위한 우수한 선택이 되도록 한다. 이에 부가하여, 보드 영역이 차지하는 주어진 공간 내에서 증가된 회로 기능 및/또는 성능을 제공하도록 서로 상에 적층될 수 있다.
도 1은 본 발명에 따른 반도체 다이 패키지의 제1 실시예의 상부 평면도이다.
도 2는 본 발명에 따른 반도체 다이 패키지의 제1 실시예의 단면도이다.
도 3은 본 발명에 따른 반도체 다이 패키지들을 포함하는 예시적인 시스템의 단면도이다.
도 4는 본 발명에 따른 도전성 부재들의 예시적인 레이아웃의 상부 평면도이다.
도 5는 본 발명에 따른 도전성 부재들의 다른 예시적인 레이아웃의 상부 평면도이다.
도 6은 본 발명에 따른 예시적인 패키지 상에 배치된 볼 그리드 어레이를 도시하는 예시적인 패키지의 하부 평면도이다.
도 7 내지 도 18은 본 발명의 예시적인 실시예들에 따른 다양한 제조 단계 동안 패키지 어셈블리들의 도면들을 도시한다.
본 발명은 발명의 예시적인 실시예들이 도시된 첨부한 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 그러나, 본 발명은 다른 형태로 실시될 수 있으며 여기에서 설명된 실시예들에 한정되어 해석되지 않아야 한다. 오히려, 본 발명의 개시가 완전하고 철저하고 당업자에게 발명의 범위를 충분히 전달할 수 있도록 이러한 실시예들이 제공된다. 도면들에서, 층들 및 영역들의 두께들은 명료하도록 과장될 수 있다. 동일한 참조 번호들은 명세서에 걸쳐 동일한 요소들을 지칭하기 위하여 사용된다. 상기 요소들은 다른 실시예들에 대하여 다른 상호 관계 및 다른 위치들을 가질 수 있다.
어떠한 층이 다른 층 또는 기판 "상에" 위치한다고 언급될 때, 상기 다른 층 또는 기판의 직접 상에 위치할 수 있거나, 또는 개재하는 층들이 또한 존재할 수 있다는 것이 또한 이해될 수 있다. 도면들에서, 층들 및 영역들의 두께들 및 크기들은 명료하도록 과장되며, 그리고 도면들에서 동일한 참조 번호들은 동일한 요소들을 지칭한다. 층, 영역 또는 기판과 같은 어떠한 요소가 다른 요소 "상에", 다른 요소에 "연결되어", 다른 요소에 "전기적으로 연결되어", 다른 요소에 "결합되어", 또는 다른 요소에 "전기적으로 결합되어" 위치한다고 언급될 때, 상기 요소는 상기 다른 요소의 직접 상에, 상기 다른 요소에 직접 연결되어, 상기 다른 요소에 직접 결합될 수 있거나 또는 하나 또는 둘 이상의 개재하는 요소들이 존재할 수 있다는 것이 또한 이해될 수 있다. 반대로, 어떠한 요소가 다른 요소의 "직접 상에", 다른 요소에 "직접 연결되어", 또는 다른 요소에 "직접 결합되어"라고 언급될 때는, 개재하는 요소들 또는 층들이 존재하지 않는다. 여기에서 사용되는 "및/또는" 이라는 용어는 하나 또는 둘 이상의 관련된 기재 항목들의 임의의 그리고 모든 조합들을 포함한다.
여기에서 사용되는 용어들은 단지 본 발명의 도해적인 목적들을 위한 것이며 본 발명의 범위 또는 의미를 한정하기 위하여 해석되지 않아야 한다. 본 명세서에서 사용될 때, 문맥의 취지에서 특별한 경우를 확실하게 지칭하지 않는다면, 단수의 형태는 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 표현들은 언급된 형상들, 숫자들, 단계들, 동작들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들을 한정하지 않으며, 또한 하나 또는 둘 이상의 다른 다양한 형상들, 숫자들, 단계들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들의 존재 또는 부가, 또는 이들의 부가를 배제하지 않는다. "위에", "상의", "아래에", "하의" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 설명되는 것처럼 하나의 요소 또는 특징들의 관계를 다른 요소(들) 또는 특징(들)에 대하여 설명하기 위하여 기술상의 편의를 위하여 여기에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 설명되는 방향 뿐만 아니라 사용 또는 동작에서 소자(예를 들어, 패키지)의 다른 방향들을 포함하도록 의도한다는 것이 이해될 수 있다. 예를 들어, 도면에서 소자가 뒤집어진다면, 다른 요소들 또는 특징들의 "아래에" 또는 "하에" 있는 것으로 설명되는 요소들이 상기 다른 요소들 또는 특징들 "위에" 또는 "상에" 위치할 수 있다. 따라서, 예를 들어 "상의" 라는 용어는 위아래 방향들을 모두 포함할 수 있다.
여기에서 사용되는 것처럼, "제1", "제2" 등과 같은 용어들은 다양한 부재들, 부품들, 영역들, 층들, 및/또는 부분들을 설명하기 위하여 사용된다. 그러나, 상기 부재들, 부품들, 영역들, 층들, 및/또는 부분들은 이러한 용어들에 의하여 한정되지 않는다는 것은 명백하다. 상기 용어들은 하나의 부재, 부품, 영역, 층, 또는 부분을 다른 부재, 부품, 영역, 층, 또는 부분과 구분하기 위하여 사용된다. 따라서, 기술되는 제1 부재, 부품, 영역, 층, 또는 부분은 본 발명의 범위를 벗어나지 않으면서, 제2 부재, 부품, 영역, 층, 또는 부분을 또한 언급할 수 있다.
도 1은 본 발명에 따른 반도체 다이 패키지의 제1 실시예(100)의 평면도이고, 도 2는 도 1에서 도시된 라인 2-2를 따라 취해진 단면도이다. 도 1 및 도 2를 함께 참조하면, 반도체 다이 패키지(100)는 제1 면(111), 제2 면(112), 리드프레임의 제1 면 및 제2 면 사이에 배치되는 어퍼쳐(113), 및 어퍼쳐(113)에 인접하여 배치된 복수개의 리드들(114a-114f)을 가지는 리드프레임(110)을 포함한다. 패키지(100)는 상면(121), 하면(122), 상기 상면 및 하면 사이의 하나 또는 둘 이상의 측면들(123), 및 상기 다이들의 상면(121) 상에 배치된 복수개의 도전 영역들(124a-124f)을 더 포함한다. 반도체 다이(120)는 일반적으로 네 개의 측면들을 가진다. (매우 드문 경우들에서는 오직 하나의 측면을 가지는 원형의 형상을 가지거나 또는 세 개의 측면들을 가지는 삼각형 형상을 가질 수 있다.) 다이의 상면(121)은 종종 다이의 활성면으로 언급되는데, 이는 도전 영역들(124)이 다이 상에 배치되기 때문이며, 그리고 대부분의 전자 부품들이 다이 상에 형성되기 때문이다. 반도체 다이(120)는 그 상면(121)이 리드프레임의 제1 면(111)과 실질적으로 같은 높이를 가지면서 리드프레임의 어퍼쳐(113) 내에 배치된다. 실질적으로 같은 높이를 가지기 위해서는, 면들(121 및 111) 사이의 높이의 차이가 50 미크론 이하이다. 일반적으로 상기 차이는 25 미크론 이하이며, 바람직하게는 반도체 다이(120)의 두께의 10 퍼센트 이하이다(100 미크론 두께를 가지는 다이에 대하여 10 미크론 이하이다). 다이(120)의 하면(122)은 바람직하게는 리드프레임의 제2 면(112)과 실질적으로 같은 높이를 가지거나 또는 리드프레임의 제2 면(112)의 레벨(level)보다 아래이지만, 그러나 하면(122) 레벨의 위일 수 있다. 실질적으로 같은 높이를 가지기 위해서, 면들(122 및 112) 사이의 높이의 차이는 50 미크론 이하이다. 일반적인 실시예들에서, 다이(120)의 하면(122)은 리드프레임의 제2 면(112) 위로 25 미크론 이하이다.
패키지(100)는 반도체 다이(120)의 적어도 하나의 측면(123)과 리드프레임(110)의 적어도 하나의 리드(114) 사이에 배치되는 적어도 하나의 갭(140)을 더 포함한다. 일반적으로, 다이(120)는 다이(120)를 둘러싸는 갭(140), 그리고 어퍼쳐(113) 및 리드들(114)의 가운데에 실질적으로 배치된다. 그러나, 다이(120)는 일렬의 리드들에 접하도록 배치될 수 있으며, 이 경우에 상기 갭은 상기 다이의 세 면들을 둘러싼다. 다른 예에서, 리드들(114)은 사각형 어퍼쳐를 제공하기 위하여 다이(120)의 모든 네 개의 면들 주위에 분포될 수 있으며, 상기 다이는 상기 어퍼쳐의 모서리에 접하도록 배치될 수 있다. 이러한 경우에, 상기 갭은 상기 다이의 두 면들을 둘러싼다. 사각형 어퍼쳐의 추가적인 실시예에서, 상기 다이 및 리드프레임은 정확한 크기를 가질 수 있으며, 상기 다이의 대향하는 두 측면들은 두 개의 대항하는 일렬의 리드들에 접하여, 상기 다이의 다른 두 개의 대항하는 측면들과 다른 두 개의 대향하는 일렬의 리드들 사이에 두 개의 갭들을 제공한다.
패키지(100)는 갭(140)의 적어도 일부 내에 배치되는 전기 절연 물질의 구조체(145)를 더 포함하며, 그리고 전기 절연 물질의 구조체(145)는 바람직하게는 실질적으로 모든 갭(140) 내에 배치된다. 전기 절연 물질의 구조체들은 또한 리드들(114a-114f) 사이의 갭들에서 배치될 수 있다. 구조체(145)는 바람직하게는 액상으로 갭(140) 내에 배치되고 그 이후에, 예를 들어 열처리(증착 이전 또는 이후의 가열과 같은), 자외선 광처리, 및/또는 화학적 처리(예를 들어, 화학적 반응)를 적용함으로써, 고상화된다. 바람직하게는, 구조체(145)는, 상기 구조체가 고상화된 이후에, 반도체 다이(120)의 측면들(123) 및 리드들(114a-114f)의 측면들에 상기 구조체가 기계적으로 부착될 수 있는 부착 특성들을 가진다. 구조체(145)는 에폭시(에폭시 몰딩 컴파운드와 같은), 실리콘, 및/또는 폴리이미드를 포함할 수 있다(즉, 상기 구조체는 이러한 물질들의 하나 또는 둘 이상을 포함할 수 있다). 구조체(145)는 바람직하게는 다이의 상면(121) 및 리드프레임의 제1 면(111)과 실질적으로 같은 높이를 가지는 상면, 및 다이의 하면(122) 및 리드프레임의 제2 면(112)의 하나 또는 모두와 실질적으로 같은 높이를 가지는 하면을 가지도록 형성된다. 실질적으로 같은 높이를 가지기 위해서는, 높이의 차이는 50 미크론 이하이다. 일반적으로, 높이의 차이는 25 미크론 이하이다.
패키지(100)는 복수개의 도전성 부재들(130a-130f)을 더 포함하며, 각각의 도전성 부재(130)는 반도체 다이(120)의 도전 영역(124)에 전기적으로 연결되는 제1 말단부 및 리드프레임(110)의 리드(114)에 전기적으로 연결되는 제2 말단부를 가진다. 도전성 부재(130)는 일반적으로 전기 절연 물질의 구조체(145)의 적어도 일부 상에 배치되는 일부를 가질 수 있다. 도전성 부재들(130a-130f)의 각각은 리드프레임(110), 다이(120), 및 구조체(145)에 의해 총체적으로 제공되는 면 상에 통상적인 증착 방법들에 의해 형성되는 도전층들(예를 들어, 금속층들)을 포함할 수 있다. 도전성 부재들(130a-130f)의 두께들은 일반적으로 2 미크론 내지 20 미크론의 범위를 가진다. 도전성 부재들(130a-130f)의 각각은 또한 실질적으로 평평한 와이어 본드 또는 실질적으로 평평한 리본 본드를 가질 수 있으며, 일 단부는 리드프레임(110)의 리드(114)에 웨지(wedge) 본딩되며 다른 말단부는 다이(120)의 도전 영역(124)에 웨지 본딩되며, 웨지 본드들 사이가 최소한으로 이완된다(예를 들어, 소위 "높이가 없는" 루프). 이러한 평평한 와이어 본드들의 두께는 일반적으로 25 미크론(~1 밀(mil)) 내지 100 미크론(~ 4 밀(mil)) 사이의 범위를 가진다.
패키지(100)는 도전성 부재들(130a-130f) 상에 그리고 리드프레임(110), 다이(120), 및 구조체(145)에 의해 제공되는 표면 상에 배치되는 전기 절연 물질층(160)을 더 포함한다. 층(160)은 폴리이미드, 에폭시, 실리콘, 벤조시클로부텐(benzocyclobutene, BCB) 등등을 포함할 수 있으며, 프린팅(예를 들어, 스크린 프린팅)에 의해, 막 적용에 의해, 또는 다른 통상적인 방법들에 의해 배치될 수 있다. 절연층(160)은 도전성 부재들(130a-130f) 및 다이(120)의 상면(121)을 보호하며, 이러한 요소들을 전기적으로 절연시키며, 그리고 이러한 요소들의 부식을 지연시킨다. 층(160)은 리드들(114a-114f) 위에 중첩되는(overlie) 영역들로부터 생략될 수 있으며, 이에 의하여, 리드들이 솔더 물질의 구조체들에 의해 전기적으로 결합되면서(아래에서 도해되는 것처럼), 서로의 상부 상에 적층되는 패키지(100)의 경우들을 가능하게 한다. 이러한 적층 배열들에서, 층(160)은 반도체 다이들을 서로 전기적으로 절연시킨다. 층(160)은 10 미크론 내지 110 미크론의 범위의 두께를 가질 수 있다. 층(160)에 대하여 110 미크론이라는 최대값은 평평한 웨지 본드들에 대하여 100 미크론의 최대 높이와 관련된다.
이러한 구조로 인하여, 다이의 두께와 실질적으로 동일한 두께를 가지면서 패키지가 제조될 수 있으며, 이에 의하여 초박형 반도체 다이 패키지들을 제공할 수 있다. 예를 들어, 100 미크론의 다이 두께를 수반하여, 상기 패키지는 약 110 미크론 내지 120 미크론과 같이 얇게 제조될 수 있다. 250 미크론의 다이 두께에 대하여, 상기 패키지는 260 미크론 내지 300 미크론과 같이 얇게 제조될 수 있다. 초박형 패키지는 다이와 외부 히트 싱크 사이의 거리를 최소화함으로써 우수한 열적 성능을 제공하며, 그리고 연결 거리 및 리드 거리를 최소화함으로써 우수한 전기적 특성을 제공한다. 나아가, 리드들(114a-114f)은 리드들의 외부의 부분이 산업 표준 핀 아웃들에 일치하도록 구성될 수 있다. 리드들(114a-114f) 및/또는 도전성 부재들(130)은 칩의 연결 패드들을 산업 표준 패턴으로 재배치하도록 다이로부터 외부로 펼쳐질(fanned) 수 있다. 이러한 모든 특징들은 패키지(100)를 초박형 부품들을 필요로 하는 장치들 및 휴대용 장치들에 사용하기 위한 우수한 선택이 되도록 한다.
이에 부가하여, 패키지(100)의 복식 예들은 보드 영역이 차지하는 주어진 공간 내에서 증가된 회로 기능 및/또는 성능을 제공하도록 서로 상에 적층될 수 있다. 도 3은 복수개의 전기 연결 패드들(315)을 가지는 연결 보드(310), 연결 보드(310) 상면 상에 배치된 (보드(310)와 대면하는 제2 면(112)을 수반한) 반도체 다이 패키지(100), 패키지(100) 상에 배치된 제2 반도체 다이 패키지(100a), 및 제2 패키지(100a) 상에 배치된 제3 반도체 다이 패키지(100b)를 포함하는 예시적인 시스템(300)의 단면도이다. 반도체 다이 패키지(100)의 리드들(114)은 해당하는 전기 도전성 부착부의 구조체들(305)에 의하여 각각의 패드들(315)과 전기적으로 연결되며, 상기 전기 도전성 부착부의 구조체들은 솔더, 전기 도전성 폴리머 등을 포함할 수 있다. 시스템(300)은 부착 구조체들(305)에 의하여 각각의 패드들(315)에 또한 전기적으로 연결되는 전기적 패키지(304)도 포함한다. 패키지(304)는 수동 전기 부품을 포함할 수 있으며, 또는 패키지(100)와 같은 구성 또는 다른 구성을 가지는 반도체 다이 패키지를 포함할 수 있으며, 그리고 연결 기판(310) 내에 또는 연결 기판(310) 상에 배치된 하나 또는 둘 이상의 전기적 트레이스들(311)에 의하여 패키지(100)에 전기적으로 연결될 수 있다. 패키지(100)는, 도 3에 도시된 것처럼, 제2 면(112)이 연결 기판(310)과 대면하도록 장착될 수 있으며, 또는 제1 면(111)이 연결 기판(310)과 대면하도록 장착될 수 있다. 전자의 경우에, 다이의 냉각을 개선하거나 또는 전기적 연결을 하기 위하여 다이(120)의 뒷면은 부착 구조체(305)(미도시)에 의하여 기판(310)의 패드(315)에 전기적으로 연결될 수 있다. 후자의 경우에, 패키지(100)는 반대 방향으로 배치되며, 리드들(114) 상의 층(160)의 일부들은 바람직하게는 제거된다. 그러나, 솔더 부착 구조체들(305)은 리드들(114)의 측면들에 부착될 수 있기 때문에 (비록 상기 제거가 패키지의 유효 점유 공간을 증가시키지만) 상기 제거는 반드시 필요한 것은 아니다.
패키지들(100a 및 120b)은 실질적으로 패키지(100)와 동일한 구성을 포함하며, 그리고 다이(120)와 동일한 부품들 및 회로들을 가지거나 또는 다른 부품들 및 회로들을 가질 수 있는 반도체 다이(120a 및 120b)를 각각 포함한다. 패키지들(100a 및 100b)의 도전성 부재들(130)은 패키지(100)의 도전성 부재들(130)과 동일한 구성 및 레이아웃 또는 다른 구성들 및 레이아웃들을 가질 수 있다. 제2 패키지(100a)의 제2 면(112)은 제1 패키지(100) 상에 배치될 수 있으며, 그리고 제2 면(112)에서의 리드들(114)의 부분들은 전기 도전성 부착부의 구조체들(320)에 의하여 패키지(100)의 각각의 리드(114)에 전기적으로 연결될 수 있다. 부착 구조체들(320)은 솔더, 전기 도전성 폴리머, 등을 포함할 수 있다. 제2 패키지(100a)도 또한 반대 방향을 가질 수 있으며, 여기에서 제1 면(111)은 제1 패키지(100) 상에 배치될 수 있으며 그리고 제1 면(111)에서 리드들(114)의 부분들은 부착 구조체들(320)에 의하여 패키지(100)의 각각의 리드(114)에 전기적으로 연결될 수 있다. 이 경우에, 제2 패키지(100a)의 리드들(114) 상에 층(160)의 부분들을 제거하는 것이 바람직할 수 있다.
동일한 방식으로, 제3 패키지(100b)의 제2 면(112)은 제2 패키지(100a)의 제1 면(111) 상에 배치될 수 있으며, 제2 면(112)에서 리드들(114)의 부분들은 전기 도전성 부착부의 구조체들(320)에 의하여 제2 패키지(100a)의 각각의 리드(114)에 전기적으로 연결될 수 있다. 제3 패키지(100b)도 반대 방향을 가질 수 있는데, 제1 면(111)은 제2 패키지(100a) 상에 배치될 수 있고 제1 면(111)에서 리드들(114)의 부분들은 부착 구조체들(320)에 의하여 제2 패키지(100a)의 각각의 리드(114)에 전기적으로 연결될 수 있다. 이 경우에, 제3 패키지(100b)의 리드들(114) 상에 층(160)의 일부를 제거하는 것이 바람직할 수 있다.
패키지들(100, 100a, 100b)은 동일한 회로들(및 반도체 다이들)을 가질 수 있는데, 이 경우에 패키지들 각각의 회로들은 병렬로 전기적으로 연결된다. 병렬 연결은 패키지(100)의 점유 공간 내에서, 예를 들어, 전력-처리 회로의 전류 처리 능력을 증가함으로써, 증가된 회로 성능을 제공할 수 있다. 다른 가능성으로서, 패키지들 중의 두 개는 동일한 회로들을 포함할 수 있으며 전력-처리 장치들을 포함할 수 있는 반면에, 제3 패키지는 다른 두 개의 패키지들 내에서의 전력 처리 장치들을 조절하기 위한 조절 회로와 같은, 다른 회로를 가진다. 이러한 구성은 패키지(100)의 점유 공간 내에서 회로 성능 및 기능을 증가시키기 위하여 사용될 수 있다. 또 다른 가능성으로서, 모든 세 개의 패키지들은 다른 회로들을 가질 수 있다. 이러한 구성은 패키지(100)의 점유 공간 내에서 회로 기능성을 개선하기 위하여 사용될 수 있다. 다른 패키지들의 적층 연결을 원활하게 하기 위하여, 패키지를 위한 도전성 부재들(130)의 레이아웃은 도 2에서 도시된 레이아웃으로부터 변경될 수 있다. 패키지들(100a, 100b)도 변경된 레이아웃들을 가질 수 있는데, 상기 레이아웃들은 또한 도 4에서 도시된 레이아웃과 다를 수 있다.
연결 기판(310) 상에 조립(assemble)되기 전에 패키지들(100, 100a, 100b)은 함께 조립될 수 있으며, 이 경우 부착 구조체들(320)은 부착 구조체들(305)의 리플로우 온도보다 더 높은 리플로우 온도를 가질 수 있다. 다른 접근으로서, 패키지(100)가 먼저 기판(310) 상으로 조립될 수 있으며, 후속으로 패키지(100) 상으로 패키지들(100a, 100b)의 조립이 뒤따를 수 있다. 이러한 경우에, 부착 구조체들(320)은 부착 구조체들(305)의 리플로우 온도보다 더 낮은 리플로우 온도를 가질 수 있다. 패키지들(100, 100a, 100b)은 각각 판매될 수 있으며, 또는 도 3에서 도시된 것처럼 조립된 형태로 판매될 수 있다.
앞에서 언급된 것처럼, 반도체 패키지의 도전성 부재들(130) 및/또는 리드들(114)도 칩의 연결 패드들을 산업 표준 패턴으로 재배치하기 위하여 다이로부터(작은 다이에 대한 것처럼) 외부로 펼쳐질 수 있다. 이러한 팬아웃(fanout)은 도 5에서 패키지(200)에 의해 도시된다. 이러한 팬아웃은 또한 도 6에서 도해된 것처럼 패키지의 표면들 중의 어느 하나에서 볼-그리드 어레이의 사용을 가능하게 하도록 사용될 수 있다.
도 7 내지 도 11은 패키지들(100, 100a, 100b)을 제조하는 예시적인 방법을 도해한다. 도 7 및 도 8을 참조하면, 예시적인 방법은 반도체 다이의 활성면(121)이 캐리어 막(410)에 대면하여 캐리어 막(410) 상에 배치된 적어도 하나의 반도체 다이(120), 반도체 다이(120)에 인접하여 배치된 복수개의 리드들(114), 및 반도체 다이(120) 및 적어도 하나의 리드(114) 사이의 적어도 하나의 갭(140)을 가지는 어셈블리(400)를 구성하는 단계를 포함한다. 도 7은 어셈블리(400)의 측면을 도시하는 반면에, 도 8은 상면도를 도시한다. 리드들(114)은 바람직하게는 리드프레임(110) 내에 함께 제공되고, 타이 바(tie bar, 119)들에 의해 일시적으로 함께 연결된다(도 8 참조). 어셈블리(400)는 캐리어 막(410)과 리드프레임(110)을 조립하고, 그리고 그 이후에 캐리어 막(410) 상으로 반도체 다이(120)를 조립함으로써 구성될 수 있다. 일반적으로, 각각의 리드프레임(110) 및 캐리어 막(410)은 테이프-형상의 물질층의 릴(reel)의 형태로 제공되며, 캐리어 막(410)은 상기 물질층의 일면에 적용된 얇은 부착층을 가질 수 있다. 상기 릴 형상의 리드프레임(110) 및 캐리어 막(410)은 상기 릴이 풀릴 때 통상적인 롤러 계열의 장비에 의해 함께 정렬되고 결합될 수 있다. 얇은 다이에서, 자동화된 테이프 본딩(TAB) 스트라이프(stripe)를 사용하는 것이 가능하며, 이것은 캐리어 막(410)과 리드프레임(110) 모두를 조립된 형상으로 함께 제공할 수 있다. 이 경우에, TAB 막의 리드들은 리드들(114)을 제공하기 위하여 구성될 수 있으며, 그리고 다이(120)는 픽 앤드 플레이스(pick and place) 장치에 의해 얇은 부착부의 코팅체를 수반한 캐리어 막의 표면 상에 부착될 수 있다. 다른 접근으로서, 반도체 다이(120)들을 캐리어 막(410)과 함께 조립하는 것이 가능하며, 그리고 그 이후에 리드프레임(110)을 캐리어 막(410) 및 다이들(120)과 함께 조립하는 것이 가능하다. 이러한 어셈블리 접근은 리드프레임과 캐리어 막의 더욱 정밀한 정렬을 필요로 한다.
도 9를 참조하면, 예시적인 방법은, 전기 절연 물질의 구조체(145)가 고상화되고 반도체 다이(120) 및 적어도 하나의 리드(114)에 부착되도록, 전기 절연 물질의 구조체(145)를 적어도 하나의 갭(140) 이내에 배치하는 단계를 더 포함한다. 이러한 공정은 어셈블리(400)를 다이(120)들 및 리드프레임(110)을 둘러싸는 공동을 가질 수 있는 상부 요소 및 평평한 플레이트를 포함할 수 있는 하부 요소를 가지는 몰드 장비(440) 내에 배치함으로써 용이하게 구현될 수 있다. 절연 물질의 구조체(145)는 몰드 장비(440)의 요소들이 어셈블리(400)와 접촉하여 배치되기 이전 또는 이후에 액상의 형태로 갭(140)으로 주입될 수 있고, (예를 들어, 물질의 특성들에 따라 냉각, 가열, 화학적 반응, 및/또는 자외광 노출함으로써) 고상화되도록 허용된다. 임의의 알려진 몰딩 물질들, 몰딩 장비들, 및 몰딩 방법들이 사용될 수 있다. 절연 물질의 구조체는 또한 스크린 프린팅과 유사한 임의의 알려진 밀봉 프린팅 방법을 사용하여 갭(140) 내부로 배치될 수 있다.
전기 절연성 물질의 구조체(145)를 배치한 이후에, 예시적인 방법은, 도 10에서 도시된 것처럼, 어셈블리(400)로부터 캐리어 막(410)을 제거하는 단계, 및 리드프레임(110) 및 다이(120)들의 제1 면들에서 도전성 부재들(130)을 형성하는 단계를 더 포함한다. 도전성 부재들(130)은 많은 방법들로 형성될 수 있다. 제1 방법으로서, 임시적인 도금(plating) 마스크가 스크린-프린팅될 수 있거나 또는 어셈블리의 앞면에 다르게 붙여질 수 있으며, 여기에서 상기 도금 마스크는 부재들(130)의 위치들에서 어퍼쳐들을 가진다. 그 이후에, 금속이 상기 어퍼쳐들을 채우고 도전성 부재들(130)을 형성하여, 어셈블리의 앞면 상으로 무전해 도금될 수 있다. 다음에 상기 도금 마스크는 통상적인 방법들에 의하여 제거될 수 있다. 다른 방법으로서, 금속이 도금 마스크 없이 어셈블리의 앞면 상으로 무전해 도금될 수 있다. 그 이후에, 식각 마스크가 도전성 부재들(130)의 위치 상에서 스크린-프린팅될 수 있고, 다음에 상기 어셈블리는 상기 식각 마스크에 의해 덮혀지지 않는 도금 물질을 제거하는 식각 용액에 노출되며, 따라서 도전성 부재들(130)을 남겨둔다. 그 이후에 상기 식각 마스크가 제거될 수 있으며, 또는 식각 마스크는 제 자리에 남겨질 수 있다. 또 다른 방법으로서, 도전성 부착 물질이 도전성 부재들(130)의 위치들 상에 스크린-프린팅될 수 있고, 그 이후에, 예를 들어, 가열, 자외광 노출, 및/또는 화학적 반응에 의하여, 부재들(130)을 형성하도록 가공된다. 또 다른 방법으로서, 낮은 높이를 가지는 와이어 본드들 및/또는 리본 본드들이 다이(120)의 도전 영역들(124) 및 리드들(114) 사이에 본딩될 수 있다. 하나의 바람직한 실시예로서, 그러나 필수적인 것이 아닌, 와이어 본드들은 데이터 및 조절 신호들을 연결하기 위하여 사용될 수 있으며, 그리고 리본 본드들은 전력 라인들을 연결하기 위하여 사용될 수 있다. 도전성 부재들(130)을 형성하는 다른 알려진 방법들이 또한 사용될 수 있다.
도전성 부재들(130)을 형성한 이후에, 예시적인 방법은 도 11에 도시된 것처럼, 어셈블리(400)의 상면 및 도전성 부재들(130) 상에 전기 절연 물질층(160)을 배치하는 단계를 포함한다. 층(160)은 부착면을 가지는 고체막을 적용함으로써, 스프레이-코팅에 의하여, 스크린-프틴팅에 의하여, 및/또는 임의의 다른 알려진 층 증착 공정에 의하여 배치될 수 있다. 패키지들(100)은 다음에 타이 바(19)들을 따라 절단함으로써 어셈블리(400)로부터 분리될 수 있다. 레이저 및/또는 소(saw)와 같은, 임의의 알려진 절단 장비가 사용될 수 있다.
도 12 내지 도 14는 패키지들(100, 100a, 100b)을 제조하는 다른 예시적인 방법을 도해한다. 이러한 예시적인 방법에서, 도전성 부재들(130)은, 도 12에서 도시된 것처럼, 반도체 다이(120)들 및 리드프레임(110)이 캐리어 막(410)과 조립되기 이전에 어셈블리(400') 내의 캐리어 막(410)과 조립된다. 도전성 부재들(130)은, 예를 들어, 도금 또는 시트 성층(sheet lamination)에 의하여, 캐리어 막(410)의 면 상에 도전성 물질층을 배치하고, 후속의 패턴 식각에 의하여 조립될 수 있다. 상기 도전성 물질은 구리를 포함할 수 있다. 도전성 부재들(130)은 또한 픽 앤드 플레이스 장치를 사용하여 캐리어 막(410)의 끈끈한 면의 직접 상으로 도전성 스트라이프들을 장착함으로써 캐리어 막(410)과 함께 조립될 수 있다. 상기 도전성 스트라이프들은 약 25 미크론의 두께를 가질 수 있으며, 이것은 전력 반도체 어플리케이션들에 적합할 수 있다. 도 12에서 도시된 것처럼, 부착 물질의 구조체들(435)이 도전성 부재들(130)의 노출된 면들 상에 배치될 수 있다. 부착 구조체들(435)은 솔더 물질을 포함할 수 있으며, 그리고 다이들(120)의 도전 영역들(124) 및 리드프레임(110)의 리드들(114)에 도전성 부재들(130)의 전기적 연결을 촉진시킬 수 있다. 그러나, 부착 구조체들을 필요로 하지 않는 다른 본딩 공정들이 사용되는 것이 가능하다.
도 13에서 도시된 것처럼, 예시적인 방법은 리드프레임(110) 및 다이들(120)을 캐리어 막(410) 및 도전성 부재들(130)과 함께 조립하는 단계를 더 포함한다. 부품들(110 및 120)의 조립은, 리드들(114) 및 다이들(120)의 도전 영역들의 일부들이 각각의 부착 물질의 구조체들(435)과 접촉하여, 임의의 순서로 발생할 수 있다. 부착 구조체들(435)은 다음에 부착 구조체들(435)이 도전성 부재들(130), 리드들(114), 및 다이들(120)의 도전성 부분들에 부착되도록 처리될 수 있다. 부착 구조체들(130)이 솔더 페이스트를 포함할 때, 상기 처리는 상기 구조체들이 리플로우 온도까지 가열되고 그 이후에 냉각되는 리플로우 공정을 포함한다. 부착 구조체들(130)이 도전성 폴리머 물질을 포함할 때, 상기 처리는 큐어링 온도까지 열을 적용하거나 그리고/또는 (예를 들어 캐리어 막(410)을 관통하는) 자외광을 적용하는, 화학적 반응을 포함할 수 있다.
도 14에 도시된 것처럼, 예시적인 방법은, 전기 절연 물질의 구조체(145)가 고상화되고 각각의 반도체 다이(120) 및 적어도 하나의 리드(114)에 부착되도록, 전기 절연 물질의 구조체(145)를 적어도 하나의 갭(140) 내에 배치하는 단계를 더 포함한다. 이러한 공정은 어셈블리(400')를 다이(120)들 및 리드프레임(110)을 둘러싸는 공동을 가질 수 있는 상부 요소 및 평평한 플레이트를 포함할 수 있는 하부 요소를 가지는 몰드 장비(440) 내에 배치함으로써 용이하게 구현될 수 있다. 절연 물질의 구조체(145)는 몰드 장비(440)의 요소들이 어셈블리(400)와 접촉하여 배치되기 이전 또는 이후에 액상의 형태로 갭(140)으로 주입될 수 있고, (예를 들어, 물질의 특성들에 따라 냉각, 가열, 화학적 반응, 및/또는 자외광 노출함으로써) 고상화되도록 허용된다. 임의의 알려진 몰딩 물질들, 몰딩 장비들, 및 몰딩 방법들이 사용될 수 있다. 절연 물질의 구조체는 또한 스크린 프린팅과 유사한 임의의 알려진 밀봉 프린팅 방법을 사용하여 갭(140) 내부로 배치될 수 있다.
전기 절연 물질의 구조체(145)를 배치한 이후에, 상기 패키지들은 최종 형태로 어셈블리(400')로부터 분리될 수 있다. 이러한 예시적인 방법에서, 절연층(160)은 캐리어 막(410)에 의하여 제공될 수 있다.
도 15 내지 도 17은 패키지들(100, 100a, 100b)을 제조하는 다른 예시적인 방법을 도해한다. 이러한 예시적인 방법에서, 도전성 부재들(130) 및 리드프레임(110)은 일체로(integrally) 형성되며 실질적으로 동시에 캐리어 막(410)과 조립된다. 여기에서 사용되는 것처럼, "일체로 형성되는" 이라는 용어는 리드프레임(110)의 리드들(114)의 적어도 일부분 및 도전성 부재들(130)은 적어도 하나의 공통의 물질 구조체로부터 형성된다는 것을 의미한다. 도 15를 참조하면, 시작 어셈블리(400'')를 제공하기 위하여, 예를 들어, 막 성층 또는 무전해 도금 및 전해 도금의 조합에 의하여, 구리와 같은, 도전성 물질층(415)이 캐리어 막(410) 상에 배치된다. 도 16을 참조하면, 도전성 물질층(415)이 도전성 부재들(130), 리드프레임(110), 및 리드들(114)을 형성하기 위하여 패터닝된다. 두 개의 패턴 식각 단계들이 사용될 수 있다: 하나는 리드들(114)을 정의하기 위한 것이며, 다른 하나는 도전성 부재들(130)을 정의하기 위한 것이다. 도전성 물질층(415)이 도금에 의하여 배치될 때, 도금 및 패터닝 공정들이 삽입될 수 있다. 예를 들어, 무전해 도금 공정은 층을 형성하기 위하여 수행될 수 있는데, 상기 층으로부터 도전성 부재들(130) 및 리드들(114)과 리드프레임(110)의 초기 두께가 형성될 수 있다; 다음에 리드들(114) 및 리드프레임(110)이 형성될 위치들을 정의하기 위하여 무전해 층 상에 패턴 마스크가 배치될 수 있다. 그리고 전해 도금 공정이 리드들(114) 및 리드프레임(110)의 잔류 두께를 형성하기 위하여 상기 패턴 마스크를 통하여 수행될 수 있다. 상기 마스크는 제거될 수 있으며, 그리고 식각 마스크가 무전해 층에 초기 두께의 리드들(114) 및 리드프레임(110)과 도전성 부재들(130)을 위한 패턴을 정의하기 위하여 상기 무전해 층 위에 배치될 수 있다. 이후에 상기 마스크 처리된 구조체는 상기 무전해 층으로부터 초기 두께의 리드들(114) 및 리드프레임(110)과 도전성 부재들(130)을 완전하게 정의하기 위하여 식각될 수 있으며, 이에 의하여 공통의 물질 구조체(예를 들어, 무전해 층)로부터 초기 두께의 리드들(114) 및 리드프레임(110)과 도전성 부재들(130)을 일체로 형성한다.
도 17에서 도시된 것처럼, 예시적인 방법은 도전성 부재들(130)의 일부 상에 부착 구조체들(435)을 배치하는 단계, 및 캐리어 막(410), 도전성 부재들(130), 및 리드프레임(110)과 다이들(120)을, 다이들(120)의 도전 영역들(124)을 각각의 부착 구조체들(435)과 접촉하도록, 조립하는 단계를 더 포함한다. 다음에 부착 구조체들(435)은, 앞에서 설명된 것처럼, 부착 구조체들을 도전성 부재들(130) 및 다이들(120)의 도전성 부분에 부착하도록 처리될 수 있다.
이러한 예시적인 방법은, 전기 절연 물질의 구조체(145)가 고상화되고 각각의 반도체 다이(120) 및 적어도 하나의 리드(114)에 부착되도록, 전기 절연 물질의 구조체(145)를 적어도 하나의 갭(140) 이내에 배치하는 단계를 더 포함한다. 이러한 공정은 어셈블리(400")를 도 14에서 도시된 것과 같이 몰드 장비(440) 내에 배치하는 단계 및 전기 절연 물질을, 몰드 장비(440)의 요소들이 어셈블리(400")와 접촉하여 배치되기 이전 또는 이후에, 액상의 형태로 갭(140)으로 주입하는 단계, 및 (예를 들어, 물질의 특성들에 따라 냉각, 가열, 화학적 반응, 및/또는 자외광 노출함으로써) 상기 물질이 고상화하는 것을 허용하는 단계에 의하여 용이하게 구현될 수 있다. 임의의 알려진 몰딩 물질들, 몰딩 장비들, 및 몰딩 방법들이 사용될 수 있다. 절연 물질의 구조체는 또한 스크린 프린팅과 유사한 임의의 알려진 밀봉 프린팅 방법을 사용하여 갭(140) 내부로 배치될 수 있다. 최종적인 어셈블리(400")는 도 18에 도시된다.
전기 절연 물질의 구조체(145)를 배치하는 단계 이후에, 상기 패키지들은 최종 형태로 어셈블리(400")로부터 분리될 수 있다. 이러한 예시적인 방법에서, 절연층(160)은 캐리어 막(410)에 의하여 제공될 수 있다.
따라서, 캐리어 막(410), 리드프레임(110), 반도체 다이들(120), 및 도전성 부재들(130)이, 어떠한 부품들의 실질적으로 동시 조립을 포함하는, 다양한 시간 순서들로 함께 조립될 수 있다는 것을 이해하여야 한다. 따라서, 여기에서 개시되고 주장되는 임의의 방법들의 어떠한 공정의 수행은 다른 공정의 완성에 근거를 두는 것이 아니라는 것을 이해하여야 하며, 상기 공정들은 다양한 공정들의 동시 수행 및 삽입 수행(삽입 수행은, 예를 들어, 둘 이상의 공정들의 부분들이 혼합된 방법으로 수행될 때 발생할 수 있다)을 포함하는, 서로에 대하여 임의의 시간 배열(예를 들어, 시간 순서)로 수행될 수 있다. 따라서, 본원의 방법 청구항들이 공정들의 집합들을 언급하지만, 상기 방법 청구항들은, 청구항 표현으로 기재된 공정들의 순서에 한정되지 않으며, 대신에 청구항 표현에 의하여 다르게 특정되지 않는다면(예를 들어, 어떠한 공정이 다른 공정에 앞서거나 뒤따른다는 것을 명시적으로 언급함으로써), 공정들의 동시 및 삽입 수행을 포함하는, 상기 가능한 모든 순서들과 앞에서 명시적으로 설명되지 않은 다른 가능한 순서들을 다룬다.
상기 설명된 반도체 다이 패키지들은 회로 보드들 상에 장착된 패키지들과 상기 회로 보드들을 포함하는 전기적 어셈블리들에서 사용될 수 있다. 상기 반도체 다이 패키지들은 전화기들, 컴퓨터들 등과 같은 시스템들에서 또한 사용될 수 있다. 더 높은 기능성과 회로 밀도를 제공하기 위하여 리드프레임(110)의 각각의 어퍼쳐(113) 내에서 하나 이상의 반도체 다이가 조립될 수 있다는 것을 이해할 수 있다.
상기 설명된 어떠한 예들은 MLP-타입 패키지들(몰딩된 리드리스 패키지들)과 같은 "리드리스"-타입 패키지들에 적용되며, 여기에서 상기 리드들의 말단부들은 몰딩 물질의 측면 모서리들을 지나서 신장하지 않는다. 본 발명의 실시예들은 리드가 몰딩 물질의 측면들을 지나서 신장하는 리드된 패키지들을 또한 포함할 수 있다.
단수의 임의의 표현은 반대로 특정하여 언급되지 않는다면 하나 이상을 의미한다.
여기에서 사용되는 용어들 및 표현들은 설명의 용어로서 사용되며 한정의 용어로 사용되는 것이 아니며, 그리고 이러한 용어들 및 표현들의 사용에서 도시되고 설명된 특징들의 등가물들을 배제하는 의도는 없으며, 이것은 주장된 발명의 범위 내에서 다양한 변경들이 가능하다는 것으로 이해된다.
나아가, 발명의 하나 이상의 실시예들의 하나 이상의 특징들은 발명의 범위를 벗어나지 않는 한 발명의 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
본 발명이 도해된 실시예들에 대하여 특별히 설명되더라도, 다양한 변형들, 변경들, 응용들, 및 등가의 배열들이 본원에 근거하여 이루어질 수 있으며 발명의 범위 및 첨부된 청구항들의 범위 이내에서 의도된다는 것이 이해될 수 있다.
110 : 리드프레임
120 : 다이
124 : 도전 영역
130 : 도전성 부재들
114 : 리드들

Claims (26)

  1. 제1 면, 제2 면, 상기 제1 면과 상기 제2 면 사이에 배치되는 어퍼쳐(aperture), 및 상기 어퍼쳐에 인접하여 배치되는 복수개의 리드들을 가지는 리드프레임;
    상면, 하면, 상기 상면과 상기 하면 사이의 적어도 하나의 측면, 및 상기 상면 상에 배치되는 복수개의 도전 영역들을 가지는 반도체 다이로서, 상기 반도체 다이의 상면이 상기 리드프레임의 상기 제1 면과 실질적으로 같은 높이를 가지면서 상기 반도체 다이가 상기 리드프레임의 상기 어퍼쳐 내에 배치되는, 상기 반도체 다이;
    상기 반도체 다이의 적어도 하나의 측면과 상기 리드프레임의 적어도 하나의 리드 사이의 적어도 하나의 갭;
    상기 적어도 하나의 갭의 적어도 일부 내에 배치되는 전기 절연 물질의 구조체(body); 및
    복수개의 도전성 부재들로서, 각각의 상기 도전성 부재는 상기 반도체 다이의 도전 영역에 전기적으로 연결되는 제1 말단부 및 상기 리드프레임의 리드에 전기적으로 연결되는 제2 말단부를 가지며, 적어도 하나의 도전성 부재는 상기 전기 절연 물질의 구조체의 적어도 일부 상에 배치되는 일부를 가지는, 상기 복수개의 도전성 부재들;을 포함하는 반도체 다이 패키지.
  2. 제1항에 있어서,
    상기 전기 절연 물질의 구조체는 상기 반도체 다이의 적어도 하나의 측면 및 상기 리드프레임의 적어도 하나의 리드에 기계적으로 부착되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 다이의 상기 상면은 활성면을 포함하고 상기 리드프레임의 제1 면과 실질적으로 같은 높이를 가지며 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 반도체 다이의 상기 하면은 상기 리드프레임의 제2 면과 실질적으로 같은 높이를 가지거나 또는 상기 리드프레임의 제2 면의 레벨(level)보다 아래인 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 반도체 다이의 상기 하면은 상기 리드프레임의 제2 면 위로 50 미크론 이하인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 다이의 상기 상면과 상기 리드프레임의 제1 면 사이의 높이의 차이는 50 미크론 이하인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 다이의 상기 상면과 상기 리드프레임의 제1 면 사이의 높이의 차이는 25 미크론 이하인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 전기 절연 물질의 구조체는 에폭시, 실리콘(silicone), 폴리이미드 중에서 하나 이상을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제3항에 있어서,
    상기 전기 절연 물질의 구조체는 상기 반도체 다이의 상기 상면과 실질적으로 같은 높이를 가지는 상면을 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 적어도 하나의 도전성 부재는 도전성 물질층을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 도전성 물질층은 20 미크론 이하의 두께를 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 적어도 하나의 도전성 부재는 와이어 본드를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 와이어 본드는 두 개의 말단부들을 포함하며, 각각의 상기 말단부에서 웨지 본드(wedge bond)를 수반하는 것을 특징으로 하는 반도체 패키지.
  14. 제1항에 있어서,
    복수개의 도전성 부재들 위에 배치되는 전기 절연 물질층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    부품 패키지(component package)를 더 포함하고,
    상기 부품 패키지는,
    제1 면, 제2 면을 포함하는 제2 리드프레임으로서, 상기 제2 리드프레임의 상기 제1 면 및 상기 제2 리드프레임의 상기 제2 면 사이에 배치되는 어퍼쳐, 및 상기 제2 리드프레임의 상기 어퍼쳐에 인접하여 배치되는 복수개의 제2 리드들을 포함하는 상기 제2 리드프레임;
    상면, 하면, 상기 상면과 상기 하면 사이의 적어도 하나의 측면, 및 상기 상면 상에 배치되는 복수개의 도전 영역들을 포함하는 전기적 부품(electrical component)으로서, 상기 전기적 부품의 상면은 상기 제2 리드프레임의 상기 제1 면과 실질적으로 같은 높이를 가지면서, 상기 전기적 부품이 상기 제2 리드프레임의 상기 어퍼쳐 내에 배치되는, 상기 전기적 부품;
    상기 전기적 부품의 상기 적어도 하나의 측면 및 상기 제2 리드프레임의 적어도 하나의 리드 사이의 적어도 하나의 제2 갭;
    상기 적어도 하나의 제2 갭의 적어도 일부 내에 배치되는 전기 절연 물질의 제2 구조체; 및
    복수개의 제2 도전성 부재들로서, 각각의 제2 도전성 부재는 상기 전기적 부품의 도전 영역에 전기적으로 연결되는 제1 말단부 및 상기 제2 리드프레임의 리드에 전기적으로 연결되는 제2 말단부를 포함하고, 적어도 하나의 도전성 부재는 상기 전기 절연 물질의 제2 구조체의 적어도 일부 상에 배치되는 일부를 가지는, 상기 복수개의 제2 도전성 부재들;을 포함하고,
    상기 반도체 패키지 및 상기 부품 패키지는 서로의 위에 적층되고, 상기 부품 패키지의 복수개의 상기 리드들은 대응하는 상기 반도체 패키지의 복수개의 상기 리드들에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  16. 제1항에 있어서,
    상기 전기적 부품은 반도체 다이를 포함하고;
    상기 반도체 패키지의 상기 도전성 부재들은 제1 레이아웃을 가지며, 상기 부품 패키지의 상기 도전성 부재들은 제2 레이아웃을 가지며, 그리고 상기 제1 레이아웃 및 상기 제2 레이아웃은 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  17. 뒷면 및 복수개의 도전 영역들을 수반하는 앞면을 가지는 반도체 다이를 포함하는 패키지의 제조 방법으로서,
    캐리어 막 상에 배치되는 적어도 하나의 반도체 다이로서, 상기 반도체 다이의 앞면이 상기 캐리어 막과 대면하는 상기 적어도 하나의 반도체 다이, 상기 적어도 하나의 반도체 다이에 인접하여 배치되는 복수개의 리드들, 및 상기 반도체 다이 및 적어도 하나의 리드 사이의 적어도 하나의 갭을 포함하는 어셈블리를 구성하는 단계; 및
    상기 전기 절연 물질의 구조체가 고상화되고 상기 적어도 하나의 반도체 다이 및 상기 적어도 하나의 리드에 부착되도록, 상기 적어도 하나의 갭 내에 상기 전기 절연 물질의 구조체를 배치하는 단계;를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 다이 및 상기 복수개의 리드들을 상기 캐리어 막으로부터 분리하는 단계; 및
    상기 반도체 다이의 도전 영역에 전기적으로 연결되는 제1 말단부 및 리드에 전기적으로 연결되는 제2 말단부를 가지는 적어도 하나의 도전성 부재를 형성하는 단계;를 더 포함하는 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 적어도 하나의 도전성 부재를 형성하는 단계는 도전성 물질을 도금하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  20. 제18항에 있어서,
    상기 적어도 하나의 도전성 부재를 형성하는 단계는 도전성 물질을 프린팅하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  21. 제18항에 있어서,
    상기 적어도 하나의 도전성 부재를 형성하는 단계는 와이어 본드 또는 리본 본드 중에서 적어도 하나를 본딩하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  22. 제17항에 있어서,
    상기 어셈블리를 구성하는 단계는 막 캐리어 상에 배치된 리드들을 가지는 상기 막 캐리어 상에 상기 반도체 칩을 배치하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  23. 제22항에 있어서,
    상기 막 캐리어는 자동화된 테이프 본딩(tape-automated bonding) 막을 포함하는 것을 특징으로 하는 패키지 제조 방법.
  24. 제17항에 있어서,
    상기 어셈블리를 구성하는 단계는,
    각각의 도전성 부재가 적어도 하나의 반도체 다이의 도전 영역 및 리드에 전기적으로 연결되도록, 복수개의 도전성 부재들을 상기 어셈블리와 조립하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  25. 제17항에 있어서,
    상기 어셈블리를 구성하는 단계는,
    상기 캐리어 막 상에 복수개의 도전성 부재들을 형성하는 단계를 포함하고,
    상기 도전성 부재들을 형성하는 단계 이후에, 적어도 하나의 도전성 부재가 상기 반도체 다이의 도전 영역에 전기적으로 연결되는 제1 말단부 및 리드에 전기적으로 연결되는 제2 말단부를 포함하도록, 리드들 및 상기 적어도 하나의 반도체 다이를 상기 도전성 부재들 및 상기 캐리어 막 상에 조립하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  26. 제17항에 있어서,
    상기 어셈블리를 구성하는 단계는,
    각각의 도전성 부재가 제2 말단부 및 적어도 하나의 리드에 전기적으로 연결되는 제1 말단부를 포함하도록 상기 캐리어 막 상에 복수개의 리드들 및 복수개의 도전성 부재들을 일체로(integrally) 형성하는 단계; 및
    상기 복수개의 리드들 및 복수개의 도전성 부재들을 일체로 형성하는 단계 이후에, 적어도 하나의 도전성 부재가 상기 반도체 다이의 도전 영역에 전기적으로 연결되는 제2 말단부를 포함하도록, 복수개의 상기 도전성 부재들 상에 상기 적어도 하나의 반도체 다이를 조립하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
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